CN102081957A - 数据输出电路 - Google Patents

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Abstract

本发明公开了一种数据输出电路。数据输出电路包括被配置为根据阻抗码接通/断开以向输出节点输出数据的多个驱动器。所述阻抗码被划分为具有接通驱动器的值的第一组和具有断开驱动器的值的第二组，并且在预加重时段期间接通由第二组控制的驱动器中的至少一部分。

Description

数据输出电路
相关申请的交叉引用
本申请要求2009年11月30日提交的第10-2009-0117388号韩国专利申请的优先权，其整体内容通过引用合并于此。
技术领域
本发明的多个示例实施例涉及一种用于在多种类型的半导体芯片中输出数据的数据输出电路。
背景技术
图1是传统数据输出电路的框图。
参照图1，传统数据输出电路包括输出单元110和预加重(pre-emphasis)单元120。
输出单元110包括被配置为通过数据焊盘(data pad)输出数据的输出驱动器。输出单元110包括上拉驱动器111和下拉驱动器112。
当数据P_DATA变成逻辑高电平时上拉驱动器111接通，并且上拉数据焊盘DQ。当上拉驱动器111上拉数据焊盘DQ时，数据焊盘DQ变成逻辑高电平并且高数据被输出。当数据N_DATA变成逻辑低电平时下拉驱动器112接通，并且下拉数据焊盘DQ。当下拉驱动器112下拉数据焊盘DQ时，数据焊盘DQ变成逻辑低电平并且低数据被输出。输入到上拉驱动器111和下拉驱动器112的阻抗码PCODE<0:5>和NCODE<0:5>是用于校准上拉驱动器111和下拉驱动器112的电阻的码。阻抗码PCODE<0:5>和NCODE<0:5>由布置在ZQ暂存区(未示出)附近的校准电路产生。具体地，根据数据P_DATA和N_DATA的逻辑值来确定接通输出单元110的上拉驱动器111和下拉驱动器112中的哪一个。当上拉驱动器111和下拉驱动器112接通时它们的电阻由阻抗码PCODE<0:5>和NCODE<0:5>确定。
在数据P_DATA和N_DATA转变时，预加重单元120执行提高输出数据的驱动能力的预加重操作。预加重单元120包括上拉预加重驱动器121和下拉预加重驱动器122。
当加重数据PPE_DATA为逻辑高电平时，上拉预加重驱动器121接通并且将数据焊盘DQ驱动至逻辑高电平。当加重数据NPE_DATA为逻辑低电平时，下拉预加重驱动器122接通，并且将数据焊盘DQ驱动至逻辑低电平。当加重数据PPE_DATA从逻辑低电平转变为逻辑高电平时它具有逻辑高电平，并且当加重数据NPE_DATA从逻辑高电平转变为逻辑低电平时它具有逻辑低电平。在数据P_DATA和N_DATA转变时，预加重单元120连同输出单元110一起驱动数据焊盘DQ，从而提高数据的驱动能力(drivability)。输入到预加重单元120的码PPRE<0:2>和NPRE<0:2>是用于设定预加重单元120的阻抗的码。预加重单元120的阻抗由方式寄存器组(MRS)设定。随着预加重单元120的阻抗减小，预加重操作增加。另一方面，随着预加重单元120的阻抗增大，预加重操作减少。
图2是示出了图1的数据输出电路的操作的时序图。
从图2中可以看出，数据P_DATA和N_DATA由上拉驱动器111和下拉驱动器112驱动至数据焊盘DQ。此外，在数据P_DATA和N_DATA的转变期间激活加重数据PPE_DATA和NPE_DATA，并且预加重单元120进行操作以改善数据焊盘DQ的数据的驱动。
当预加重操作应用于输出电路时，输出数据特性显著改善。然而，附加用于预加重操作的驱动器增大了输出电路的面积和输出端子的电容，引起转换速率下降。
发明内容
本发明的一个实施例着眼于一种执行预加重或者去加重操作而无需附加任何预加重或者去加重驱动器的数据输出电路。
根据本发明的一个实施例，一种数据输出电路包括：多个驱动器，被配置为根据阻抗码接通/断开以向输出节点输出数据，其中阻抗码被划分为具有选择性地接通驱动器的值的第一组和具有断开驱动器的值的第二组，并且在预加重时段期间接通由第二组控制的驱动器中的至少一部分。
可以在预加重时段期间根据预加重码接通从第二组控制的驱动器中选择的多个驱动器。
根据本发明的另一个实施例，一种数据输出电路包括：上拉驱动器，包括多个上拉电阻器以上拉输出节点；下拉驱动器，包括多个下拉电阻器以下拉输出节点；上拉控制器，配置为在高数据被输出时根据上拉阻抗码接通/断开多个上拉电阻器，并且进一步在预加重时段期间接通根据上拉阻抗码断开的上拉电阻器中的至少一部分；以及下拉控制器，配置为在低数据被输出时根据下拉阻抗码接通/断开多个下拉电阻器，并且进一步在预加重时段期间接通根据下拉阻抗码断开的下拉电阻器中的至少一部分。
根据本发明的又一个实施例，一种数据输出电路包括：阻抗码产生器，配置为产生用于确定数据输出电路的上拉阻抗值的上拉阻抗码，并且产生用于确定数据输出电路的下拉阻抗值的下拉阻抗码；上拉驱动器，包括多个上拉电阻器以上拉数据焊盘；下拉驱动器，包括多个下拉电阻器以下拉数据焊盘；上拉控制器，配置为在高数据被输出时根据上拉阻抗码接通/断开多个上拉电阻器，并且进一步在预加重时段期间接通根据上拉阻抗码断开的上拉电阻器中的至少一部分；以及下拉控制器，配置为在低数据被输出时根据下拉阻抗码接通/断开多个下拉电阻器，并且进一步在预加重时段期间接通根据下拉阻抗码断开的下拉电阻器中的至少一部分。
根据本发明的另一个实施例，一种数据输出电路包括：上拉驱动器，包括多个上拉电阻器以上拉输出节点；下拉驱动器，包括多个下拉电阻器以下拉输出节点；上拉控制器，配置为在高数据被输出时根据上拉阻抗码接通/断开多个上拉电阻器，并且进一步在低数据被输出时在去加重时段期间接通上拉电阻器中的一部分；以及下拉控制器，配置为在低数据被输出时根据下拉阻抗码接通/断开多个下拉电阻器，并且进一步在高数据被输出时在去加重时段期间接通一部分下拉电阻器。
附图说明
图1是传统数据输出电路的框图。
图2是示出了图1的数据输出电路的操作的时序图。
图3是根据本发明的一个实施例的数据输出电路的框图。
图4是图3中示出的上拉驱动器和下拉驱动器的电路图。
图5是图3中示出的上拉控制器的图。
图6是图3中示出的下拉控制器的图。
图7是用于产生上拉和下拉阻抗码的校准电路的电路图。
图8是根据本发明的另一个实施例的数据输出电路的框图。
图9是示出了数据和去加重数据的关系的时序图。
图10是图8中示出的上拉控制器的图。
图11是图8中示出的下拉控制器的图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同形式实施，不应该理解为局限于这里所述的实施例。相反，提供这些实施例以使得本公开详尽并且完整，从而向本领域技术人员全面传达本发明的范围。贯穿整个公开，在本发明的多个图和实施例中相同的参考标号指代相同的部件。
图3是根据本发明的一个实施例的数据输出电路的框图。
参照图3，根据本发明的该实施例的数据输出电路包括输出单元310和控制单元320。输出单元310被配置为向输出节点DQ输出数据P_DATA和N_DATA。控制单元320被配置为根据上拉和下拉阻抗码PCODE<0:5>和NCODE<0:5>确定输出单元310的阻抗。在这里，在预加重时段期间输出单元310的阻抗被控制为小于由上拉和下拉阻抗码PCODE<0:5>和NCODE<0:5>确定的值。
输出单元310包括上拉驱动器311和下拉驱动器312。上拉驱动器311包括多个并联连接的上拉电阻器，并且通过利用多个上拉电阻器上拉输出节点DQ。随着上拉输出节点DQ的上拉电阻器的数目增大，输出节点DQ的阻抗减小。随着输出节点DQ的阻抗减小，上拉驱动器311的驱动能力提高。下拉驱动器312包括多个并联连接的下拉电阻器，并且通过利用多个下拉电阻器下拉输出节点DQ。随着下拉输出节点DQ的下拉电阻器的数目增大，下拉驱动器312的阻抗减小。随着输出节点DQ的阻抗减小，下拉驱动器312的驱动能力提高。
控制单元320包括被配置为控制上拉驱动器311的上拉控制器321，以及被配置为控制下拉驱动器312的下拉控制器322。
当数据P_DATA为逻辑高电平时，上拉控制器321控制上拉驱动器311上拉输出节点DQ。当上拉驱动器311驱动输出节点DQ时，由上拉阻抗码PCODE<0:5>确定接通上拉驱动器311中设置的哪些上拉电阻器。例如，上拉阻抗码PCODE<0>确定是否接通第0个上拉电阻器，并且上拉阻抗码PCODE<2>确定是否接通第2个上拉电阻器。即，当数据P_DATA为逻辑高电平时，上拉控制器321控制上拉驱动器311上拉输出节点DQ，并且根据上拉阻抗码PCODE<0:5>确定上拉驱动器311的阻抗。
除非上拉驱动器311的阻抗通过上拉阻抗码PCODE<0:5>最小化，否则组成上拉驱动器311的上拉电阻器中的一部分断开。上拉控制器321通过利用已经断开的上拉电阻器执行预加重驱动操作。即，在预加重驱动操作时，在正常驱动操作期间置于断开状态的上拉电阻器然后被接通，以使得减小上拉驱动器311的阻抗。以这种方式，执行预加重驱动操作。例如，在通过上拉阻抗码PCODE<0:5>将第0个、第2个和第4个上拉电阻器设定为接通因而第1个、第3个和第5个上拉电阻器断开的情况下，在预加重驱动操作期间，上拉控制器321接通第1个、第3个和第5个上拉电阻器，从而提高了上拉驱动器311的驱动能力。
上拉预加重数据PPE_DATA是在上拉驱动器311必须执行预加重驱动操作时段期间保持逻辑高电平的信号，并且上拉预加重码PPRE<0:2>是确定预加重驱动能力的码。要在预加重操作期间接通的上拉电阻器的数目是根据上拉预加重码PPRE<0:2>确定的。上拉预加重码PPRE<0:2>可以由比如方式寄存器组(MRS)的初始设定来确定。
当数据N_DATA为逻辑低电平时，下拉控制器322控制下拉驱动器312下拉输出节点DQ。当下拉驱动器312驱动输出节点DQ时，由下拉阻抗码NCODE<0:5>确定接通下拉驱动器312内设置的哪些下拉电阻器。例如，下拉阻抗码NCODE<1>确定是否接通第1个下拉电阻器，并且下拉阻抗码NCODE<3>确定是否接通第3个下拉电阻器。即，当数据N_DATA为逻辑低电平时，下拉控制器322控制下拉驱动器312下拉输出节点DQ，并且根据下拉阻抗码NCODE<0:5>确定下拉驱动器312的阻抗。
除非下拉驱动器312的阻抗由下拉阻抗码NCODE<0:5>最小化，否则组成下拉驱动器312的下拉电阻器中的一部分断开。下拉控制器322通过利用已经断开的下拉电阻器执行预加重驱动操作。即，在预加重驱动操作时，在正常驱动操作期间已处于断开状态的下拉电阻器被接通，以使得下拉驱动器312的阻抗减小。以这种方式，执行预加重驱动操作。例如，在通过下拉阻抗码NCODE<0:5>将第0个、第1个、第2个和第5个下拉电阻器设定为接通因而第3个和第4个下拉电阻器已断开的情况下，在预加重驱动操作期间，下拉控制器322接通第3个和第4个下拉电阻器，从而提高了下拉驱动器312的驱动能力。
下拉预加重数据NPE_DATA是在下拉驱动器312必须执行预加重驱动操作的时段期间保持逻辑低电平的信号，并且下拉预加重码NPRE<0:2>是确定预加重驱动能力的码。要在预加重操作期间进一步接通的下拉电阻器的数目是根据下拉预加重码NPRE<0:2>确定的。下拉预加重码NPRE<0:2>可以由比如方式寄存器组(MRS)的初始设定来确定。
参照图2可以更清楚地理解数据P_DATA和N_DATA、上拉预加重数据PPE_DATA以及下拉预加重数据NPE_DATA的关系。
虽然输入到上拉控制器321的数据P_DATA和输入到下拉控制器322的数据N_DATA用不同符号表示，但是在数据输出期间两个数据P_DATA和N_DATA具有相同的电平。
总之，图3的数据输出电路包括被配置为根据上拉和下拉阻抗码PCODE<0:5>和NCODE<0:5>接通/断开以向输出节点DQ输出数据P_DATA和N_DATA的多个驱动器(输出单元310内的电阻器)。上拉和下拉阻抗码PCODE<0:5>和NCODE<0:5>被划分为具有接通驱动器的值(PCODE<0:5>中具有“L”值的码和NCODE<0:5>中具有“H”值的码)的第一组和具有断开驱动器的值(PCODE<0:5>中具有“H”值的码和NCODE<0:5>中具有“L”值的码)的第二组。通过在预加重时段期间进一步接通至少一部分由第二组控制的驱动器来实现用于提高驱动能力的预加重驱动操作。
图4是图3中示出的输出单元310的上拉驱动器311和下拉驱动器312的电路图。
参照图4，上拉驱动器311包括分别串联耦合到多个晶体管PM00至PM05的多个上拉电阻器410至415。晶体管PM00至PM05响应于上拉控制信号P<0:5>而接通/断开。当上拉控制信号P<0:5>为低时，接通晶体管PM00至PM05，以使得上拉电阻器410至415上拉输出节点DQ。当上拉控制信号P<0:5>为高时，断开晶体管PM00至PM05，以使得上拉电阻器410至415不驱动输出节点DQ。
下拉驱动器312包括分别串联耦合到多个晶体管NM00至NM05的多个下拉电阻器420至425。晶体管NM00至NM05响应于下拉控制信号N<0:5>而接通/断开。当下拉控制信号N<0:5>为高时，晶体管NM00至NM05接通，以使得下拉电阻器420至425下拉输出节点DQ。当下拉控制信号N<0:5>为低时，晶体管NM00至NM05断开，以使得下拉电阻器420至425不驱动输出节点DQ。
在图4中，分开示出了用于接通/断开上拉电阻器410至415的晶体管NM00至NM05和用于接通/断开下拉电阻器420至425的晶体管PM00至PM05。但是，容易明白晶体管NM00至NM05和PM00至PM05可以配置为执行电阻器和晶体管的两种功能，而不用上拉和下拉电阻器410至415和420至425，这是因为它们本身具有电阻元件。即，输出单元310可以只用晶体管NM00至NM05和PM00至PM05来配置而不用上拉和下拉电阻器410至415和420至425。
因此，本实施例中的上拉电阻器可以指代用于上拉输出节点的电阻器或者具有电阻元件的上拉晶体管，并且本实施例中的下拉电阻器可以指代用于下拉输出节点的电阻器或者具有电阻元件的下拉晶体管。
图5是图3中所示的上拉控制器321的图。
参照图5，上拉控制器321包括NAND门510至515、反相器520至525以及选择器530至535。NAND门510至515被配置为接收上拉预加重数据PPE_DATA和上拉预加重码PPRE<0:2>以输出上拉预加重使能信号P_EN<0:5>。反相器520至525被配置为使数据P_DATA反相以输出反相数据P_DATAB。选择器530至535被配置为响应于上拉阻抗码PCODE<0:5>选择反相数据P_DATAB和上拉预加重使能信号P_EN<0:5>中的一个，以输出所选择的那个作为上拉控制信号P<0:5>。
当上拉阻抗码PCODE<0:5>为低时，选择器530至535选择反相数据P_DATAB并且输出所选择的反相数据P_DATAB作为上拉控制信号P<0:5>。当上拉阻抗码PCODE<0:5>为高时，选择器530至535选择上拉预加重使能信号P_EN<0:5>并且输出所选择的上拉预加重使能信号P_EN<0:5>作为上拉控制信号P<0:5>。因此，从接收到低上拉阻抗码PCODE<0:5>的选择器530至535输出的上拉控制信号P<0:5>被激活到逻辑低电平，以使得只有在数据P_DATA处于逻辑高电平时才接通上拉电阻器410至415。
此外，从接收到高上拉阻抗码PCODE<0:5>的选择器530至535输出的上拉控制信号P<0:5>被激活到逻辑低电平，以使得只有在上拉预加重数据PPE_DATA和上拉预加重码PPRE<0:2>均为高时才接通上拉电阻器410至415。
以下，表1示出了使上拉控制器321接通上拉电阻器410至415的条件。当满足以下条件时接通电阻器410至415。例如，当满足条件P_DATA＝’H’和PCODE<0>＝’L’或者条件P_DATA＝’H’、PCODE<0>＝’H’PPE_DATA＝’H’和PPRE<0>＝’H’时接通上拉电阻器410。
表1
Figure GSA00000010674800081
参照上表1，可以看出，在正常驱动操作期间接通与上拉阻抗码PCODE<0:5>的低值相对应的电阻器，并且在预加重驱动操作(PPE_DATA＝’H’)期间进一步接通对应于上拉阻抗码PCODE<0:5>的高值的电阻器中与上拉预加重码PPRE<0:2>的高值相对应的电阻器。
图6是图3中所示的下拉控制器322的图。
参照图6，下拉控制器322包括NOR门610至615、反相器620至625和选择器630至635。NOR门610至615被配置为接收下拉预加重数据NPE_DATA和下拉预加重码NPRE<0:2>以输出下拉预加重使能信号N_EN<0:5>。反相器620至625被配置为使数据N_DATA反相以输出反相数据N_DATAB。选择器630至635被配置为响应于下拉阻抗码NCODE<0:5>选择反相数据N_DATAB和下拉预加重使能信号N_EN<0:5>中的一个，以输出所选择的那个作为下拉控制信号N<0:5>。
当下拉阻抗码NCODE<0:5>为高时，选择器630至635选择反相数据N_DATAB并且输出所选择的反相数据N_DATAB作为下拉控制信号N<0:5>。当下拉阻抗码NCODE<0:5>为低时，选择器630至635选择下拉预加重使能信号N_EN<0:5>并且输出所选择的下拉预加重使能信号N_EN<0:5>作为下拉控制信号N<0:5>。因此，从接收到高下拉阻抗码NCODE<0:5>的选择器630至635输出的下拉控制信号N<0:5>被激活到逻辑高电平，以使得只有在数据N_DATA为逻辑低电平时才接通下拉电阻器420至425。
此外，从接收到低下拉阻抗码NCODE<0:5>的选择器630至635输出的下拉控制信号N<0:5>被激活到逻辑高电平，以使得只有在下拉预加重数据NPE_DATA和下拉预加重码NPRE<0:2>均为低时才接通下拉电阻器420至425。
以下，表2示出了使下拉控制器322接通下拉电阻器420至425的条件。当满足以下条件时接通电阻器420至425。例如，当满足条件N_DATA＝’H’和NCODE<0>＝’H’或者条件N_DATA＝’L’、NCODE<0>＝’L’、NPE_DATA＝’L’和NPRE<0>＝’L’时接通下拉电阻器420。
表2
Figure GSA00000010674800091
Figure GSA00000010674800101
参照上表2，可以看出在正常驱动操作期间接通与下拉阻抗码NCODE<0:5>的高值相对应的电阻器，并且在预加重驱动操作(NPE_DATA＝’L’)期间进一步接通对应于下拉阻抗码NCODE<0:5>的低值的电阻器中与下拉预加重码NPRE<0:2>的低值对应的电阻器。
图7是用于产生上拉和下拉阻抗码PCODE<0:5>和NCODE<0:5>的校准电路的电路图。
在诸如DDR3 SDRAM的半导体器件中，图7的校准电路设置在ZQ暂存区处，并且图3的数据输出电路设置在数据焊盘DQ处。即，用于产生阻抗码PCODE<0:5>和NCODE<0:5>(参见图7)的电路以及用于输出数据的电路(参见图3)设置在该半导体器件内。
参照图7，校准电路包括上拉校准电阻器单元710、虚校准电阻器单元720、下拉校准电阻器单元730、第一和第二比较器703和704以及第一和第二计数器705和706。
上拉校准电阻器单元710包括被配置为响应于上拉阻抗码PCODE<0:5>接通/断开的多个并联电阻器。虚校准电阻器单元720具有与上拉校准电阻器单元710相同的配置。下拉校准电阻器单元730包括被配置为响应于下拉阻抗码NCODE<0:5>接通/断开的多个并联电阻器。
在操作时，第一比较器703将参考电压VREF(通常VDD/2)与耦合在连接到ZQ暂存区的外部电阻器701和上拉校准电阻器单元710之间的ZQ节点的电压相比较，并且输出比较结果。因此，第一比较器703的输出信号根据外部电阻器701的电阻是否大于上拉校准电阻器单元710的电阻而改变。
第一计数器705响应于第一比较器703的输出信号对上拉阻抗码PCODE<0:5>计数。所产生的上拉阻抗码PCODE<0:5>通过接通/断开上拉校准电阻器单元710内的并行电阻器来校准上拉校准电阻器单元710的电阻。所校准的上拉校准电阻器单元710的电阻再一次影响ZQ节点的电压，并且上述操作被重复。即，校准上拉校准电阻器单元710，以使得上拉校准电阻器单元710的总电阻等于外部电阻器701的电阻。
在上述校准操作期间所产生的上拉阻抗码PCODE<0:5>被输入到虚校准电阻器单元720。由于虚校准电阻器单元720具有与上拉校准电阻器单元710相同的配置并且接收相同的码PCODE<0:5>，所以两个电阻器单元710和720的电阻彼此相等。
接着，将描述下拉校准操作。下拉校准操作与上拉校准操作类似。采用第二比较器704和第二计数器706执行上拉校准操作，以使得节点A的电压等于参考电压VREF，即下拉校准电阻器单元730的总电阻等于虚校准电阻器单元720的总电阻。
校准电路产生的上拉阻抗码PCODE<0:5>和下拉阻抗码NCODE<0:5>确定数据输出电路的上拉驱动器311和下拉驱动器312的阻抗。
图8是根据本发明的另一个实施例的数据输出电路的框图。
参照图8，根据本发明的另一个实施例的数据输出电路包括输出单元810和控制单元820。图8的输出单元810可以具有与图3的输出单元310基本上相同的配置，而控制单元820具有与图3的控制单元320不同的配置。图3的控制单元320被配置为控制输出单元310执行正常驱动操作和预加重驱动操作，而图8的控制单元820被配置为控制输出单元820执行正常驱动操作和去加重驱动操作。
控制单元820包括被配置为控制上拉驱动器811的上拉控制器821和被配置为控制下拉驱动器812的下拉控制器822。
当高数据P_DATA被输出时上拉控制器821根据上拉阻抗码PCODE<0:5>接通/断开多个上拉电阻器，并且在低数据P_DATA被输出的去加重时段期间(PDE_DATA＝’H’)接通一部分上拉电阻器。此外，当输出低数据N_DATA时下拉控制器822根据下拉阻抗码NCODE<0:5>接通/断开多个下拉电阻器，并且在输出高数据N_DATA的去加重时段期间(NDE_DATA＝’L’)接通一部分下拉电阻器。
去加重驱动操作是为了防止输出节点DQ的电平由于上拉驱动器811的良好驱动能力而被过度提高，并且防止输出节点DQ的电平由于下拉驱动器812的良好驱动能力而被过度降低。因此，当输出高数据P_DATA和N_DATA时(当上拉驱动器811被驱动时)，可以通过稍微驱动下拉驱动器812来执行用于防止输出节点DQ的电平被过度提高的去加重驱动操作。当输出低数据P_DATA和N_DATA时(当下拉驱动器812被驱动时)，可以通过稍微驱动上拉驱动器811来执行用于防止输出节点DQ的电平被过度降低的去加重驱动操作。
如果在通过输出节点DQ输出低数据P_DATA的时段期间第一去加重数据PDE_DATA被赋予逻辑高电平，则上拉控制器821根据第一去加重码PDE<0:2>控制要接通的上拉驱动器811的某些电阻器。此外，如果在通过输出节点DQ输出高数据N_DATA的时段期间第二去加重数据NDE_DATA被赋予逻辑低电平，则下拉控制器822根据第二去加重码NDE<0:2>控制要接通的下拉驱动器812的一部分电阻器。以这种方式，实现去加重驱动操作。通过这些操作，可以只通过用于输出数据P_DATA和N_DATA的输出单元810执行去加重操作，而不采用额外的去加重驱动器。
图9是示出了数据P_DATA和N_DATA以及去加重数据PDE_DATA和NDE_DATA的关系的时序图。
参照图9，在数据P_DATA和N_DATA为高的时段期间，第二去加重数据NDE_DATA被赋予逻辑低电平以便防止输出节点DQ的电平被过度提高。此外，在数据P_DATA和N_DATA为低的时段期间，第一去加重数据PDE_DATA被赋予逻辑高电平以防止输出节点DQ的电平被过度降低。如图9中所示，当数据P_DATA和N_DATA相等地输出超过某一时间时，去加重数据PDE_DATA和NDE_DATA被赋值。
图10是图8中所示的上拉控制器821的图。
上拉控制器821具有与图5的上拉控制器321基本上相同的配置，但是与上拉控制器321的不同之处在于它接收第一去加重数据PDE_DATA而非上拉预加重数据PPE_DATA，并且接收第一去加重码PDE<0:2>而非上拉预加重码PPRE<0:2>。
在数据P_DATA为高的时段期间，上拉控制器821根据上拉阻抗码PCODE<0:5>接通/断开上拉电阻器410至415。如果在数据P_DATA为低的时段期间第一去加重数据PDE_DATA被赋予逻辑高电平，则根据第一去加重码PDE<0:2>接通上拉电阻器410至415中的一部分。以这种方式，实现去加重驱动操作。
以下，表3示出了使上拉控制器821能够接通上拉电阻器410至415的条件。当满足以下条件时接通电阻器410至415。例如，当满足条件P_DATA＝’H’和PCODE<0>＝’L’或者条件P_DATA＝’L’、PCODE<0>＝’H’PDE_DATA＝’H’和PDE<0>＝’H’时接通上拉电阻器410。
表3
Figure GSA00000010674800131
参照上表3，可以看出即使数据P_DATA为低，在去加重驱动操作期间仍然接通上拉驱动器811内的上拉电阻器410至415中的一部分。
图11是图8中所示的下拉控制器822的图。
下拉控制器822具有与图6的下拉控制器322基本上相同的配置，但是与下拉控制器322的不同之处在于它接收第二去加重数据NDE_DATA而非下拉预加重数据NPE_DATA，并且接收第二去加重码NDE<0:2>而非下拉预加重码NPRE<0:2>。
在数据N_DATA为低的时段期间，下拉控制器822根据下拉阻抗码NCODE<0:5>接通/断开下拉电阻器420至425。如果在数据N_DATA为高的时段期间第二去加重数据NDE_DATA被赋予逻辑低电平，则根据第二去加重码NDE<0:2>接通下拉电阻器420至425中的一部分。以这种方式，实现去加重驱动操作。
以下，表4示出了使下拉控制器822接通下拉电阻器420至425的条件。当满足以下条件时接通电阻器420至425。例如，当满足条件N_DATA＝’L’和NCODE<0>＝’H’或者条件N_DATA＝’H’、NCODE<0>＝’L’、NDE_DATA＝’L’和NDE<0>＝’L’时接通下拉电阻器420。
表4
参照上表4，可以看出即使数据N_DATA为高，在去加重驱动操作期间仍然接通下拉驱动器821内的下拉电阻器420至425中的一部分。
根据本发明的多个示例实施例，通过进一步接通上拉驱动器内断开的电阻器和下拉驱动器内断开的电阻器来执行预加重驱动操作。因此，不需要额外的预加重驱动器，从而减小了输出电路的电路面积并且减小了输出节点的电容。
此外，由于采用上拉驱动器和下拉驱动器内的电阻器执行去加重驱动操作，因此不需要额外的去加重驱动器。
虽然已经相对于多个示例实施例描述了本发明，但是本领域技术人员容易理解在不背离所附权利要求所限定的本发明的精神和范围的情况下可以进行多种改变和修改。

Claims (16)

1.一种数据输出电路，包括：
多个驱动器，被配置为响应于阻抗码而接通/断开以将数据输出至输出节点，
其中所述阻抗码被划分为第一组和第二组，所述第一组具有选择性地接通所述多个驱动器的值，所述第二组具有选择性地断开所述多个驱动器的值，以及
其中在预加重时段期间接通由所述第二组控制的驱动器中的至少一部分。
2.根据权利要求1所述的数据输出电路，其中在所述预加重时段期间根据预加重码接通从所述第二组控制的驱动器中选择的多个驱动器。
3.一种数据输出电路，包括：
上拉驱动器，包括多个上拉电阻器以上拉输出节点；
下拉驱动器，包括多个下拉电阻器以下拉所述输出节点；
上拉控制器，被配置为在高数据被输出时根据上拉阻抗码接通/断开所述多个上拉电阻器，并且在预加重时段期间进一步接通已经根据所述上拉阻抗码断开的上拉电阻器中的至少一部分；以及
下拉控制器，被配置为在低数据被输出时根据下拉阻抗码接通/断开所述多个下拉电阻器，并且在所述预加重时段期间进一步接通已经根据所述下拉阻抗码断开的下拉电阻器中的至少一部分。
4.根据权利要求3所述的数据输出电路，其中由所述上拉控制器在所述预加重时段期间进一步接通的上拉电阻器的数目取决于上拉预加重码，并且由所述下拉控制器在所述预加重时段期间进一步接通的下拉电阻器的数目取决于下拉预加重码。
5.根据权利要求3所述的数据输出电路，其中所述上拉控制器包括多个选择器，所述多个选择器被配置为根据所述上拉阻抗码将输出数据和上拉预加重使能信号中所选择的一个传递到所述上拉电阻器。
6.根据权利要求5所述的数据输出电路，其中所述选择器被配置为当输出数据的输出信号传递到的上拉电阻器根据所述上拉阻抗码而被设定为接通时输出所述输出数据，以及当上拉预加重使能信号的输出信号传递到的上拉电阻器根据所述上拉阻抗码而被设定为断开时输出所述上拉预加重使能信号。
7.根据权利要求5所述的数据输出电路，其中所述上拉预加重使能信号是包括上拉预加重数据和上拉预加重码的组合的信号。
8.根据权利要求3所述的数据输出电路，其中所述下拉控制器包括多个选择器，所述多个选择器被配置为根据所述下拉阻抗码将输出数据和下拉预加重使能信号中所选择的一个传递到所述下拉电阻器。
9.根据权利要求8所述的数据输出电路，其中所述选择器被配置为当输出数据的输出信号传递到的下拉电阻器根据所述下拉阻抗码而被设定为接通时输出所述输出数据，以及当下拉预加重使能信号的输出信号传递到的下拉电阻器根据所述下拉阻抗码而被设定为断开时输出所述下拉预加重使能信号。
10.根据权利要求8所述的数据输出电路，其中所述下拉预加重使能信号是包括下拉预加重数据和下拉预加重码的组合的信号。
11.一种数据输出电路，包括：
阻抗码产生器，被配置为产生用于确定所述数据输出电路的上拉阻抗值的上拉阻抗码，并且产生用于确定所述数据输出电路的下拉阻抗值的下拉阻抗码；
上拉驱动器，包括多个上拉电阻器以上拉数据焊盘；
下拉驱动器，包括多个下拉电阻器以下拉所述数据焊盘；
上拉控制器，被配置为在高数据被输出时根据所述上拉阻抗码接通/断开所述多个上拉电阻器，并且在预加重时段期间进一步接通根据所述上拉阻抗码断开的上拉电阻器中的至少一部分；以及
下拉控制器，被配置为在低数据被输出时根据所述下拉阻抗码接通/断开所述多个下拉电阻器，并且在所述预加重时段期间进一步接通根据所述下拉阻抗码断开的下拉电阻器中的至少一部分。
12.根据权利要求11所述的数据输出电路，其中由所述上拉控制器在所述预加重时段期间进一步接通的上拉电阻器的数目取决于上拉预加重码，并且由所述下拉控制器在所述预加重时段期间进一步接通的下拉电阻器的数目取决于下拉预加重码。
13.一种数据输出电路，包括：
上拉驱动器，包括多个上拉电阻器以上拉输出节点；
下拉驱动器，包括多个下拉电阻器以下拉所述输出节点；
上拉控制器，被配置为在高数据被输出时根据上拉阻抗码接通/断开所述多个上拉电阻器，并且在低数据被输出时在去加重时段期间进一步接通所述上拉电阻器中的一部分；以及
下拉控制器，被配置为在低数据被输出时根据下拉阻抗码接通/断开所述多个下拉电阻器，并且在高数据被输出时在去加重时段期间进一步接通所述下拉电阻器中的一部分。
14.根据权利要求13所述的数据输出电路，其中在所述低数据被输出时在所述去加重时段期间由所述上拉控制器接通的上拉电阻器的数目取决于第一去加重码，并且在所述高数据被输出时在所述去加重时段期间由所述下拉控制器接通的下拉电阻器的数目取决于第二去加重码。
15.根据权利要求13所述的数据输出电路，其中所述上拉控制器包括多个选择器，所述多个选择器被配置为根据所述上拉阻抗码将输出数据和第一去加重使能信号中所选择的一个传递到所述上拉电阻器。
16.根据权利要求13所述的数据输出电路，其中所述下拉控制器包括多个选择器，所述多个选择器被配置为根据所述下拉阻抗码将输出数据和第二去加重使能信号中所选择的一个传递到所述下拉电阻器。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103023477A (zh) * 2011-09-27 2013-04-03 海力士半导体有限公司 半导体器件
CN103095283A (zh) * 2011-11-08 2013-05-08 爱思开海力士有限公司 半导体器件
CN104734689A (zh) * 2013-12-17 2015-06-24 英特尔公司 低功率的静电放电鲁棒的线性驱动器
CN104798006A (zh) * 2012-12-28 2015-07-22 英特尔公司 低摆幅电压模式驱动器
CN104821815A (zh) * 2015-05-14 2015-08-05 中国科学技术大学先进技术研究院 一种预加重功能的电压型驱动电路
CN104954004A (zh) * 2014-03-25 2015-09-30 爱思开海力士有限公司 半导体装置的数据输出电路
CN104954005A (zh) * 2014-03-27 2015-09-30 爱思开海力士有限公司 半导体装置的数据输出电路
CN105099438A (zh) * 2014-05-21 2015-11-25 爱思开海力士有限公司 半导体器件
CN108428461A (zh) * 2017-02-13 2018-08-21 爱思开海力士有限公司 数据输出缓冲器
CN109308922A (zh) * 2017-07-28 2019-02-05 中芯国际集成电路制造(上海)有限公司 一种存储器及其数据读出驱动电路
CN109861670A (zh) * 2017-11-30 2019-06-07 爱思开海力士有限公司 信号驱动器电路和使用该信号驱动器电路的半导体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669792B2 (en) * 2011-09-02 2014-03-11 Kool Chip, Inc. Voltage mode driver using pre-emphasis and de-emphasis signals
WO2013033622A1 (en) 2011-09-02 2013-03-07 Rambus Inc. On -chip regulator with variable load compensation
JP2013201667A (ja) 2012-03-26 2013-10-03 Toshiba Corp 出力ドライバ回路、および、半導体記憶装置
KR101874584B1 (ko) 2012-04-03 2018-07-04 삼성전자주식회사 전압 방식 구동기
US9048824B2 (en) * 2012-12-12 2015-06-02 Intel Corporation Programmable equalization with compensated impedance
JP6007843B2 (ja) * 2013-03-26 2016-10-12 富士通株式会社 信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法
US9337807B2 (en) * 2014-09-30 2016-05-10 Qualcomm Incorporated Output driver circuit with auto-equalization based on drive strength calibration
US9473142B2 (en) * 2014-12-12 2016-10-18 Mediatek Inc. Method for performing signal driving control in an electronic device with aid of driving control signals, and associated apparatus
CN104935325B (zh) * 2015-06-26 2018-02-27 灿芯半导体(上海)有限公司 接口电路中的输出电路
KR102568650B1 (ko) 2018-10-18 2023-08-23 삼성디스플레이 주식회사 통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법
JP2021185650A (ja) * 2020-05-25 2021-12-09 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. インピーダンスキャリブレーション回路
JP6916929B1 (ja) * 2020-05-25 2021-08-11 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． インピーダンスキャリブレーション回路
KR20220005813A (ko) 2020-07-07 2022-01-14 삼성전자주식회사 캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치
KR20220128126A (ko) 2021-03-12 2022-09-20 에스케이하이닉스 주식회사 데이터 저장 장치 및 이를 위한 인터페이스 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1344079A (zh) * 2000-09-14 2002-04-10 日本电气株式会社 输出缓冲器电路
JP2006140548A (ja) * 2004-11-10 2006-06-01 Renesas Technology Corp 半導体集積回路装置
US20060214691A1 (en) * 2005-03-28 2006-09-28 Nec Corporation Output buffer circuit
CN101017702A (zh) * 2006-02-07 2007-08-15 海力士半导体有限公司 用于控制半导体存储装置的驱动器的电路及控制方法
CN101335516A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 阻抗调整电路和具有该电路的半导体存储器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227382B1 (en) * 2005-02-01 2007-06-05 Advanced Micro Devices, Inc. Transmit based equalization using a voltage mode driver
KR100753123B1 (ko) * 2005-09-29 2007-08-29 주식회사 하이닉스반도체 출력 드라이빙 장치
KR20090039295A (ko) * 2007-10-18 2009-04-22 주식회사 하이닉스반도체 데이터 전송회로
JP4990123B2 (ja) * 2007-12-28 2012-08-01 株式会社日立製作所 出力バッファ回路及び伝送方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1344079A (zh) * 2000-09-14 2002-04-10 日本电气株式会社 输出缓冲器电路
JP2006140548A (ja) * 2004-11-10 2006-06-01 Renesas Technology Corp 半導体集積回路装置
US20060214691A1 (en) * 2005-03-28 2006-09-28 Nec Corporation Output buffer circuit
CN101017702A (zh) * 2006-02-07 2007-08-15 海力士半导体有限公司 用于控制半导体存储装置的驱动器的电路及控制方法
CN101335516A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 阻抗调整电路和具有该电路的半导体存储器件

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103023477B (zh) * 2011-09-27 2016-12-14 海力士半导体有限公司 半导体器件
CN103023477A (zh) * 2011-09-27 2013-04-03 海力士半导体有限公司 半导体器件
CN103095283A (zh) * 2011-11-08 2013-05-08 爱思开海力士有限公司 半导体器件
CN104798006A (zh) * 2012-12-28 2015-07-22 英特尔公司 低摆幅电压模式驱动器
CN104798006B (zh) * 2012-12-28 2018-05-11 英特尔公司 低摆幅电压模式驱动器
CN104734689B (zh) * 2013-12-17 2019-04-30 英特尔公司 低功率的静电放电鲁棒的线性驱动器
CN104734689A (zh) * 2013-12-17 2015-06-24 英特尔公司 低功率的静电放电鲁棒的线性驱动器
CN104954004A (zh) * 2014-03-25 2015-09-30 爱思开海力士有限公司 半导体装置的数据输出电路
CN104954005A (zh) * 2014-03-27 2015-09-30 爱思开海力士有限公司 半导体装置的数据输出电路
CN104954005B (zh) * 2014-03-27 2020-01-17 爱思开海力士有限公司 半导体装置的数据输出电路
CN105099438A (zh) * 2014-05-21 2015-11-25 爱思开海力士有限公司 半导体器件
CN105099438B (zh) * 2014-05-21 2020-06-05 爱思开海力士有限公司 半导体器件
CN104821815A (zh) * 2015-05-14 2015-08-05 中国科学技术大学先进技术研究院 一种预加重功能的电压型驱动电路
CN108428461A (zh) * 2017-02-13 2018-08-21 爱思开海力士有限公司 数据输出缓冲器
CN108428461B (zh) * 2017-02-13 2022-04-05 爱思开海力士有限公司 数据输出缓冲器
CN109308922A (zh) * 2017-07-28 2019-02-05 中芯国际集成电路制造(上海)有限公司 一种存储器及其数据读出驱动电路
CN109308922B (zh) * 2017-07-28 2020-10-09 中芯国际集成电路制造(上海)有限公司 一种存储器及其数据读出驱动电路
CN109861670A (zh) * 2017-11-30 2019-06-07 爱思开海力士有限公司 信号驱动器电路和使用该信号驱动器电路的半导体装置

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Publication number Publication date
KR20110060713A (ko) 2011-06-08
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