CN108428461A - 数据输出缓冲器 - Google Patents

Abstract

可以提供一种数据输出缓冲器。所述数据输出缓冲器可以包括上拉电路，所述上拉电路被配置为通过上拉驱动输出节点来输出上拉反馈信号。所述数据输出缓冲器可以包括上拉驱动器，所述上拉驱动器被配置为通过驱动上拉信号来输出上拉驱动信号，并且基于上拉反馈信号来选择性地激活上拉驱动信号。所述数据输出缓冲器可以包括下拉电路，所述下拉电路被配置为通过基于下拉驱动信号而下拉驱动输出节点来输出下拉反馈信号。所述数据输出缓冲器可以包括下拉驱动器，所述下拉驱动器被配置为通过驱动下拉信号来输出下拉驱动信号，并且基于下拉反馈信号来选择性地激活下拉驱动信号。

Description

数据输出缓冲器

相关申请的交叉引用

本申请要求基于2017年2月13日提交的申请号为10-2017-0019266的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

总体而言，本发明的实施例可以涉及一种缓冲器，并且更具体而言，涉及一种数据输出缓冲器。

背景技术

实现为集成电路(IC)芯片的各种半导体器件(例如，CPU、存储器、门阵列等)被并入各种电子产品中，例如个人计算机(PC)、服务器、工作站等。通常，半导体器件包括：被配置为通过输入焊盘从外部接收各种信号的接收电路和被配置为将内部信号经由输出焊盘发送至外部的输出电路。

用于将一个或多个信号经由半导体器件输出至外部的器件被称为驱动器，并且半导体器件通常仅在驱动器正常地将信号发送至外部器件时才正常地工作。随着高度集成和超小型半导体器件的需求正在快速增加，用于将半导体器件耦接至外部器件的焊盘的尺寸逐渐减小。在小尺寸焊盘之中，微凸块焊盘已被广泛地用作封装球(package ball)。

然而，微凸块焊盘的尺寸非常小，使得微凸块难以区分由实际封装球的损坏所引起的缺陷(或失效)部分与由测试设备的插座和封装球之间的未对准引起的缺陷部分。因此，尽管在半导体器件的测试期间实际的封装球没有被损坏，但是缺陷部分的发生被屏蔽，导致半导体器件的生产率降低。

发明内容

根据本公开的实施例，可以提供一种数据输出缓冲器。所述数据输出缓冲器可以包括上拉电路，所述上拉电路被配置为通过上拉驱动输出节点来输出上拉反馈信号。所述数据输出缓冲器可以包括上拉驱动器，所述上拉驱动器被配置为通过驱动上拉信号来输出上拉驱动信号，并且基于上拉反馈信号来选择性地激活上拉驱动信号。所述数据输出缓冲器可以包括下拉电路，所述下拉电路被配置为通过基于下拉驱动信号而下拉驱动输出节点来输出下拉反馈信号。所述数据输出缓冲器可以包括下拉驱动器，所述下拉驱动器被配置为通过驱动下拉信号来输出下拉驱动信号，并且基于下拉反馈信号来选择性地激活下拉驱动信号。

附图说明

图1为示出了根据本公开的实施例的数据输出缓冲器的示例的代表的框图。

图2为示出了图1所示的上拉驱动器的示例的代表的电路图。

图3为示出了图1所示的下拉驱动器的示例的代表的电路图。

图4和图5为示出了根据本公开的实施例的数据输出缓冲器的测试操作的图。

图6为示出了包括根据本公开的实施例的数据输出缓冲器的电子系统的应用示例的代表的框图。

图7为示出了基于根据本公开的实施例的半导体器件的存储系统的示例的代表的框图。

具体实施方式

现在将参考本公开的实施例，其示例在附图中示出。尽可能地，在整个附图中使用相同的附图标记来指代相同或相似的部分。

作为参考，可以提供包括附加部件的实施例。此外，根据实施例，可以改变指示信号或电路的激活状态的高电平有效(active high)或低电平有效(active low)配置。此外，可以修改实现相同功能或操作所需的一个逻辑门或多个逻辑门的配置。也就是说，根据具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一个逻辑门配置可以相互替换。如果需要，可以应用各种逻辑门来实现这些配置。

本公开的各种实施例可以涉及提供一种数据输出缓冲器，其基本上消除了由于相关技术的限制和缺点而引起的一个或多个问题。

总体而言，本公开的各种实施例可以涉及一种用于在数据输出缓冲器的电流特性测试期间区分封装球的真实缺陷部分与由接触问题引起的假缺陷部分的技术。

图1为示出了根据本公开的实施例的数据输出缓冲器的示例的代表的框图。

存储在根据本公开的实施例的数据输出缓冲器中的数据可以响应于电压电平而被分类为高电平H和低电平L，并且高电平数据和低电平数据可以分别由“1”和“0”表示。在这种情况下，这样的数据值可以根据电压电平和电流幅度而被区别地分类成不同的值。在二进制数据的情况下，高电平可以被定义为高电压，而低电平可以被定义为低于高电平的低电压。另外，NMOS晶体管可以由下拉驱动元件表示。

参见图1，根据本公开的实施例的数据输出缓冲器100可以包括：上拉自由驱动器110、上拉驱动器120、上拉电路130、下拉自由驱动器140、下拉驱动器150、下拉电路160、输出电阻器R3和输出焊盘POUT。

在这种情况下，上拉自由驱动器110可以通过响应于输出使能信号OE而驱动数据DATA来输出上拉信号PPU。上拉驱动器120可以通过根据测试信号TM而驱动上拉信号PPU来输出上拉驱动信号DRV1。上拉驱动器120可以响应于从上拉电路130接收的上拉反馈信号FBU来控制上拉驱动信号DRV1的激活状态。

另外，上拉电路130可以响应于上拉驱动信号DRV1而将输出节点NODE上拉至电源电压(VDDQ)电平。上拉电路130可以将上拉反馈信号FBU输出至上拉驱动器120。

上拉电路130可以包括：电阻器R1和用作上拉驱动元件的NMOS晶体管N1。NMOS晶体管N1可以设置在电源电压(VDDQ)输入端子与电阻器R1之间，并且可以经由其栅极端子接收上拉驱动信号DRV1。电阻器R1可以设置在NMOS晶体管N1与输出节点NODE之间。在这种情况下，例如，可能需要电阻器R1用于静电放电(ESD)。

下拉自由驱动器140可以通过响应于输出使能信号OE而驱动数据DATA来输出下拉信号PPD。下拉驱动器150可以根据测试信号TM而通过驱动下拉信号PPD来输出下拉驱动信号DRV2。下拉驱动器150可以响应于从下拉电路160接收的下拉反馈信号FBD而控制下拉驱动信号DRV2的激活状态。

下拉电路160可以响应于驱动信号DRV2而将输出节点NODE下拉至接地电压(VSS)电平。下拉电路160可以将下拉反馈信号FBD输出至下拉驱动器150。

下拉电路160可以包括电阻器R2和用作下拉驱动元件的NMOS晶体管N2。NMOS晶体管N2可以设置在电阻器R2与接地电压(VSS)输入端子之间，并且可以经由其栅极端子接收下拉驱动信号DRV2。电阻器R2可以设置在输出节点NODE与NMOS晶体管N2之间。在这种情况下，例如，可能需要电阻器R2用于静电放电(ESD)。

输出电阻器R3可以耦接在输出节点NODE与输出焊盘POUT之间。另外，输出焊盘POUT可以将经由输出节点NODE接收的数据DQ输出至外部测试设备200。输出焊盘POUT可以经由导线耦接至封装球。

随着半导体技术的不断发展，小型封装的需求正在迅速增长。在半导体器件中，可以经由封装球来测量数据输出缓冲器100的上拉电路130和下拉电路160的输入和输出(I/O)缓冲器接口规范(IBIS)。在这种情况下，封装球可以耦接至输出焊盘POUT。测试设备200可以经由封装球来测量数据输出缓冲器100的电流量，并且因而可以估算驱动器的特性。

然而，随着封装的尺寸逐渐减小，封装球之间的距离也逐渐减小。因此，测试设备200的插座与封装球之间的距离逐渐减小，从而发生未对准。因此，电阻值逐渐增加，使得在封装球中流动的电流逐渐减小。在这种情况下，封装球不会被损坏。如果重新调整并重新测量封装球的对准，则可以正常地测量电流。

然而，在半导体器件的测试期间，不可能重新测量封装球的电流，从而使得由于电流屏蔽的限制而发生过屏蔽，导致半导体元件的生产率降低。也就是说，尽管实际的封装球未被损坏，但是因封装球与测试设备200之间的接触电阻而可以测量低电流，从而使得封装球可能被屏蔽为缺陷封装球。

因此，本公开的各种实施例可以防止由未对准引起的过屏蔽的发生。也就是说，本公开的各种实施例可以根据反馈至上拉驱动器120的上拉反馈信号FBU和反馈至下拉驱动器150的下拉反馈信号FBD来区分封装球的真实缺陷部分与由接触电阻引起的假缺陷部分。

如果通过测量上拉反馈信号FBU的电压和下拉反馈信号FBD的电压而在封装球中发生真实的缺陷部分，则上拉电路130和下拉电路160的操作被阻挡，使得IBIS传输路径也被切断。

图2为示出了根据本公开的实施例的图1中所示的上拉驱动器120的示例的代表的电路图。

参见图2，上拉驱动器120可以根据测试信号TM而通过组合上拉信号PPU和上拉反馈信号FBU来控制上拉驱动信号DRV1的逻辑电平。当测试信号TM被激活时，上拉驱动器120可以将上拉驱动信号DRV1去激活至逻辑低电平，而与上拉信号PPU无关。然而，当测试信号TM被去激活时，上拉驱动器120可以响应于上拉信号PPU而控制上拉驱动信号DRV1的逻辑电平。

上拉驱动器120可以包括多个反相器IV1和IV2以及多个与非(NAND)门ND1～ND3。与非门ND1可以在上拉信号PPU和由反相器IV1反相的测试信号TM之间执行与非(NAND)运算。NAND门ND2可以在测试信号TM和由反相器IV2反相的上拉反馈信号FBU之间执行NAND运算。NAND门ND3可以在NAND门ND1和ND2的输出信号之间执行NAND运算，从而可以输出上拉驱动信号DRV1。

例如，假设测试信号TM被激活至逻辑高电平。假设上拉信号PPU和上拉反馈信号FBU处于逻辑高电平，则NAND门ND1和ND2的输出信号处于逻辑高电平。因此，与NAND门ND3的输出信号相对应的上拉驱动信号DRV1可以处于逻辑低电平。

在正常操作模式期间，上拉电路130的NMOS晶体管N1导通，使得节点NODE处于逻辑高电平。然而，在测试模式期间，上拉驱动信号DRV1处于逻辑低电平，并且NMOS晶体管N1关断，使得节点NODE的当前电平降低。

也就是说，假设电阻器R3在测试模式期间具有高电阻值，则上拉反馈信号FBU处于逻辑高电平，并且上拉电路130停止操作，使得上拉电流不流入节点NODE。假设电阻器R3的值减小，则上拉反馈信号FBU可以转换至逻辑低电平，使得上拉电路130可以重新操作。

图3为示出了图1所示的下拉驱动器150的示例的代表的电路图。

参见图3，下拉驱动器150可以根据测试信号TM而通过组合下拉信号PPD和下拉反馈信号FBD来控制下拉驱动信号DRV2的逻辑电平。当测试信号TM被激活时，下拉驱动器150可以将下拉驱动信号DRV2去激活至逻辑低电平，而与下拉信号PPD无关。然而，当测试信号TM被去激活时，下拉驱动器150可以响应于下拉信号PPD而控制下拉驱动信号DRV2的逻辑电平。

下拉驱动器150可以包括反相器IV3和多个NAND门ND4～ND6。NAND门ND4可以在测试信号TM和下拉反馈信号FBD之间执行NAND运算。NAND门ND5可以在下拉信号PPD和由反相器IV3反相的测试信号TM之间执行NAND运算。另外，NAND门ND6可以在NAND门ND4和ND5的输出信号之间执行NAND运算，从而可以输出下拉驱动信号DRV2。

例如，假设测试信号TM被激活至逻辑高电平。假设下拉信号PPD处于逻辑高电平并且下拉反馈信号FBD处于逻辑低电平，则与非门ND4和ND5的输出信号处于逻辑高电平。因此，与NAND门ND6的输出信号相对应的下拉驱动信号DRV2可以处于逻辑低电平。

在正常操作模式期间，下拉电路160的NMOS晶体管N2导通，使得节点NODE处于逻辑低电平。如果测试信号TM在测试模式期间被激活，则下拉驱动信号DRV2处于逻辑低电平，并且下拉电路160的NMOS晶体管N2关断，使得节点NODE的当前电平降低。

也就是说，假设电阻器R3在测试模式期间具有高电阻值，则下拉反馈信号FBD处于逻辑低电平，并且下拉电路160的操作被阻挡，使得下拉电流不流入节点NODE。如果电阻器R3的电阻值再次降低，则下拉反馈信号FBD转变至逻辑高电平，使得下拉电路160能够重新操作。

图4和图5为示出了根据本公开的实施例的数据输出缓冲器的测试操作的图。对于图4和图5二者，y轴以安培为单位来测量，x轴以伏特为单位来测量。

图4中所示的图可以指示出由上拉电路130测量的电流IOH和由下拉电路160测量的电流IOL。电源电压VDDQ可以指示供应至数据输出缓冲器100的电源电压。

在图4中，(A)可以表示IBIS电流值，其被设置为用于屏蔽封装球的缺陷部分的屏蔽极限。在图4中，(B)可以表示不具有缺陷部分的正常状态，而(C)可以表示一种情况：例如，在测试设备200的插座与封装球之间发生未对准，从而使得电阻值逐渐增加而电流值逐渐减小。

在图4中，(D)可以表示一种情况，例如，其中，在封装球中出现真实缺陷部分而自身电阻值增加，从而分别测量电流IOL和IOH的低值。在封装球被损坏的条件下耦接至输出焊盘POUT的外部接触电阻部件在下文中将被称为电阻器R3。如果封装球被损坏，则电阻器R3的电阻值增加，使得电流IOH和IOL的值分别减小，如图4(D)所示。

然而，即使当实际的封装球没有被损坏而发生了未对准时，如图4(C)所示，也可以测量到低电流值。换句话说，假设如图4(C)所示地发生未对准，则与封装球被损坏的情况相比，可能产生较低的电阻值，而与封装球的正常状态相比，可能会产生较高的电阻值。假设屏幕电流具有值(A)，如果如图4(C)所示地发生未对准状态，则电流值可以被测量为低于屏蔽极限(A)，从而使得可以对缺陷部分进行屏蔽。

因此，本公开的实施例可以防止由于未对准而导致的过屏蔽的发生，如图5所示。也就是说，本公开的实施例可以响应于反馈至上拉驱动器120的上拉反馈信号FBU和反馈至下拉驱动器150的下拉反馈信号，而确定封装球中真实缺陷部件的存在或不存在。

如果封装球中产生真正的缺陷部分，则上拉电路130和下拉电路160的操作被阻挡，使得可以减小流入输出节点NODE的电流(IBIS)，如图5(F)所示。在这种情况下，屏幕电流的极限值减小，如图5(E)所示，使得可以将由未对准引起的缺陷部分和由封装球的损坏而引起的其它缺陷部分彼此区分开。

也就是说，假设检测到的电流值高于图5(E)的电流值，则测试设备200可以确定存在由未对准引起的缺陷部分，使得测试设备200可以保存(或解救)所确定的缺陷部分。假设检测到的电流值低于图5(E)的电流值，则测试设备200可以确定在封装球中存在真实缺陷部分，如图5(F)所示。

图6为示出了包括根据本公开的实施例的数据输出缓冲器的电子系统的应用示例的框图。

参见图6，电子系统1000可以包括：输入设备1010、输出设备1020、处理器设备1030和半导体器件1040。在这种情况下，处理器装置1030可以经由相应的接口来控制输入设备1010、输出设备1020和半导体器件1040。

处理器设备1030可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器和能够执行与这些部件相同或相似的功能的逻辑电路之中的至少一个。

输入设备1010可以包括选自键盘、鼠标、小键盘、触摸屏、扫描仪等之中的至少一个。输出设备1020可以包括选自监视器、扬声器、打印机、显示设备等之中的至少一个。半导体器件1040可以包括在前述实施例中描述的数据输出缓冲器1050。

图7为示出了使用根据本公开的实施例的半导体器件的存储系统的示例的代表的框图。

参见图7，存储系统1100可以包括半导体器件1140、接口电路1120和控制器1130

接口电路1120可以提供存储系统1100与主机1200之间的接口。接口单元1120可以包括与主机1200相对应以与主机1200进行接口的数据交换协议。

接口电路1120可以被配置为经由例如以下各种接口协议(但不限于此)中的一种与主机1200进行通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件快速互连(PCI-E)协议、串行附件SCSI(SAS)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)和集成驱动电子(IDE)协议。

控制器1130可以经由接口电路1120从外部部件接收数据和地址。控制器1130可以通过参考从主机1200接收的数据和地址来访问半导体器件1140。控制器1130可以经由接口电路1120将从半导体器件1140读取的数据传送至主机1200。

半导体器件1140可以包括图1至图3中所示的数据输出缓冲器1150。半导体器件1140可以用作存储系统1100的存储介质。

图7所示的存储系统1100可以安装至信息处理设备，例如，个人数字助理(PDA)、便携式计算机、平板电脑、数码相机、便携式媒体播放器(PMP)、移动电话、无线电话、膝上型计算机等。存储系统1100可以是如下中的任意一种：多媒体卡(MMC)、安全数字(SD)卡、微型SD卡、记忆棒、ID卡、个人计算机存储卡国际协会(PCMCIA)卡、芯片卡、USB卡、智能卡、紧凑型闪存(CF)卡等。

根据上述描述可以看出，根据本公开的实施例的数据输出缓冲器在测试数据输出缓冲器的电流的特性时可以区分封装球的真实缺陷部分与由接触问题引起的假缺陷部分，使得数据输出缓冲器可以保存(或解救)由测试设备的接触电阻引起的假缺陷部分。

本领域技术人员将理解的是，在不脱离本公开的精神和基本特性的情况下，可以采用除了本文所阐述的那些方式之外的其它具体方式来执行实施例。因此，上述实施例在所有方面都被解释为说明性的而不是限制性的。该范围应当由所附权利要求及其合法等同体来确定，而不是由上述描述确定。此外，落入所附权利要求的含义和等同范围内的所有改变旨在包含在其中。另外，对于本领域技术人员显而易见的是，在所附权利要求中彼此未明确引用的权利要求可以组合地呈现为实施例，或者在申请提交之后通过随后的修改将其包括为新的权利要求。

尽管已经描述了与本公开一致的若干说明性实施例，但是应当理解的是，本领域技术人员可以设计落入本公开的原理的精神和范围内的许多其它修改和实施例。具体地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置中可以进行许多变化和修改。除了部件和/或布置的变化和修改之外，替代用途对于本领域技术人员来说也是显而易见的。

附图中的每个元件的标记

110：上拉自由驱动器

120：上拉驱动器

130：上拉电路

140：下拉自由驱动器

150：下拉驱动器

160：下拉电路

Claims (20)

1.一种数据输出缓冲器，包括：

上拉电路，其耦接在电源电压输入端子与输出节点之间，并且被配置为通过响应于上拉驱动信号而上拉驱动输出节点来输出上拉反馈信号；

上拉驱动器，其被配置为通过驱动上拉信号来输出上拉驱动信号，并且在测试模式期间响应于上拉反馈信号而选择性地激活上拉驱动信号；

下拉电路，其耦接在接地电压输入端子与输出节点之间，并且被配置为通过响应于下拉驱动信号而下拉驱动输出节点来输出下拉反馈信号；以及

下拉驱动器，其被配置为通过驱动下拉信号来输出下拉驱动信号，并且在测试模式期间响应于下拉反馈信号而选择性地激活下拉驱动信号。

2.根据权利要求1所述的数据输出缓冲器，其中，当测试信号被激活并且上拉反馈信号处于逻辑高电平时，上拉驱动器的操作被阻挡并且上拉驱动信号被去激活，并且因而阻挡上拉电流流入输出节点的路径。

3.根据权利要求1所述的数据输出缓冲器，其中，上拉驱动器包括：

第一逻辑门，其被配置为在上拉信号和测试信号的反相信号之间执行与非运算；

第二逻辑门，其被配置为在测试信号与上拉反馈信号的反相信号之间执行与非运算；以及

第三逻辑门，其被配置为通过在第一逻辑门的输出信号与第二逻辑门的输出信号之间执行与非运算来输出上拉驱动信号。

4.根据权利要求1所述的数据输出缓冲器，其中，当测试信号被激活并且下拉反馈信号处于逻辑低电平时，下拉驱动器的操作被阻挡并且下拉驱动信号被去激活，并且因而阻挡下拉电流流入输出节点的路径。

5.根据权利要求1所述的数据输出缓冲器，其中，下拉驱动器包括：

第四逻辑门，其被配置为在下拉反馈信号与测试信号之间执行与非运算；

第五逻辑门，其被配置为在测试信号的反相信号与下拉信号之间执行与非运算；以及

第六逻辑门，其被配置为通过在第四逻辑门的输出信号与第五逻辑门的输出信号之间执行与非运算来输出下拉驱动信号。

6.根据权利要求1所述的数据输出缓冲器，还包括：

上拉自由驱动器，其被配置为产生上拉信号，

其中，上拉自由驱动器通过响应于输出使能信号而驱动数据来产生上拉信号。

7.根据权利要求1所述的数据输出缓冲器，还包括：

下拉自由驱动器，其被配置为产生下拉信号，

其中，下拉自由驱动器通过响应于输出使能信号而驱动数据来产生下拉信号。

8.根据权利要求1所述的数据输出缓冲器，其中，上拉电路包括：

第一上拉驱动元件，其耦接至电源电压输入端子，并且由上拉驱动信号控制，以输出上拉反馈信号；以及

第一电阻器，其耦接在第一上拉驱动元件与输出节点之间。

9.根据权利要求1所述的数据输出缓冲器，其中，下拉电路包括：

第二下拉驱动元件，其耦接至接地电压输入端子，并由下拉驱动信号控制，以输出下拉反馈信号；以及

第二电阻器，其耦接在第二下拉驱动元件与输出节点之间。

10.根据权利要求1所述的数据输出缓冲器，还包括：

输出焊盘，其耦接至输出节点并且被配置为将经由输出节点接收的数据输出至数据输出缓冲器的外部。

11.一种数据输出缓冲器，其包括：

上拉电路，其耦接在电源电压与输出节点之间，并且被配置为通过基于上拉驱动信号而上拉驱动输出节点来输出上拉反馈信号；以及

上拉驱动器，其被配置为通过驱动上拉信号来输出上拉驱动信号，并且在测试模式期间基于上拉反馈信号来选择性地激活上拉驱动信号。

12.根据权利要求11所述的数据输出缓冲器，其中，当测试信号被激活并且上拉反馈信号处于第一逻辑电平时，上拉驱动器的操作被阻挡并且上拉驱动信号被去激活，并且因此阻挡上拉电流流入输出节点的路径。

13.根据权利要求11所述的数据输出缓冲器，其中，上拉驱动器包括：

第一逻辑门，其被配置为在上拉信号与测试信号的反相信号之间执行与非运算；

第二逻辑门，其被配置为在测试信号与上拉反馈信号的反相信号之间执行与非运算；以及

第三逻辑门，其被配置为通过在第一逻辑门的输出信号与第二逻辑门的输出信号之间执行与非运算来输出上拉驱动信号。

14.根据权利要求11所述的数据输出缓冲器，其中，上拉电路包括：

上拉驱动元件，其耦接至电源电压输入端子，并且由上拉驱动信号控制，以输出上拉反馈信号；以及

电阻器，其耦接在上拉驱动元件与输出节点之间。

15.根据权利要求11所述的数据输出缓冲器，还包括：

输出焊盘，其耦接至输出节点，并且被配置为将经由输出节点接收的数据输出至数据输出缓冲器的外部。

16.一种数据输出缓冲器，其包括：

下拉电路，其耦接在接地电压与输出节点之间，并且被配置为通过基于下拉驱动信号而下拉驱动输出节点来输出下拉反馈信号；以及

下拉驱动器，其配置成通过驱动下拉信号来输出下拉驱动信号，并且在测试模式期间基于下拉反馈信号来选择性地激活下拉驱动信号。

17.根据权利要求16所述的数据输出缓冲器，其中，当测试信号被激活并且下拉反馈信号处于第一逻辑电平时，下拉驱动器的操作被阻挡并且下拉驱动信号被去激活，并且因而阻挡下拉电流流入输出节点的路径。

18.根据权利要求16所述的数据输出缓冲器，其中，下拉驱动器包括：

第一逻辑门，其被配置为在下拉信号与测试信号的反相信号之间执行与非运算；

第二逻辑门，其被配置为在测试信号与下拉反馈信号的反相信号之间执行与非运算；以及

第三逻辑门，其被配置为通过在第一逻辑门的输出信号与第二逻辑门的输出信号之间执行与非运算来输出下拉驱动信号。

19.根据权利要求16所述的数据输出缓冲器，其中，下拉电路包括：

下拉驱动元件，其耦接至接地电压输入端子，并且由下拉驱动信号控制，以输出下拉反馈信号；以及

电阻器，其耦接在下拉驱动元件与输出节点之间。

20.根据权利要求16所述的数据输出缓冲器，还包括：

输出焊盘，其耦接至输出节点，并且被配置为将经由输出节点接收的数据输出至数据输出缓冲器的外部。