CN113302600B - 混合输出驱动器的高压数据路径和低压数据路径 - Google Patents
混合输出驱动器的高压数据路径和低压数据路径 Download PDFInfo
- Publication number
- CN113302600B CN113302600B CN202080009773.XA CN202080009773A CN113302600B CN 113302600 B CN113302600 B CN 113302600B CN 202080009773 A CN202080009773 A CN 202080009773A CN 113302600 B CN113302600 B CN 113302600B
- Authority
- CN
- China
- Prior art keywords
- data signal
- pull
- low
- signal
- high voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000872 buffer Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 16
- 230000011664 signaling Effects 0.000 abstract description 15
- 101001117010 Homo sapiens Pericentrin Proteins 0.000 description 13
- 102100024315 Pericentrin Human genes 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 102100027582 Nuclear pore complex protein Nup85 Human genes 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 101150031080 nup85 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
- G06F3/0605—Improving or facilitating administration, e.g. storage management by facilitating the interaction with a user or administrator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
提供了一种支持高压信令和低压信令的混合输出数据路径。高压信令由高电源电压供电，该高电源电压大于为低压信令供电的低电源电压。
Description
相关申请的交叉引用
本申请要求于2020年1月15日提交的美国非临时专利申请号16/743,872和于2019年1月18日提交的美国临时申请号62/794,327的优先权和权益，其中每个通过引用并且出于所有可适用目的而全文并入于此，如同下文完全阐述一样。
技术领域
本申请涉及输出驱动器，更具体涉及去往混合输出驱动器的具有高压信令和低压信令的混合数据路径。
背景技术
依据应用，输入标准/输出标准具有不同的电源电压。例如，低功率双倍数据速率(LPDDR)标准中使用了各种电源电压，用于移动计算机(例如，智能手机和平板电脑)与同步动态随机存取存储器之间的接口。在LPDDR3标准中，标称电源电压为1.2V，而对于LPDDR4X标准，标称电源电压为0.6V。一般而言，为了节省功率，更现代的标准会降低电源电压。因此，存在电源电压相对较低的I/O标准和电源电压相对较高的I/O标准。用于移动应用的片上系统(SoC)的给定输出驱动器通常会针对特定I/O电源电压进行配置：取决于期望I/O标准的高压电源电压或低压电源电压。
SoC制造商提供高压/低压输出驱动器会更有效，该高压/低压输出驱动器可以适应给定客户所选取的任何标准(高压或低压)。例如，高压输出驱动器和低压驱动器都可以多路复用到SoC的给定输出端子。依据用户所选取的应用，对应输出驱动器会被激活并且通过多路复用器进行选择，以通过端子将信号驱动到外部设备。尽管输出驱动器的这种组合可能适用于速度较低的信令，但是将两个输出驱动器多路复用到单个输出端子上会为输出端子加载电平相对较高的输出电容。这种带负载的端子的高速信令会被过大的电容性负载阻碍。
因此，本领域中需要低压数据路径和高压数据路径以将数字核心接口接合到混合输出驱动器。
发明内容
提供了一种用于混合输出驱动器的混合数据路径，该混合数据路径包括高压数据路径，该高压数据路径具有第一多路复用器，该第一多路复用器被配置为通过在高压数据模式期间高压数据信号的选择以及通过在低压数据模式期间被充电到高电源电压的第一恒定信号的选择来向混合输出驱动器提供高压上拉数据信号；以及第二多路复用器，该第二多路复用器被配置为通过在高压数据模式期间高压数据信号的选择以及通过在低压数据模式期间第一接地信号的选择来向混合输出驱动器提供高压下拉数据信号；以及低压数据路径，该低压数据路径具有第三多路复用器，该第三多路复用器被配置为通过在低压数据模式期间低压数据信号的选择以及通过在高压数据模式期间被充电到低电源电压的第二恒定信号的选择来向混合输出驱动器提供低压上拉数据信号，其中低电源电压小于高电源电压；以及第四多路复用器，该第四多路复用器被配置为通过在低压数据模式期间低压数据信号的选择以及通过在高压数据模式期间第一恒定信号的选择来向混合输出驱动器提供低压下拉数据信号。
提供了一种用于去往混合输出驱动器的混合数据路径的操作的方法，该操作方法包括：在高压数据模式期间：选择高压数据信号以形成用于混合输出驱动器的高压上拉数据信号，以在高压上拉数据信号被放电时使得混合输出驱动器将输出端子充电到高电源电压；选择高压数据信号以形成用于混合输出驱动器的高压下拉数据信号，以在高压下拉数据信号被充电到高电源电压时使得混合输出驱动器将输出端子放电；在低压数据模式期间：将高压上拉数据信号和高压下拉数据信号均充电到高电源电压；以及选择低压数据信号以形成低压下拉数据信号，以在低压下拉数据信号被充电到低电源电压时使输出端子放电，该低电源电压小于高电源电压。
提供了一种用于混合输出驱动器的混合数据路径，该混合数据路径包括输出端子；第一晶体管，其耦合在输出端子与输入/输出(IO)电源电压节点之间；第一多路复用器，其被配置为在高压数据模式期间使用高压数据信号驱动第一晶体管的栅极；第二晶体管，其具有耦合到接地的源极；第三晶体管，其耦合在输出端子与第二晶体管的漏极之间；第二多路复用器，其被配置为在高压数据模式期间使用高压数据信号驱动第三晶体管的栅极；以及第三多路复用器，其被配置为在低压数据模式期间使用低压数据信号驱动第二晶体管的栅极。
通过以下具体实施方式，可以更好地理解这些和其他有利特征。
附图说明
图1A图示了根据本公开的一个方面的带有上拉阻抗和下拉阻抗可调谐的混合输出驱动器的SoC。
图1B更详细地图示了图1A的混合输出驱动器的上拉调谐方面和下拉调谐方面。
图1C示出了图1A的混合输出驱动器在高压操作模式和低压操作模式期间的一些简化视图。
图2图示了根据本公开的一方面的带有上拉阻抗和下拉阻抗固定的混合输出驱动器的SoC。
图3是根据本公开的一个方面的混合输出驱动器的操作方法的流程图。
图4图示了根据本公开的一个方面的各自都包含混合输出驱动器的一些示例电子系统。
通过参考以下具体实施方式可以最好地理解本公开的实现方式及其优点。应当理解，相似的附图标记用于标识附图中的一个或多个附图中所示的相似元件。
具体实施方式
公开了去往混合输出驱动器的混合或组合高压和低压数据路径，其适应电源电压相对较高和电源电压相对较低的信令。混合输出驱动器将信号从数字核心(诸如在专用集成电路(ASIC)或SoC中)驱动到外部电路。本文中假设外部电路是低功率双倍数据速率(LPDDR)动态随机存取存储器(DRAM)，但应当领会，具有低压数据操作模式和高压数据操作模式的任何外部电路将受益于本文中所公开的混合数据路径和混合输出驱动器。相对较低的电源电压是在LPDDR DRAM的低压数据模式期间用于数字核心和LPDDR DRAM的电源电压。相对较高的电源电压是LPDDR DRAM的高压数据模式期间的LPDDR DRAM的电源电压。数字核心继续使用相对较低的电源电压，而LPDDR DRAM则在高压数据模式下操作。
图1A中示出了针对SoC 100的示例低压数据路径105、高压数据路径110和混合输出驱动器115。在SoC 100中，高压数据操作模式根据LPDDR3存储器标准发生，而低压数据操作模式根据LPDDR4X存储器标准或协议发生，但是应当领会，本文中所公开的高压信令和低压信令不限于LPDDR标准。而且，虽然针对SoC 100示出了混合信令架构，但是应当领会，其他类型的集成电路也会从该混合信令架构中受益。
SoC 100的数字核心120位于由与薄氧化物晶体管兼容的核心电源电压Vdda供电的低功率电压域中。因此，由于低压数据路径105内的电路由薄氧化物晶体管构成，所以当驱动低压数据路径105时，无需对来自数字核心120的低压输入数据信号DQLV进行电平移位。但是，低压输入数据信号DQLV在高压数据路径110中从核心电源电压VDDa电平移位到用于LPDDR3信令的1.2V的相对较高的电源电压(Vddpx)。薄氧化物器件会受到相对较高的电源电压Vddpx的压力。因此，高压数据路径110内的电路酌情由厚氧化物晶体管构成，以保护它们免受这种相对较高的电源电压的压力。
首先，将对高压数据模式期间的操作进行讨论，然后讨论低压数据模式期间的操作。这些模式可适用于任何输入/输出协议，但以下示例将涉及LPDDR协议下的低压信令和高压信令。在LPDDR技术中，高压数据模式的示例是LPDDR3协议(本文中也称为LP3操作模式)。同样，低压数据模式的示例是LPDDR4X协议(本文中也称为LP4X操作模式)。在LP3操作模式期间，高压数据路径110使用电平移位器125在Vddpx电源电压域(例如，1.2V)中将来自数字核心120的低压输入数据信号DQLV电平移位到高压输入数据信号，该高压输入数据信号由NAND门130反相以形成高压数据信号LP3DQ。来自高压数据路径110的高压数据信号LP3DQ驱动混合输出驱动器115中的厚氧化物上拉PMOS晶体管P1和厚氧化物下拉NMOS晶体管M2两者的栅极。针对混合输出驱动器115的输入/输出(I/O)电源电压Vddio等于针对LP3操作模式的Vddpx电源电压，相反，I/O电源电压Vddio等于针对LP4X操作模式的Vdda电源电压。
在混合输出驱动器115中，上拉晶体管P1的源极连接到针对I/O电源电压Vddio的I/O电源节点，而上拉晶体管P1的漏极通过串联布置的电阻器对R耦合到下拉晶体管M2的漏极。电阻器对R之间的节点被系接到针对SoC 100的输出端子140(其在本文中还称为输出焊盘140)。如果高压数据信号LP3DQ是逻辑零(接地)，则它将接通上拉晶体管P1以朝向I/O电源电压Vddio(其在LP3操作模式期间为Vddpx)为输出焊盘140充电。同时，下拉晶体管M2可能通过接地的数据信号LP3DQ关断。因此，当高压数据信号LP3DQ为逻辑零时，输出焊盘140在LP3操作模式期间被充电到Vddpx。相反，在LP3操作模式期间，当高压数据信号LP3DQ等于Vddpx时，高压数据信号LP3DQ将接通下拉晶体管M2并且关断上拉晶体管P1。下拉晶体管M2的源极通过薄氧化物NMOS晶体管M1耦合到接地，该薄氧化物NMOS晶体管M1在高压数据模式期间维持接通，如本文中所进一步解释的。因此，输出焊盘140响应于高压数据信号LP3DQ被充电到Vddpx而朝向接地放电。被配置为用于LPDDR3操作的外部DRAM(未图示)可能耦合到输出焊盘140以从输出焊盘140接收所得高压数据信号。
为了向高压数据信号提供可调谐的上拉阻抗和下拉阻抗，上拉晶体管P1、下拉晶体管M2和电阻器R各自可以并行实例化，如图1B所示。因此，为了说明清楚，上拉晶体管P1和下拉晶体管M2在图1A中各自被示为单个晶体管。如本文中所进一步解释的，高压数据路径110在OR门155中将高压数据信号LP3DQ与N位宽的低电平有效上拉调谐信号PCNT<1:N>进行逻辑或运算以形成高电压上拉数据信号。依据上拉的期望强度，上拉调谐信号PCNT<1:N>中的各个位关闭上拉晶体管P1的对应并行实例化。上拉晶体管P1通过从PMOS上拉晶体管P11开始到PMOS上拉晶体管P1N并行布置的N个PMOS晶体管实例化。这些并行布置的上拉晶体管中的每个上拉晶体管的栅极由来自如由OR门155产生的高压数据信号LP3DQ和上拉调谐信号PCNT<1:N>的或组合的对应位驱动。因此，上拉晶体管P11由信号DQ+PCNT1驱动，该信号DQ+PCNT1等于上拉调谐信号位PCNT<1>和高压数据信号LP3DQ的逻辑OR。同样，上拉晶体管P12由等于上拉调谐信号位PCNT<2>和高压数据信号LP3DQ的逻辑OR的信号DQ+PCNT2驱动。最后，上拉晶体管P1N由信号DQ+PCNTN驱动，该信号DQ+PCNTN等于上拉调谐信号位PCNT<N>和高压数据LP3DQ的逻辑OR。低压上拉电路(未图示)还可以用于为输出端子140充电。
上拉晶体管P11至上拉晶体管P1N中的每个上拉晶体管的源极连接到I/O电源电压Vddio的I/O电源节点，如关于图1A所讨论的。上拉晶体管P11的漏极通过电阻器R1连接到输出焊盘140，而上拉晶体管P12的漏极通过电阻器2R1连接到输出焊盘140，该电阻器2R1的电阻是电阻器R1的电阻的两倍。对于其余并行布置的上拉晶体管，这种电阻的二进制级数继续，使得上拉晶体管P1N的漏极通过电阻器2NR1连接到输出焊盘140，该电阻器2NR1的电阻是电阻器R1的电阻的2N倍。应当理解，这种电阻的二进制级数可以在备选实现方式中发生变化。依据上拉调谐信号的哪些位被断言(asserted)，对应上拉晶体管和电阻器将不会对输出焊盘140的上拉有贡献。以这种方式，上拉调谐信号PCNT<1:N>可以很容易地被调谐以针对输出焊盘140提供期望上拉阻抗。
下拉阻抗调谐是类似的，因为下拉晶体管M2被实例化为N个NMOS下拉晶体管，该N个NMOS下拉晶体管并行布置在输出焊盘140与晶体管M1的漏极之间，该N个NMOS下拉晶体管从第一下拉晶体管M21开始，并且以第N个下拉晶体管M2N完成。下拉晶体管M21的漏极通过电阻器R1连接到输出焊盘140。类似地，第二下拉晶体管M22的漏极通过电阻器2R1连接到输出焊盘140。这种电阻的二进制级数继续，使得下拉晶体管M2N的漏极通过电阻器2NR1连接到输出焊盘140。如上拉所讨论的，这种电阻的二进制级数可以在备选实现方式中发生变化。下拉晶体管M21到M2N中的每个下拉晶体管的源极连接到晶体管M1的漏极。
高压数据路径110在AND门160中将高压数据信号LP3DQ与N位宽的高电平有效的下拉调谐信号NCNT<1:N>进行逻辑AND运算以形成高压下拉数据信号。依据上拉的期望强度，下拉调谐信号NCNT<1:N>中的各个位关闭下拉晶体管M2的对应并行实例化。并行布置的下拉晶体管中的每个下拉晶体管的栅极由来自高压数据信号LP3DQ和下拉调谐信号NCNT<1:N>的与组合的对应位驱动。因此，下拉晶体管M21的栅极由信号DQ*NCNT1驱动，该信号DQ*NCNT1等于下拉调谐信号位NCNT<1>和高压数据信号LPLP3DQ的逻辑AND。同样，下拉晶体管M22的栅极由信号DQ*NCNT2驱动，该信号DQ*NCNT2等于下拉信号调谐位NCNT<2>与高压数据信号LP3DQ的逻辑AND。最后，下拉晶体管M2N的栅极由信号DQ*NCNTN驱动，该信号DQ*NCNTN等于下拉调整信号位PCNT<N>与高压数据LP3DQ的逻辑AND。因此，混合输出驱动器115中的输出焊盘140的下拉阻抗调谐以与针对上拉阻抗调谐所讨论的类似方式执行。
再次参考图1A，如果LP3操作模式没有通过LP3模式信号的逻辑零值而被选择，则高压数据路径110中的NAND门130将电平移位器的输出与LP3模式信号(LP3mode)进行NAND运算，以选通电平移位器125的输出。在LP3操作模式期间，LP3模式信号被断言为Vddpx电源电压。因此，NAND门130在LP3操作模式期间使电平移位器125的输出反相，以使经电平移位的信号可以在缓冲器135中缓冲以形成高压数据信号LP3DQ。因此，缓冲器135的输出可以被视为形成高压数据信号LP3DQ的第一节点。多路复用器145在LP3操作模式期间选择来自缓冲器135的高压数据信号LP3DQ以驱动OR门155，该OR门155然后将高压数据信号LP3DQ与上拉调谐信号PCNT<1:N>进行OR运算，以形成或数据信号，以用于关于图1B所讨论的上拉调谐。在LP4X操作模式期间，多路复用器145使用逻辑1信号(Vddpx电源电压)驱动OR门155，使得晶体管P11至P1N被关断。
高压数据路径110还包括多路复用器150，该多路复用器150在LP3操作模式期间选择来自缓冲器135的高压数据信号LP3DQ以驱动AND门160，该AND门160然后将高压数据信号LP3DQ与下拉调谐信号NCNT<1:N>进行AND运算，以形成与数据信号，以用于也关于图1B所讨论的下拉调谐的。在LP4X操作模式期间，多路复用器150选择LP3模式关闭信号(LP3modeoff)，该LP3模式关闭信号等于I/O电源电压Vddio，同时LP4X模式被启用。因此，下拉调谐信号NCNT<1:N>控制在LP4X操作模式期间接通下拉晶体管M21至M2N中的哪个下拉晶体管。
应当指出，在缓冲器135中的第一反相器之后并且在混合输出驱动器115之前的高压数据路径110的部分可以被多次实例化，使得每个实例化可以被选择性地激活或去激活以提供用于驱动输出焊盘140的其他调谐能力。在这些附加实例化中，为了说明清楚，图1A中仅示出了缓冲器135中的第二反相器。
现在，将对低压数据操作模式(LP4X操作模式)进行讨论。低压数据路径105包括选通NAND门165，该选通NAND门165在LP3模式期间选通来自数字核心120的低压输入数据信号DQLV，但在LP4X模式期间将低压输入数据信号DQLV的反相版本传达到缓冲器170。为了执行该选通，NAND门165将低压输入数据信号DQLV与LP4模式信号(LP4mode)进行NAND运算，该LP4模式信号在LP4X操作模式期间被断言并且在LP3操作模式期间被解除断言(de-asserted)。缓冲器170缓冲来自NAND门165的低压数据信号DQLV的反相版本以形成仍处于数字核心120的核心电源电压域(Vdda)内的经缓冲的低压数据信号DQ。缓冲器170的输出可以视为形成用于低压数据信号DQ的第二节点。多路复用器175在LP4X操作模式期间选择低压数据信号DQ，以形成驱动晶体管M1的栅极的低压下拉数据信号。如果低压输入数据信号DQLV为逻辑零，则低压数据信号DQ将为高(Vdda电源电压)，从而晶体管M1接通以朝向接地使输出焊盘140放电。下拉阻抗仍由如由下拉调谐信号所确定的晶体管M21至M2N控制，如也在LP3模式期间发生的。
在LP3操作模式期间，在LP3模式被启用的同时，多路复用器175选择LP4模式关闭信号(LP4modeoff)，该LP4模式关闭信号等于I/O电源电压Vddio。因此，在LP3模式被启用的同时，接通晶体管M1。
低压数据路径105还包括多路复用器180，该多路复用器180选择低压数据信号DQ以形成驱动薄氧化物PMOS上拉晶体管P2的栅极的低压上拉数据信号，该薄氧化物PMOS上拉晶体管P2的源极系接到Vddio电源电压节点的I/O电源节点。上拉晶体管P2的漏极通过厚氧化物上拉调谐NMOS晶体管M3耦合到输出焊盘140。如关于图1B所类似地讨论的，晶体管M3和电阻器R可以并行实例化。应当领会，在备选实现方式中，可以删除电阻器R。上拉调谐信号(PCNTB)的n位宽的补码驱动如通过AND门185所耦合的并行布置的上拉晶体管M3的栅极，该AND门185将补码上拉调谐信号PCNTB与LP4X模式信号进行与运算，该LP4X模式信号在LP4X操作模式期间被断言。因此，在LP4X操作模式期间，通过上拉晶体管M3和对应电阻器的并行组合来调谐来自上拉晶体管P2的上拉(为了说明清楚，这些晶体管和电阻器由图1A中的单个上拉晶体管M3和电阻器R表示)。在LP3操作模式期间，LP4X模式信号为逻辑零，使得N位宽的补码上拉调谐信号PCNTB的所有位均为零。然后，关断所有上拉晶体管M3。同样，低压数据路径105中的多路复用器180在LP3操作模式期间选择逻辑一信号以关断上拉晶体管P2。为了在LP3操作模式期间保护上拉晶体管P2的薄氧化物，接通厚氧化物晶体管P3。为了说明清楚，厚氧化物晶体管P3的栅极信号未在图1A中示出，但该栅极信号可以使用LP4模式信号的补码来实现。厚氧化物晶体管P3的源极系接到Vddio电源电压节点，而其漏极系接到上拉晶体管P2的漏极。因此，在LP3操作模式期间，上拉晶体管P2的漏极和源极都被充电到Vddpx以保护上拉晶体管P2。耦合到输出焊盘140的二极管D1和D2对提供静电放电保护。
通过图1C所示的简化视图可以更好地理解混合输出驱动器115的操作。在LP3操作模式(LP3启用)期间，高压数据信号LP3DQ和上拉调谐信号PCNT的逻辑OR驱动上拉晶体管P1的栅极。同样，高压数据信号LP3DQ与下拉调谐信号NCNT的逻辑AND驱动下拉晶体管M2的栅极。晶体管M1接通。上拉晶体管P2和M3关断。晶体管P3接通以保护上拉晶体管P2。如果混合输出驱动器115的实例化在LP3操作模式(LP3禁用)期间被禁用，则晶体管M1、M2、M3、P1和P2都关断，但晶体管P3保持接通以保护晶体管P2。
在LP4X操作模式(LP4X启用)期间，上拉晶体管P1和上拉晶体管P3均关断。来自低压数据路径105的经缓存的数据信号DQ驱动晶体管M1和上拉晶体管P2的栅极。下拉调谐信号NCNT驱动下拉晶体管M2的栅极，而补码上拉信号PCTNB驱动晶体管M3的栅极。如果混合输出驱动器115的实例化在LP4X操作模式(LP4X禁用)期间被禁用，则晶体管M1、M2、M3、P1、P2和P3都关断。
对于其中上拉阻抗和下拉阻抗是固定而非可调谐的SoC 200，如图2所示，可以简化本文中所公开的混合架构。SoC 200包括低压数据路径205、高压数据路径210和混合输出驱动器215，其布置类似于关于SoC 100所讨论的。然而，混合输出驱动器215中仅存在单个上拉晶体管P1和对应电阻器R。因此，没有上拉调谐或下拉调谐，所以高压数据路径210不包括对应NOR门155和ABD门160。因此，高压数据路径210仅包括电平移位器125、NAND门130、缓冲器135、以及多路复用器145和150，其布置如针对高压数据路径110所讨论的。混合输出驱动器215中的上拉晶体管P1具有由来自高压数据路径210的多路复用器145的输出驱动的栅极。因此，混合输出驱动器215在LP3操作模式期间的上拉阻抗由电阻器R的电阻控制。同样，高压数据路径210中的多路复用器150的输出驱动漏极通过另一电阻器R耦合到输出焊盘140的单个下拉晶体管M2的栅极，以使混合输出驱动器215在LP3操作模式期间的下拉阻抗也由电阻器R的电阻控制。低压数据路径205包括NAND门165、缓冲器170、以及多路复用器180和175，其布置如针对低压数据路径105所讨论的。
在混合输出驱动器215中，下拉晶体管M2在LP4X操作模式期间控制下拉阻抗。在LP4X操作模式的上拉期间，LP4X模式信号被断言以接通上拉晶体管M3(其未并行实例化)。因此，LP4X操作模式期间的上拉阻抗由系接到晶体管M3的源极的电阻器R的电阻控制。为了说明清楚，多路复用器150在LP4X操作模式期间所选择的LP3模式关闭信号在图2中被示为二进制一，由于这是LP4X模式启用时LP3模式关闭信号的值。同样，为了说明清楚，多路复用器175在LP3操作模式期间所选择的LP4模式关闭信号在图2中被示为二进制一信号，由于因为这是LP3模式被启用时LP4模式关闭信号的值。
现在，关于图3的流程图对用于混合输出驱动器的混合数据路径的操作方法进行讨论。该方法包括高压数据模式动作300，即，选择高压数据信号以形成用于混合输出驱动器的高压上拉数据信号，以在高压上拉数据信号被放电时使得混合输出驱动器将输出端子充电到高电源电压。动作300的示例是在多路复用器145中选择高压数据信号以接通上拉晶体管P1。该方法包括另一高压数据模式动作305，即，选择高压数据信号以形成用于混合输出驱动器的高压下拉数据信号，以在高压下拉信号被充电到高电源电压时使得混合输出驱动器使输出端子放电。在多路复用器150中选择高压数据信号以接通下拉晶体管M2是动作305的示例。
该方法还包括低压数据模式动作310，即，将高压上拉信号和高压下拉信号两者均充电到高电源电压。多路复用器145和155选择高电源电压节点以关断上拉晶体管P1并且接通下拉晶体管M2是动作310的示例。最后，该方法包括另一低压数据模式动作315，即，选择低压数据信号以在低压下拉信号被充电到小于高电源电压的低电源电压时使输出端子放电。在多路复用器175中选择低压数据信号来导通下拉晶体管M2是动作315的示例。
本文中所公开的混合输出驱动器可以有利地并入任何合适的移动设备或电子系统中。例如，如图4所示，根据本公开，蜂窝电话400、膝上型计算机405和平板PC 410都可以包括混合输出驱动器。诸如音乐播放器、视频播放器、通信设备和个人计算机之类的其他示例性电子系统还可以配置有根据本公开构造的混合数据路径。
应当领会，在没有背离本公开的范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法进行许多修改、替换和变化。有鉴于此，本公开的范围不应限于本文中所示出和描述的特定时间方式的范围，因为它们仅作为其一些示例，而是应与此后所附的权利要求及其功能等同物的范围完全相称。
Claims (23)
1.一种包括用于混合输出驱动器的混合数据路径的装置，包括：
高压数据路径，包括：
第一多路复用器，被配置为通过在高压数据模式期间高压数据信号的选择、以及通过在低压数据模式期间被充电到高电源电压的第一恒定信号的选择，来向所述混合输出驱动器提供高压上拉数据信号；以及
第二多路复用器，被配置为通过在所述高压数据模式期间所述高压数据信号的选择、以及通过在所述低压数据模式期间第一接地信号的选择，来向所述混合输出驱动器提供高压下拉数据信号；以及
低压数据路径，包括：
第三多路复用器，被配置为通过在所述低压数据模式期间低压数据信号的选择、以及通过在所述高压数据模式期间被充电到低电源电压的第二恒定信号的选择，来向所述混合输出驱动器提供低压上拉数据信号，其中所述低电源电压小于所述高电源电压；以及
第四多路复用器，被配置为通过在所述低压数据模式期间对所述低压数据信号的选择、以及通过在所述高压数据模式期间所述第一恒定信号的选择，来向所述混合输出驱动器提供低压下拉数据信号。
2.根据权利要求1所述的装置，其中所述高压数据路径还包括：
电平移位器，用于将低压输入数据信号电平移位为高压数据输入信号。
3.根据权利要求1所述的装置，其中所述高压数据路径还包括：
反相器，用于使高压输入数据信号反相以形成所述高压数据信号。
4.根据权利要求3所述的装置，其中所述反相器包括NAND门，所述NAND门被配置为将所述高压输入数据信号与高压数据模式信号进行NAND运算，所述高压数据模式信号在所述高压数据模式期间被断言，并且在所述低压数据模式期间被解除断言。
5.根据权利要求1所述的装置，其中所述低压数据路径还包括：
反相器，用于使低压输入数据信号反相以形成所述低压数据信号。
6.根据权利要求5所述的装置，其中所述反相器包括NAND门，所述NAND门被配置为将所述低压输入数据信号与低压数据模式信号进行NAND运算，所述低压数据模式信号在所述低压数据模式期间被断言，并且在所述高压数据模式期间被解除断言。
7.根据权利要求1所述的装置，还包括：
第一逻辑门，被配置为使用上拉阻抗调谐信号对来自所述第一多路复用器的输出进行处理，以形成所述高压上拉数据信号。
8.根据权利要求7所述的装置，还包括：
第二逻辑门，被配置为使用下拉阻抗调谐信号对来自所述第二多路复用器的输出进行处理，以形成所述高压下拉数据信号。
9.根据权利要求8所述的装置，其中所述第一逻辑门是OR门。
10.根据权利要求9所述的装置，其中所述上拉阻抗调谐信号是N位宽的数字字，N是复数的正整数。
11.根据权利要求9所述的装置，其中所述第二逻辑门是AND门。
12.根据权利要求11所述的装置，其中所述下拉阻抗调谐信号是N位宽的数字字，N是复数的正整数。
13.根据权利要求4所述的装置，其中所述高压数据路径还包括缓冲器，所述缓冲器被配置为缓存所述高压数据信号。
14.根据权利要求6所述的装置，其中所述低压数据路径还包括缓冲器，所述缓冲器被配置为缓存所述低压数据信号。
15.一种用于去往混合输出驱动器的混合数据路径的操作的方法，包括：
在高压数据模式期间：
选择高压数据信号以形成用于所述混合输出驱动器的高压上拉数据信号，以在所述高压上拉数据信号被放电时，使得所述混合输出驱动器将输出端子充电到高电源电压；
选择所述高压数据信号以形成用于所述混合输出驱动器的高压下拉数据信号，以在所述高压下拉数据信号被充电到所述高电源电压时，使得所述混合输出驱动器将所述输出端子放电；
在低压数据模式期间：
将所述高压上拉数据信号和所述高压下拉数据信号均充电到所述高电源电压；以及
选择低压数据信号以形成低压下拉数据信号，以在所述低压下拉数据信号被充电到小于所述高电源电压的低电源电压时，使所述输出端子放电。
16.根据权利要求15所述的方法，还包括：
在所述低压数据模式期间：
选择所述低压数据信号以形成低压上拉数据信号，以在使所述低压上拉数据信号放电时，使得所述混合输出驱动器为所述输出端子充电。
17.根据权利要求16所述的方法，还包括：
在所述高压数据模式期间：
将低压上拉数据信号和所述低压下拉数据信号都充电到所述低电源电压。
18.根据权利要求15所述的方法，还包括：
在所述高压数据模式期间：
对低压输入数据信号进行电平移位以形成高压输入数据信号；以及
使所述高压输入数据信号反相以形成所述高压数据信号。
19.根据权利要求18所述的方法，还包括：
在所述低压数据模式期间：
使所述低压输入数据信号反相以形成所述低压数据信号。
20.一种包括用于混合输出驱动器的混合数据路径的装置，包括：
输出端子；
第一晶体管，耦合在所述输出端子与输入/输出（IO）电源电压节点之间；
第一多路复用器，被配置为在高压数据模式期间使用高压数据信号驱动所述第一晶体管的栅极；
第二晶体管，具有耦合到接地的源极；
第三晶体管，耦合在所述输出端子与所述第二晶体管的漏极之间；
第二多路复用器，被配置为在所述高压数据模式期间使用所述高压数据信号驱动所述第三晶体管的栅极；以及
第三多路复用器，被配置为在低压数据模式期间使用低压数据信号驱动所述第二晶体管的栅极。
21.根据权利要求20所述的装置，其中所述第一多路复用器还被配置为在所述低压数据模式期间使用被充电到高电源电压的第一恒定信号来驱动所述第一晶体管的所述栅极，并且其中所述第三多路复用器还被配置为在所述高压数据模式期间使用被充电到低电源电压的第二恒定信号来驱动所述第二晶体管的所述栅极，并且其中所述低电源电压小于所述高电源电压。
22. 根据权利要求21所述的装置，其中所述高电源电压是低功率双倍数据速率4X动态随机存取存储器（DRAM）电源电压，并且其中所述低电源电压是低功率双倍数据速率3 DRAM电源电压。
23. 根据权利要求21所述的装置，还包括：
数字核心，用于生成低压输入数据信号；以及
反相器，被配置为使所述低压输入数据信号反相以形成所述低压数据信号。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962794327P | 2019-01-18 | 2019-01-18 | |
| US62/794,327 | 2019-01-18 | ||
| US16/743,872 US10727833B1 (en) | 2019-01-18 | 2020-01-15 | High-voltage and low-voltage data paths of a hybrid output driver |
| US16/743,872 | 2020-01-15 | ||
| PCT/US2020/013931 WO2020150509A1 (en) | 2019-01-18 | 2020-01-16 | High-voltage and low-voltage data paths of a hybrid output driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113302600A CN113302600A (zh) | 2021-08-24 |
| CN113302600B true CN113302600B (zh) | 2024-03-22 |
Family
ID=71608533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202080009773.XA Active CN113302600B (zh) | 2019-01-18 | 2020-01-16 | 混合输出驱动器的高压数据路径和低压数据路径 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US10727833B1 (zh) |
| EP (1) | EP3912046B1 (zh) |
| KR (1) | KR20210110315A (zh) |
| CN (1) | CN113302600B (zh) |
| TW (1) | TWI776118B (zh) |
| WO (1) | WO2020150509A1 (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018967A1 (en) * | 1999-09-10 | 2001-03-15 | Intel Corporation | Output buffer for high and low voltage bus |
| US6801064B1 (en) * | 2002-08-27 | 2004-10-05 | Cypress Semiconductor, Corp | Buffer circuit using low voltage transistors and level shifters |
| CN102726032A (zh) * | 2010-02-11 | 2012-10-10 | 晶像股份有限公司 | 用于串行及并行通信的混合接口 |
| US9762237B1 (en) * | 2016-06-24 | 2017-09-12 | Qualcomm Incorporated | Constant impedance transmitter with variable output voltage limits |
| CN108428461A (zh) * | 2017-02-13 | 2018-08-21 | 爱思开海力士有限公司 | 数据输出缓冲器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484891B2 (en) * | 2011-01-25 | 2016-11-01 | Rambus Inc. | Multi-modal communication interface |
| US20120311009A1 (en) * | 2011-06-01 | 2012-12-06 | Jarrett Ben D | Hybrid adder using dynamic and static circuits |
| US9641026B2 (en) * | 2011-06-08 | 2017-05-02 | Alstom Technology Ltd. | Enhanced communication infrastructure for hierarchical intelligent power distribution grid |
| US9024665B2 (en) * | 2013-03-13 | 2015-05-05 | Intel Corporation | Transmitter with voltage and current mode drivers |
| KR102044478B1 (ko) | 2013-04-22 | 2019-11-13 | 삼성전자주식회사 | 드라이버 및 이를 포함하는 메모리 컨트롤러 |
| US9503091B2 (en) * | 2013-11-20 | 2016-11-22 | Globalfoundries Inc. | Wordline decoder circuits for embedded charge trap multi-time-programmable-read-only-memory |
| US20160188519A1 (en) * | 2014-12-27 | 2016-06-30 | Intel Corporation | Method, apparatus, system for embedded stream lanes in a high-performance interconnect |
| US11404094B2 (en) * | 2018-09-27 | 2022-08-02 | Intel Corporation | Transmitter circuitry with N-type pull-up transistor and low output voltage swing |
-
2020
- 2020-01-15 US US16/743,872 patent/US10727833B1/en active Active
- 2020-01-16 TW TW109101591A patent/TWI776118B/zh active
- 2020-01-16 EP EP20708250.4A patent/EP3912046B1/en active Active
- 2020-01-16 WO PCT/US2020/013931 patent/WO2020150509A1/en unknown
- 2020-01-16 CN CN202080009773.XA patent/CN113302600B/zh active Active
- 2020-01-16 KR KR1020217021653A patent/KR20210110315A/ko active Search and Examination
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018967A1 (en) * | 1999-09-10 | 2001-03-15 | Intel Corporation | Output buffer for high and low voltage bus |
| US6801064B1 (en) * | 2002-08-27 | 2004-10-05 | Cypress Semiconductor, Corp | Buffer circuit using low voltage transistors and level shifters |
| CN102726032A (zh) * | 2010-02-11 | 2012-10-10 | 晶像股份有限公司 | 用于串行及并行通信的混合接口 |
| US9762237B1 (en) * | 2016-06-24 | 2017-09-12 | Qualcomm Incorporated | Constant impedance transmitter with variable output voltage limits |
| CN108428461A (zh) * | 2017-02-13 | 2018-08-21 | 爱思开海力士有限公司 | 数据输出缓冲器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI776118B (zh) | 2022-09-01 |
| CN113302600A (zh) | 2021-08-24 |
| EP3912046C0 (en) | 2024-04-24 |
| EP3912046B1 (en) | 2024-04-24 |
| US10727833B1 (en) | 2020-07-28 |
| US20200235737A1 (en) | 2020-07-23 |
| EP3912046A1 (en) | 2021-11-24 |
| KR20210110315A (ko) | 2021-09-07 |
| TW202046129A (zh) | 2020-12-16 |
| WO2020150509A1 (en) | 2020-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10523204B2 (en) | Transmitter circuit and receiver circuit for operating under low voltage | |
| EP0212584B1 (en) | Output circuit device with stabilized potential | |
| US5945870A (en) | Voltage ramp rate control circuit | |
| US7834662B2 (en) | Level shifter with embedded logic and low minimum voltage | |
| US7751256B2 (en) | Method and apparatus to prevent high voltage supply degradation for high-voltage latches of a non-volatile memory | |
| US8299831B2 (en) | Semiconductor device | |
| JPH11340812A (ja) | 半導体装置 | |
| US20030042932A1 (en) | Combined dynamic logic gate and level shifter and method employing same | |
| US5124585A (en) | Pulsed bootstrapping output buffer and associated method | |
| US7348817B2 (en) | Circuit and method for generating circuit power on reset signal | |
| US5751160A (en) | Output buffer with improved operational speed and transitional current | |
| EP3046239B1 (en) | Current generating circuit, current generating method, charge pumping circuit and charge pumping method | |
| CN113302600B (zh) | 混合输出驱动器的高压数据路径和低压数据路径 | |
| CN113366460B (zh) | 高压信令和低压信令的输出驱动器 | |
| US6008668A (en) | Semiconductor device and input and output circuits thereof | |
| US6023429A (en) | Method and apparatus for generating a signal with a voltage insensitive or controlled delay | |
| KR100430455B1 (ko) | 출력 인터페이스 회로 | |
| US6556048B1 (en) | High speed low skew LVTTL output buffer with invert capability | |
| KR20180134559A (ko) | 등화 동작을 수행하는 송신기 | |
| JP3190285B2 (ja) | 半導体回路 | |
| KR100269294B1 (ko) | 저전력소모로데이터라인을구동하는반도체메모리장치 | |
| KR980011457A (ko) | 반도체 메모리 장치의 등화 및 프리차아지 제어신호 발생회로 | |
| JPH05167432A (ja) | 論理回路 | |
| KR20010063608A (ko) | 반도체 소자의 출력버퍼회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |