KR20120111281A - 반도체 장치의 데이터 출력 회로 - Google Patents

반도체 장치의 데이터 출력 회로 Download PDF

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Abstract

본 발명은 출력 인에이블 신호의 인에이블 구간동안 스큐 보상 코드에 응답하여 클럭을 지연시켜 데이터 동기 클럭으로서 출력하는 클럭 스큐 보상 리피터; 내부 데이터를 상기 데이터 동기 클럭에 동기시키고, 미스 매치 보상 코드에 따라 상기 데이터 동기 클럭에 동기된 상기 내부 데이터의 라이징 엣지 또는 폴링 엣지를 제어하여 출력하는 미스 매치 보상 드라이버부; 및 상기 미스 매치 보상부의 출력에 응답하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함한다.

Description

반도체 장치의 데이터 출력 회로{Data Outputting Circuit of a Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 장치의 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이때, 반도체 장치는 외부에서 클럭을 입력 받아 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다.
다시 설명하면, 반도체 장치는 외부에서 클럭에 동기된 데이터를 입력 받고, 외부에서 이용되는 클럭과 동일한 위상에 저장된 데이터를 동기시켜 외부로 출력하도록 구성된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 정상적인 데이터를 출력할 수 있는 반도체 장치의 데이터 출력 회로를 제공한다.
본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로는 출력 인에이블 신호의 인에이블 구간동안 스큐 보상 코드에 응답하여 클럭을 지연시켜 데이터 동기 클럭으로서 출력하는 클럭 스큐 보상 리피터; 내부 데이터를 상기 데이터 동기 클럭에 동기시키고, 미스 매치 보상 코드에 따라 상기 데이터 동기 클럭에 동기된 상기 내부 데이터의 라이징 엣지 또는 폴링 엣지를 제어하여 출력하는 미스 매치 보상 드라이버부; 및 상기 미스 매치 보상부의 출력에 응답하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로는 출력 인에이블 신호의 인에이블 구간동안 라이징 스큐 보상 코드에 응답하여 라이징 클럭을 지연시켜 라이징 데이터 동기 클럭으로서 출력하고, 폴링 스큐 보상 코드에 응답하여 폴링 클럭을 지연시켜 폴링 데이터 동기 클럭으로서 출력하는 클럭 스큐 보상 리피터 그룹; 라이징 내부 데이터 및 폴링 내부 데이터를 상기 라이징 데이터 동기 클럭 및 상기 폴링 데이터 동기 클럭에 동기시키고, 미스 매칭 보상 코드에 응답하여 풀업 구동력 및 풀다운 구동력을 결정하며, 결정된 상기 풀업 및 풀다운 구동력으로 동기된 데이터들을 구동시켜 풀업 데이터 및 풀다운 데이터로서 출력하는 미스 매치 보상 드라이버 제어부; 및 상기 풀업 데이터 및 풀다운 데이터에 응답하여 반도체 장치 외부로 데이터를 출력하는 데이터 출력 드라이버를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 데이터 출력 회로는 라이징 클럭을 입력 받아 제 1 드라이버에 전달하는 제 1 전송 라인을 구비하며, 라이징 스큐 보상 코드에 응답하여 상기 제 1 전송 라인의 커패시턴스를 증감시키며, 상기 제 1 전송 라인을 통해 전달받은 상기 라이징 클럭을 라이징 데이터 동기 클럭으로서 출력하는 상기 제 1 드라이버를 구비한 제 1 클럭 스큐 보상 리피터, 폴링 클럭을 입력 받아 제 2 드라이버에 전달하는 제 2 전송 라인을 구비하며, 폴링 스큐 보상 코드에 응답하여 상기 제 2 전송 라인의 커패시턴스를 증가시키며, 상기 제 2 전송 라인을 통해 전달받은 상기 폴링 클럭을 폴링 데이터 동기 클럭으로서 출력하는 제 2 드라이버를 포함하는 제 2 클럭 스큐 보상 리피터, 라이징 내부 데이터 및 폴링 내부 데이터를 상기 라이징 데이터 동기 클럭 및 상기 폴링 데이터 동기 클럭에 각각 동기시켜 출력하는 미스 매치 보상 드라이버부 제어부, 및 상기 미스 매치 보상 드라이버부의 출력에 응답하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 데이터 출력 회로는 라이징 클럭 및 폴링 클럭을 입력 받아 라이징 데이터 동기 클럭, 및 폴링 데이터 동기 클럭으로서 각각 출력하는 클럭 스큐 보상 리피터 그룹, 라이징 내부 데이터 및 폴링 내부 데이터 각각을 상기 라이징 데이터 동기 클럭 및 상기 폴링 데이터 동기 클럭에 동기시키고, 동기된 데이터들을 미스 매치 보상 코드에 따른 구동력으로 구동시켜 출력하는 미스 매치 보상 드라이버 제어부, 및 상기 미스 매치 보상 드라이버 제어부의 출력에 응답하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함한다.
본 발명에 따른 반도체 장치의 데이터 출력 회로는 출력 데이터의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로의 구성도,
도 2는 도 1의 클럭 스큐 보상 리피터 그룹의 구성도,
도 3은 도 2의 클럭 스큐 보상 리피터 그룹의 지연 단계별 코드표,
도 4는 도 1의 미스 매치 보상 드라이버 제어부의 구성도,
도 5는 도 4의 미스 매치 보상 드라이버의 듀티 보정 코드표,
도 6은 퓨즈 신호 생성부의 구성도이다.
본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로는 도 1에 도시된 바와 같이, 클럭 생성부(100), 클럭 스큐 보상 리피터 그룹(200), 미스 매치 보상 드라이버 제어부(300), 및 데이터 출력 드라이버(400)를 포함한다.
상기 클럭 생성부(100)는 DLL(delay locked loop) 회로 또는 PLL(phase locked loop) 회로로 구현되며, 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 생성한다,
상기 클럭 스큐 보상 리피터 그룹(200)은 출력 인에이블 신호(OE)의 인에이블 구간동안 라이징 스큐 보상 코드(R_skew<0:2>)에 응답하여 상기 라이징 클럭(RCLK)을 지연시켜 라이징 데이터 동기 클럭(RCLKDO)으로서 출력하고, 폴링 스큐 보상 코드(F_skew<0:2>)에 응답하여 상기 폴링 클럭(FCLK)을 지연시켜 폴링 데이터 동기 클럭(FCLKDO)으로서 출력한다.
상기 미스 매치 보상 드라이버 제어부(300)는 라이징 내부 데이터(RDO)를 상기 라이징 데이터 동기 클럭(RCLKDO)에 동기시키고, 폴링 내부 데이터(FDO)를 상기 폴링 데이터 동기 클럭(FCLKDO)에 동기시키며, 미스 매치 보상 코드(D_mis<0:2>)에 응답하여 풀업 구동력 및 풀다운 구동력을 결정하고, 결정된 상기 풀업 및 풀다운 구동력으로 동기된 데이터들을 구동시켜 풀업 데이터(updo), 및 풀다운 데이터(dndo)로서 출력한다.
상기 데이터 출력 드라이버(400)는 상기 풀업 데이터(updo) 및 상기 풀다운 데이터(dndo)에 응답하여 반도체 장치 외부로 데이터(Dout)를 출력한다.
상기 클럭 스큐 보상 리피터 그룹(200)은 도 2에 도시된 바와 같이, 제 1 클럭 스큐 보상 리피터(210), 및 제 2 클럭 스큐 보상 리피터(220)를 포함한다.
상기 제 1 클럭 스큐 보상 리피터(210)는 상기 출력 인에이블 신호(OE)의 인에이블 구간동안 상기 라이징 스큐 보상 코드(R_skew<0:2>)에 응답하여 상기 라이징 클럭(RCLK)을 지연시켜 상기 라이징 데이터 동기 클럭(RCLKDO)으로서 출력한다.
상기 제 1 클럭 스큐 보상 리피터(210)는 제 1 노드 레벨 제어부(211), 제 1 내지 제 3 로딩 제어부(212, 213, 214), 및 제 1 드라이버(215)를 포함한다.
상기 제 1 노드 레벨 제어부(211)는 상기 출력 인에이블 신호(OE)의 인에이블 구간동안 상기 라이징 클럭(RCLK)에 응답하여 제 1 전송 라인(common_nodeA)의 전압 레벨을 변화시킨다.
상기 제 1 노드 레벨 제어부(211)는 제 1 낸드 게이트(ND11)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 입력단에 상기 라이징 클럭(RCLK) 및 상기 출력 인에이블 신호(OE)를 입력 받고, 출력단에 상기 제 1 전송 라인(common_nodeA)이 연결된다.
상기 제 1 내지 제 3 로딩 제어부(212, 213, 214)는 상기 라이징 스큐 보상 코드(R_skew<0:2>)에 응답하여 상기 제 1 전송 라인(common_nodeA)의 커패시턴스를 증감시킨다. 예를 들어, 상기 제 1 내지 제 3 로딩 제어부(212, 213, 214)는 상기 라이징 코드(R_skew<0:2>)의 코드 값이 증가하면 상기 제 1 전송 라인(common_nodeA)의 커패시턴스 값을 증가시킨다. 즉, 상기 제 1 내지 제 3 로딩 제어부(212, 213, 214) 각각은 상기 라이징 스큐 보상 코드(R_skew<0:2>)에 응답하여 상기 제 1 전송 라인(common_nodeA)에 연결된 커패시터들의 활성화 여부를 결정한다.
상기 제 1 내지 제 3 로딩 제어부(212, 213, 214)는 모두 동일하게 구성된다. 그러므로 상기 제 1 로딩 제어부(212)의 구성만을 설명함으로써, 다른 로딩 제어부들(213, 214)의 구성 설명을 대신한다.
상기 제 1 로딩 제어부(212)는 제 1 커패시터(cap11), 제 2 커패시터(cap12), 및 제 1 인버터(IV11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 라이징 스큐 보상 코드(R_skew<0:2>)중 첫번째 비트(R_skew<0>)를 입력 받는다. 상기 제 1 커패시터(cap11)는 일단에 상기 라이징 스큐 보상 코드(R_skew<0:2>) 중 첫번째 비트(R_skew<0>)를 입력 받고 타단에 상기 제 1 전송 라인(common_nodeA)이 연결된다. 상기 제 2 커패시터(cap12)는 일단에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 타단에 상기 제 1 전송 라인(common_nodeA)이 연결된다. 그러므로, 상기 제 1 로딩 제어부(212)는 상기 라이징 스큐 보상 코드(R_skew<0:2>) 중 첫번째 비트(R_skew<0>)의 레벨이 하이 레벨이면 상기 제 1 및 제 2 커패시터(cap11, cap12)가 활성화되어, 상기 제 1 전송 라인(common_nodeA)의 커패시턴스 즉, 로딩(loading)을 증가시킨다.
상기 제 1 드라이버(215)는 상기 제 1 전송 라인(common_nodeA)의 전압을 드라이빙하여 상기 라이징 데이터 동기 클럭(RCLKDO)으로서 출력한다.
상기 제 1 드라이버(215)는 제 2 인버터(IV12)를 포함한다. 상기 제 2 인버터(IV12)는 입력단에 상기 제 1 전송 라인(common_nodeA)이 연결되고 출력단에서 상기 라이징 데이터 동기 클럭(RCLKDO)을 출력한다.
상기 제 2 클럭 스큐 보상 리피터(220)는 상기 출력 인에이블 신호(OE)의 인에이블 구간동안 상기 폴링 스큐 보상 코드(F_skew<0:2>)에 응답하여 상기 폴링 클럭(FCLK)을 지연시켜 상기 폴링 데이터 동기 클럭(FCLKDO)으로서 출력한다.
상기 제 2 클럭 스큐 보상 리피터(220)는 제 2 노드 레벨 제어부(221), 제 4 내지 제 6 로딩 제어부(222, 223, 224), 및 제 2 드라이버(225)를 포함한다.
상기 제 2 노드 레벨 제어부(221)는 상기 출력 인에이블 신호(OE)의 인에이블 구간동안 상기 폴링 클럭(FCLK)에 응답하여 제 2 전송 라인(common_nodeB)의 전압 레벨을 변화시킨다.
상기 제 2 노드 레벨 제어부(221)는 제 2 낸드 게이트(ND12)를 포함한다. 상기 제 2 낸드 게이트(ND12)는 입력단에 상기 라이징 클럭(FCLK) 및 상기 출력 인에이블 신호(OE)를 입력 받고, 출력단에 상기 제 2 전송 라인(common_nodeB)이 연결된다.
상기 제 4 내지 제 6 로딩 제어부(222, 223, 224)는 상기 폴링 스큐 보상 코드(F_skew<0:2>)에 응답하여 상기 제 2 전송 라인(common_nodeB)의 커패시턴스를 증감시킨다. 예를 들어, 상기 제 4 내지 제 6 로딩 제어부(222, 223, 224)는 상기 폴링 코드(F_skew<0:2>)의 코드 값이 증가하면 상기 제 2 전송 라인(common_nodeB)의 커패시턴스 값을 증가시킨다. 즉, 상기 제 4 내지 제 6 로딩 제어부(222, 223, 224) 각각은 상기 폴링 스큐 보상 코드(F_skew<0:2>)에 응답하여 상기 제 2 전송 라인(common_nodeB)에 연결된 커패시터들의 활성화 여부를 결정한다.
상기 제 4 내지 제 6 로딩 제어부(222, 223, 224)는 모두 동일하게 구성된다. 그러므로 상기 제 4 로딩 제어부(222)의 구성만을 설명함으로써, 다른 로딩 제어부들(223, 224)의 구성 설명을 대신한다.
상기 제 4 로딩 제어부(222)는 제 3 커패시터(cap13), 제 4 커패시터(cap14), 및 제 3 인버터(IV13)를 포함한다. 상기 제 3 인버터(IV13)는 상기 폴링 스큐 보상 코드(F_skew<0:2>)중 첫번째 비트(F_skew<0>)를 입력 받는다. 상기 제 3 커패시터(cap13)는 일단에 상기 폴링 스큐 보상 코드(F_skew<0:2>) 중 첫번째 비트(F_skew<0>)를 입력 받고 타단에 상기 제 2 전송 라인(common_nodeB)이 연결된다. 상기 제 4 커패시터(cap14)는 일단에 상기 제 3 인버터(IV14)의 출력 신호를 입력 받고 타단에 상기 제 2 전송 라인(common_nodeB)이 연결된다. 그러므로, 상기 제 4 로딩 제어부(222)는 상기 폴링 스큐 보상 코드(F_skew<0:2>) 중 첫번째 비트(F_skew<0>)의 레벨이 하이 레벨이면 상기 제 3 및 제 4 커패시터(cap13, cap14)를 활성화시켜, 상기 제 2 전송 라인(common_nodeB)의 커패시턴스 즉, 로딩(loading)을 증가시킨다.
상기 제 2 드라이버(225)는 상기 제 2 전송 라인(common_nodeB)의 전압을 드라이빙하여 상기 폴링 데이터 동기 클럭(FCLKDO)으로서 출력한다.
상기 제 2 드라이버(225)는 제 4 인버터(IV14)를 포함한다. 상기 제 4 인버터(IV14)는 입력단에 상기 제 2 전송 라인(common_nodeB)이 연결되고 출력단에서 상기 폴링 데이터 동기 클럭(FCLKDO)을 출력한다.
도 3은 상기 클럭 스큐 보상 리피터 그룹(200)의 지연 단계별 코드표이다. 상기 라이징 스큐 보상 코드(R_skew<0:2>)와 상기 폴링 스큐 보상 코드(F_skew<0:2>)의 코드 값이 모두(0,0,0)이면 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK) 모두는 지연되지 않는다(Normal 상태).
상기 라이징 스큐 보상 코드(R_skew<0:2>)의 코드 값이 증가하면 상기 라이징 클럭(RCLK)의 지연 단계가 증가한다. 이때, 상기 라이징 클럭(RCLK)의 지연 단계(Delay step)가 증가하면 상기 라이징 클럭(RCLK)은 더 많이 지연된다. 즉, 상기 출력 인에이블 신호(OE)의 인에이블된 구간에서 상기 라이징 스큐 보상 코드(R_skew<0:2>)의 코드 값이 증가하면 상기 제 1 전송 라인(common_nodeA)의 커패시턴스 값이 증가함으로, 상기 라이징 클럭(RCLK)은 더 많이 지연되어 상기 라이징 데이터 동기 클럭(RCLKDO)으로서 출력된다.
상기 폴링 스큐 보상 코드(F_skew<0:2>)의 코드 값이 증가하면 상기 폴링 클럭(FCLK)의 지연 단계가 증가한다. 이때, 상기 폴링 클럭(FCLK)의 지연 단계(Delay step)가 증가하면 상기 폴링 클럭(FCLK)은 더 많이 지연된다. 즉, 상기 출력 인에이블 신호(OE)의 인에이블된 구간에서 상기 폴링 스큐 보상 코드(F_skew<0:2>)의 코드 값이 증가하면 상기 제 2 전송 라인(common_nodeB)의 커패시턴스 값이 증가함으로, 상기 폴링 클럭(FCLK)은 더 많이 지연되어 상기 폴링 데이터 동기 클럭(FCLKDO)으로서 출력된다.
상기 미스 매치 보상 드라이버 제어부(300)는 도 4에 도시된 바와 같이, 인코더(310), 풀업 미스 매치 보상 드라이버(320), 및 풀다운 미스 매치 보상 드라이버(330)를 포함한다.
상기 인코더(310)는 상기 미스 매칭 보상 코드(D_mis<0:2>)를 인코딩하여 제 1 내지 제 4 풀업 데이터 듀티 제어 신호(uhigh<0:1>, ulow<0:1>) 및 제 1 내지 제 4 풀다운 데이터 듀티 제어 신호(dhigh<0:1>, dlow<0:1>)를 생성한다.
상기 풀업 미스 매치 보상 드라이버(320)는 상기 라이징 내부 데이터(RDO)를 상기 라이징 데이터 동기 클럭(RCLKDO)에 동기시키고, 상기 폴링 내부 데이터(FDO)를 상기 폴링 데이터 동기 클럭(FCLKDO)에 동기시켜 예비 풀업 데이터(updo_pre)를 생성한다. 또한 상기 풀업 미스 매치 보상 드라이버(320)는 상기 제 1 내지 제 4 풀업 데이터 듀티 제어 신호(uhigh<0:1>, ulow<0:1>)에 응답하여 제 1 풀업 구동력 및 제 1 풀다운 구동력을 결정하며, 결정된 상기 제 1 풀업 및 풀다운 구동력으로 상기 예비 풀업 데이터(updo_pre)를 구동시켜 상기 풀업 데이터(updo)를 생성한다.
상기 풀업 미스 매치 보상 드라이버(320)는 제 1 동기부(321), 및 풀업 데이터 보상 드라이빙부(322)를 포함한다.
상기 제 1 동기부(321)는 상기 라이징 내부 데이터(RDO)를 상기 라이징 데이터 동기 클럭(RCLKDO)에 동기시키고, 상기 폴링 내부 데이터(FDO)를 상기 폴링 데이터 동기 클럭(FCLKDO)에 동기시켜 상기 예비 풀업 데이터(updo_pre)를 생성한다.
상기 제 1 동기부(321)는 제 1 및 제 2 제어 인버터(IVC11, IVC12)를 포함한다. 상기 제 1 제어 인버터(IVC11)는 제 1 제어단에 반전된 라이징 데이터 동기 클럭(RCLKDOb)을 입력 받으며 제 2 제어단에 상기 라이징 데이터 동기 클럭(RCLKDO)을 입력 받고 입력단에 상기 라이징 내부 데이터(RDO)를 입력 받는다. 상기 제 2 제어 인버터(IVC12)는 제 1 제어단에 반전된 폴링 데이터 동기 클럭(FCLKDOb)을 입력 받고 제 2 제어단에 상기 폴링 데이터 동기 클럭(FCLKDO)을 입력 받으며 입력단에 상기 폴링 내부 데이터(FDO)을 입력 받는다. 이때, 상기 제 1 및 제 2 제어 인버터(IVC11, IVC12)의 각 출력단이 공통 연결된 노드에서 상기 예비 풀업 데이터(updo_pre)가 출력된다.
상기 풀업 데이터 보상 드라이빙부(322)는 제 1 내제 제 4 풀업 데이터 듀티 제어 신호(uhigh<0:1>), ulow<0:1>)에 응답하여 상기 제 1 풀업 및 제 1 풀다운 구동력을 결정하고, 결정된 상기 제 1 풀업 및 제 1 풀다운 구동력으로 상기 예비 풀업 데이터(updo_pre)를 구동시켜 상기 풀업 데이터(updo)로서 출력한다.
상기 풀업 데이터 보상 드라이빙부(322)는 제 1 및 제 2 보상 드라이버(323, 324), 및 제 1 래치부(325)를 포함한다.
상기 제 1 보상 드라이버(323)는 상기 제 1 풀업 데이터 듀티 제어 신호(uhigh<0>)의 레벨이 로우 레벨이고 상기 예비 풀업 데이터(updo_pre)가 로우 레벨이면 제 1 출력 노드(out_nodeA)를 풀업시키며, 상기 제 3 풀업 데이터 듀티 제어 신호(ulow<0>)가 하이 레벨이고 상기 예비 풀업 데이터(updo_pre)가 하이 레벨이면 상기 제 1 출력 노드(out_nodeA)를 풀다운시킨다.
상기 제 1 보상 드라이버(323)는 제 3 제어 인버터(IVC13)를 포함한다. 상기 제 3 제어 인버터(IVC13)는 제 1 제어단에 상기 제 1 풀업 데이터 듀티 제어 신호(uhigh<0>)를 입력 받고 제 2 제어단에 상기 제 3 풀업 데이터 듀티 제어 신호(ulow<0>)를 입력 받으며 입력단에 상기 예비 풀업 데이터(updo_pre)를 입력 받고, 출력단에 상기 제 1 출력 노드(out_nodeA)가 연결된다.
상기 제 2 보상 드라이버(324)는 상기 제 2 풀업 데이터 듀티 제어 신호(uhigh<1>)의 레벨이 로우 레벨이고 상기 예비 풀업 데이터(updo_pre)가 로우 레벨이면 상기 제 1 출력 노드(out_nodeA)를 풀업시키며, 상기 제 4 풀업 데이터 듀티 제어 신호(ulow<1>)가 하이 레벨이고 상기 예비 풀업 데이터(updo_pre)가 하이 레벨이면 상기 제 1 출력 노드(out_nodeA)를 풀다운시킨다.
상기 제 2 보상 드라이버(324)는 제 4 제어 인버터(IVC14)를 포함한다. 상기 제 4 제어 인버터(IVC14)는 제 1 제어단에 상기 제 2 풀업 데이터 듀티 제어 신호(uhigh<1>)를 입력 받고 제 2 제어단에 상기 제 4 풀업 데이터 듀티 제어 신호(ulow<1>)를 입력 받으며 입력단에 상기 예비 풀업 데이터(updo_pre)를 입력 받고, 출력단에 상기 제 1 출력 노드(out_nodeA)가 연결된다.
상기 제 1 래치부(325)는 상기 예비 풀업 데이터(updo_pre)를 래치하여 상기 제 1 출력 노드(out_nodeA)에 전달한다.
상기 제 1 래치부(325)는 제 5 및 제 6 인버터(IV15, IV16)를 포함한다. 상기 제 5 인버터(IV15)는 입력단에 상기 예비 풀업 데이터(updo_pre)를 입력 받고 출력단에 상기 제 1 출력 노드(out_nodeA)가 연결된다. 상기 제 6 인버터(IV16)는 입력단에 상기 제 5 인버터(IV15)의 출력단이 연결되고 출력단에 상기 제 5 인버터(IV15)의 입력단이 연결된다. 이때, 상기 제 1 출력 노드(out_nodeA)에서 상기 풀업 데이터(updo)가 출력되며, 상기 제 1 및 제 2 보상 드라이버(323, 324)의 각 풀업 및 풀다운 구동력을 서로 다를 수 있고, 상기 제 1 및 제 2 보상 드라이버(323, 324)의 각 풀업 및 풀다운 구동력의 합이 상기 제 1 풀업 및 제 1 풀다운 구동력이 된다. 그러므로, 상기 제 1 및 제 2 보상 드라이버(323, 324)의 풀업 구동력이 증가하면 상기 풀업 데이터(updo)의 라이징 엣지(rising edge) 기울기가 증가하여 상기 풀업 데이터(updo)의 하이 펄스 폭의 크기가 증가하고, 상기 제 1 및 제 2 보상 드라이버(323, 324)의 풀다운 구동력이 증가하면 상기 풀업 데이터(updo)의 폴링 엣지(falling edge) 기울기가 증가하여 상기 풀업 데이터(updo)의 로우 펄스 폭 크기가 증가한다.
상기 풀업 미스 매치 보상 드라이버(320)는 제 1 초기화부(326)를 더 포함할 수 있으며, 상기 제 1 초기화부(326)는 상기 출력 인에이블 신호(OE)가 디스에이블되면 상기 예비 풀업 데이터(updo_pre)를 특정 레벨 즉, 하이 레벨로 고정시킨다.
상기 제 1 초기화부(326)는 제 1 트랜지스터(P11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 출력 인에이블 신호(OE)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 예비 풀업 데이터(updo_pre)를 전달하는 노드가 연결된다.
상기 풀다운 미스 매치 보상 드라이버(330)는 상기 라이징 내부 데이터(RDO)를 상기 라이징 데이터 동기 클럭(RCLKDO)에 동기시키고, 상기 폴링 내부 데이터(FDO)를 상기 폴링 데이터 동기 클럭(FCLKDO)에 동기시켜 예비 풀다운 데이터(dndo_pre)를 생성한다. 또한 상기 풀다운 미스 매치 보상 드라이버(330)는 상기 제 1 내지 제 4 풀다운 데이터 듀티 제어 신호(dhigh<0:1>, dlow<0:1>)에 응답하여 제 2 풀업 구동력 및 제 2 풀다운 구동력을 결정하며, 결정된 상기 제 2 풀업 및 풀다운 구동력으로 상기 예비 풀다운 데이터(dndo_pre)를 구동시켜 상기 풀다운 데이터(dndo)를 생성한다.
상기 풀다운 미스 매치 보상 드라이버(330)는 제 2 동기부(331), 및 풀다운 데이터 보상 드라이빙부(332)를 포함한다.
상기 제 2 동기부(331)는 상기 라이징 내부 데이터(RDO)를 상기 라이징 데이터 동기 클럭(RCLKDO)에 동기시키고, 상기 폴링 내부 데이터(FDO)를 상기 폴링 데이터 동기 클럭(FCLKDO)에 동기시켜 상기 예비 풀다운 데이터(dndo_pre)를 생성한다.
상기 제 2 동기부(331)는 제 5 및 제 6 제어 인버터(IVC15, IVC16)를 포함한다. 상기 제 5 제어 인버터(IVC15)는 제 1 제어단에 상기 반전된 라이징 데이터 동기 클럭(RCLKDOb)을 입력 받으며 제 2 제어단에 상기 라이징 데이터 동기 클럭(RCLKDO)을 입력 받고 입력단에 상기 라이징 내부 데이터(RDO)를 입력 받는다. 상기 제 6 제어 인버터(IVC16)는 제 1 제어단에 상기 반전된 폴링 데이터 동기 클럭(FCLKDOb)을 입력 받고 제 2 제어단에 상기 폴링 데이터 동기 클럭(FCLKDO)을 입력 받으며 입력단에 상기 폴링 내부 데이터(FDO)을 입력 받는다. 이때, 상기 제 5 및 제 6 제어 인버터(IVC15, IVC16)의 각 출력단이 공통 연결된 노드에서 상기 예비 풀다운 데이터(dndo_pre)가 출력된다.
상기 풀다운 데이터 보상 드라이빙부(332)는 제 1 내제 제 4 풀다운 데이터 듀티 제어 신호(dhigh<0:1>), dlow<0:1>)에 응답하여 상기 제 2 풀업 및 제 2 풀다운 구동력을 결정하고, 결정된 상기 제 2 풀업 및 제 2 풀다운 구동력으로 상기 예비 풀다운 데이터(dndo_pre)를 구동시켜 상기 풀다운 데이터(dndo)로서 출력한다.
상기 풀다운 데이터 보상 드라이빙부(332)는 제 3 및 제 4 보상 드라이버(333, 334), 및 제 2 래치부(335)를 포함한다.
상기 제 3 보상 드라이버(333)는 상기 제 1 풀다운 데이터 듀티 제어 신호(dhigh<0>)의 레벨이 로우 레벨이고 상기 예비 풀다운 데이터(dndo_pre)가 로우 레벨이면 제 2 출력 노드(out_nodeB)를 풀업시키며, 상기 제 3 풀다운 데이터 듀티 제어 신호(dlow<0>)가 하이 레벨이고 상기 예비 풀다운 데이터(dndo_pre)가 하이 레벨이면 상기 제 2 출력 노드(out_nodeB)를 풀다운시킨다.
상기 제 3 보상 드라이버(333)는 제 7 제어 인버터(IVC17)를 포함한다. 상기 제 7 제어 인버터(IVC17)는 제 1 제어단에 상기 제 1 풀다운 데이터 듀티 제어 신호(dhigh<0>)를 입력 받고 제 2 제어단에 상기 제 3 풀다운 데이터 듀티 제어 신호(dlow<0>)를 입력 받으며 입력단에 상기 예비 풀다운 데이터(dndo_pre)를 입력 받고, 출력단에 상기 제 2 출력 노드(out_nodeB)가 연결된다.
상기 제 4 보상 드라이버(334)는 상기 제 2 풀다운 데이터 듀티 제어 신호(dhigh<1>)의 레벨이 로우 레벨이고 상기 예비 풀다운 데이터(dndo_pre)가 로우 레벨이면 상기 제 2 출력 노드(out_nodeB)를 풀업시키며, 상기 제 4 풀다운 데이터 듀티 제어 신호(dlow<1>)가 하이 레벨이고 상기 예비 풀다운 데이터(dndo_pre)가 하이 레벨이면 상기 제 2 출력 노드(out_nodeB)를 풀다운시킨다.
상기 제 4 보상 드라이버(334)는 제 8 제어 인버터(IVC18)를 포함한다. 상기 제 8 제어 인버터(IVC18)는 제 1 제어단에 상기 제 2 풀다운 데이터 듀티 제어 신호(dhigh<1>)를 입력 받고 제 2 제어단에 상기 제 4 풀다운 데이터 듀티 제어 신호(dlow<1>)를 입력 받으며 입력단에 상기 예비 풀다운 데이터(dndo_pre)를 입력 받고, 출력단에 상기 제 2 출력 노드(out_nodeB)가 연결된다.
상기 제 2 래치부(335)는 상기 예비 풀다운 데이터(dndo_pre)를 래치하여 상기 제 2 출력 노드(out_nodeB)에 전달한다.
상기 제 2 래치부(335)는 제 7 및 제 8 인버터(IV17, IV18)를 포함한다. 상기 제 7 인버터(IV17)는 입력단에 상기 예비 풀다운 데이터(dndo_pre)를 입력 받고 출력단에 상기 제 2 출력 노드(out_nodeB)가 연결된다. 상기 제 8 인버터(IV18)는 입력단에 상기 제 7 인버터(IV17)의 출력단이 연결되고 출력단에 상기 제 7 인버터(IV17)의 입력단이 연결된다. 이때, 상기 제 2 출력 노드(out_nodeB)에서 상기 풀다운 데이터(dndo)가 출력되며, 상기 제 3 및 제 4 보상 드라이버(333, 334)의 각 풀업 및 풀다운 구동력을 서로 다를 수 있고, 상기 제 3 및 제 4 보상 드라이버(333, 334)의 각 풀업 및 풀다운 구동력의 합이 상기 제 2 풀업 및 제 2 풀다운 구동력이 된다. 그러므로, 상기 제 3 및 제 4 보상 드라이버(333, 334)의 풀업 구동력이 증가하면 상기 풀다운 데이터(dndo)의 라이징 엣지(rising edge) 기울기가 증가하여 상기 풀다운 데이터(dndo)의 하이 펄스 폭의 크기가 증가하고, 상기 제 3 및 제 4 보상 드라이버(333, 334)의 풀다운 구동력이 증가하면 상기 풀다운 데이터(dndo)의 폴링 엣지(falling edge) 기울기가 증가하여 상기 풀다운 데이터(dndo)의 로우 펄스 폭 크기가 증가한다.
상기 풀다운 미스 매치 보상 드라이버(330)는 제 2 초기화부(336)를 더 포함할 수 있으며, 상기 제 2 초기화부(336)는 상기 출력 인에이블 신호(OE)가 디스에이블되면 상기 예비 풀다운 데이터(dndo_pre)를 특정 레벨 즉, 로우 레벨로 고정시킨다.
상기 제 2 초기화부(336)는 제 2 트랜지스터(N11)를 포함한다. 상기 제 2 트랜지스터(N11)는 게이트에 반전된 출력 인에이블 신호(OEb)를 입력 받고 드레인에 상기 예비 풀다운 데이터(dndo_pre)를 전달하는 노드가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 제 1 내지 제 8 제어 인버터(IVC11 ~ IVC18)는 모두 동일하게 구성됨으로, 상기 제 2 제어 인버터(IVC12)의 구성을 설명함으로써 다른 제어 인버터(IVC11, IVC13 ~ IVC18)의 구성 설명을 대신한다.
상기 제 2 제어 인버터(IVC12)는 제 3 내지 6 트랜지스터(P12, P13, N12, N13)를 포함한다. 상기 제 3 트랜지스터(P12)는 게이트에 반전된 폴링 데이터 동기 클럭(FCLKDOb)이 입력되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 4 트랜지스터(P13)는 게이트에 상기 폴링 내부 데이터(FDO)를 입력 받고 소오스에 상기 제 3 트랜지스터(P12)의 드레인이 연결된다. 상기 제 5 트랜지스터(N12)는 게이트에 상기 폴링 내부 데이터(FDO)를 입력 받고 드레인에 상기 제 4 트랜지스터(P13)의 드레인이 연결된다. 상기 제 6 트랜지스터(N13)는 게이트에 상기 폴링 데이터 동기 클럭(FCLKDO)을 입력 받고 드레인에 상기 제 5 트랜지스터(N12)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 4 및 제 5 트랜지스터(P13, N12)가 연결된 노드에서 상기 예비 풀업 데이터(updo_pre)가 출력된다.
도 5는 도 4에 도시된 인코더(310)가 상기 미스 매치 보상 코드(D_mis<0:2>)를 인코딩한 결과 즉, 상기 미스 매치 보상 코드(D_mis<0:2>)에 따른 상기 제 1 내지 제 4 풀업 데이터 듀티 제어 신호(uhigh<0:1>, ulow<0:1>) 및 상기 제 1 내지 제 4 풀다운 데이터 듀티 제어 신호(dhigh<0:1>, dlow<0:1>)를 개시하고 있다. 또한, 도 5는 상기 미스 매치 보상 코드(D_mis<0:2>)에 따른 상기 제 1 내지 제 4 풀업 데이터 듀티 제어 신호(uhigh<0:1>, ulow<0:1>) 및 상기 제 1 내지 제 4 풀다운 데이터 듀티 제어 신호(dhigh<0:1>, dlow<0:1>)에 의해 미스 매치 보상 드라이버 제어부(300)가 상기 풀업 데이터(updo) 및 상기 풀다운 데이터(dndo) 각각의 하이 펄스 폭 제어 단계(Duty High step) 및 로우 펄스 폭 제어 단계(Duty low step)를 개시하고 있다. 좀 더 상세히 설명하면, 상기 하이 펄스 폭 제어 단계(Duty High step)이 증가할수록 상기 풀업 데이터(updo) 및 상기 풀다운 데이터(dndo)의 하이 펄스 폭의 크기가 증가하도록 구성할 수 있다. 또한 상기 로우 펄스 폭 제어 단계(Duty Low step)이 증가할수록 상기 풀업 데이터(updo), 및 상기 풀다운 데이터(dndo)의 로우 펄스 폭의 크기가 증가하도록 구성할 수 있다. 이때, Normal은 상기 예비 풀업 데이터(updo_pre) 및 상기 예비 풀다운 데이터(dndo_pre)의 하이 또는 로우 펄스폭의 크기가 상기 풀업 데이터(updo) 및 상기 풀다운 데이터(dndo)의 하이 또는 로우 펄스 폭의 크기와 동일하다는 것을 나타낸다.
본 발명에서 이용되는 상기 라이징 스큐 보상 코드(R_skwe<0:2>), 상기 폴링 스큐 보상 코드(F_skew<0:2>), 및 상기 미스 매칭 보상 코드(D_mis<0:2>)의 각 비트 신호들 각각은 도 6에 도시된 퓨즈 신호 생성부(500)으로부터 생성되는 신호들이다.
상기 퓨즈 신호 생성부(500)는 테스트 신호(test)에 응답하여 퓨즈 신호(fuse_signal)의 레벨을 결정할 수 있다. 또한 상기 퓨즈 신호 생성부(500)는 상기 테스트 신호(test)가 로우 레벨로 디스에이블된 상태에서는 퓨즈(fuse)의 커팅 여부에 따라 상기 퓨즈 신호(fuse_signal)의 레벨을 결정할 수 있다.
상기 퓨즈 신호 생성부(500)는 제 7 및 제 8 트랜지스터(P14, N14), 상기 퓨즈(fuse), 제 9 내지 제 11 인버터(IV19, IV20, IV21), 및 노어 게이트(NOR11)를 포함한다. 상기 제 7 트랜지스터(P14)는 게이트에 리셋 신호(reset)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 퓨즈(fuse)는 일단에 상기 제 7 트랜지스터(P14)의 드레인이 연결된다. 상기 제 8 트랜지스터(N14)는 게이트에 상기 리셋 신호(reset)를 입력 받고 드레인에 상기 퓨즈(fuse)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 9 인버터(IV19)는 입력단에 상기 퓨즈(fuse)의 타단과 상기 제 8 트랜지스터(N14)를 연결하는 노드가 연결된다. 상기 제 10 인버터(IV20)는 입력단에 상기 제 9 인버터(IV19)의 출력단이 연결되고, 출력단에 상기 제 9 인버터(IV19)의 입력단이 연결된다. 상기 노어 게이트(NOR11)는 상기 제 9 인버터(IV19)의 출력 신호와 상기 테스트 신호(test)가 입력된다. 상기 제 11 인버터(IV21)는 상기 노어 게이트(NOR11)의 출력 신호를 입력 받아 상기 퓨즈 신호(fuse_signal)를 출력한다.
이와 같이 구성된 본 발명의 동작을 도 1 내지 도 5를 참조하여 설명하면 다음과 같다.
클럭 생성부(100)는 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 생성한다.
클럭 스큐 보상 리피터 그룹(200)은 라이징 스큐 보상 코드(R_skew<0:2>)에 응답하여 상기 라이징 클럭(RCLK)을 지연시킬 지연량을 결정하고, 출력 인에이블 신호(OE)의 인에이블 구간동안 결정된 지연량으로 상기 라이징 클럭(RCLK)을 지연시켜 라이징 데이터 동기 클럭(RCLKDO)으로서 출력한다. 또한 상기 클럭 스큐 보상 리피터 그룹(200)은 폴링 스큐 보상 코드(F_skew<0:2>)에 응답하여 상기 폴링 클럭(FCLK)을 지연시킬 지연량을 결정하고, 상기 출력 인에이블 신호(OE)의 인에이블 구간동안 결정된 지연량으로 상기 폴링 클럭(FCLK)을 지연시켜 폴링 데이터 동기 클럭(FCLKDO)으로서 출력한다. 상기 클럭 스큐 보상 리피터 그룹(200))은 상기 라이징 데이터 동기 클럭(RCLKDO)과 상기 폴링 데이터 동기 클럭(FCLKDO)의 스큐(skew)를 최소화하기 위한 것으로, 도 3에 도시한 바와 같이 상기 라이징 스큐 보상 코드(R_skew<0:2>)에 따라 상기 라이징 클럭(RCLK)의 지연량(RCLK Delay step)을 증감시킬 수 있고. 상기 폴링 스큐 보상 코드(F_skew<0:2>)에 따라 상기 폴링 클럭(FCLK)의 지연량(FCLK Delay step)을 결정할 수 있다.
미스 매칭 보상 드라이버 제어부(300)는 상기 출력 인에이블 신호(OE)의 인에이블 구간동안 라이징 내부 데이터(RDO)를 상기 라이징 데이터 동기 클럭(RCLKDO)에 동기시켜 풀업 데이터(updo)로서 출력한다. 이때, 상기 풀업 데이터(updo)의 하이 펄스 폭 또는 로우 펄스 폭의 크기는 미스 매칭 보상 코드(D_mis<0:2>)에 응답하여 결정된다. 또한 상기 미스 매칭 보상 드라이버 제어부(300)는 상기 출력 인에이블 신호(OE)의 인에이블 구간동안 폴링 내부 데이터(FDO)를 상기 폴링 데이터 동기 클럭(FCLKDPO)에 동기시켜 풀다운 데이터(dndo)로서 출력한다. 이때, 상기 풀다운 데이터(dndo)의 하이 펄스 폭 또는 로우 펄스 폭의 크기는 상기 미스 매칭 보상 코드(D_mis<0:2>)에 응답하여 결정된다.
상기 미스 매칭 보상 드라이버 제어부(300)는 상기 풀업 데이터(updo)의 듀티(duty)를 제어하기 위하여, 상기 미스 매칭 보상 코드(D_mis<0:2>)에 응답하여 상기 풀업 데이터(updo)의 하이 펄스 폭 또는 로우 펄스 폭의 크기를 제어하도록 구성된다. 상세히 설명하면, 상기 미스 매칭 보상 드라이버 제어부(300)는 상기 풀업 데이터(updo)의 하이 펄스 폭 또는 로우 펄스 폭의 크기를 제어하기 위하여 상기 풀업 데이터(updo)의 풀업 구동력 및 풀다운 구동력을 상기 미스 매칭 보상 코드(D_mis<0:2>)에 따라 결정하도록 구성된다. 또한, 상기 미스 매칭 보상 드라이버 제어부(300)는 상기 풀다운 데이터(dndo)의 듀티(duty)를 제어하기 위하여, 상기 미스 매칭 보상 코드(D_mis<0:2>)에 응답하여 상기 풀다운 데이터(dndo)의 하이 펄스 폭 또는 로우 펄스 폭의 크기를 제어하도록 구성된다. 상세히 설명하면, 상기 미스 매칭 보상 드라이버 제어부(300)는 상기 풀다운 데이터(dndo)의 하이 펄스 폭 또는 로우 펄스 폭의 크기를 제어하기 위하여 상기 풀다운 데이터(dndo)의 풀업 구동력 및 풀다운 구동력을 상기 미스 매칭 보상 코드(D_mis<0:2>)에 따라 결정하도록 구성된다.
데이터 출력 드라이버(400)는 상기 풀업 데이터(updo) 및 상기 풀다운 데이터(dndo)에 응답하여 반도체 장치 외부로 출력 데이터(Dout)를 출력한다.
그러므로, 본 발명은 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK) 간의 스큐(skew)가 발생하더라도 상기 클럭 스큐 보상 리피터 그룹(200)에서 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK) 간의 스큐(skew)를 보상할 수 있다. 또한 상기 미스 매치 보상 드라이버 제어부(300)는 상기 풀업 데이터(updo)와 상기 풀다운 데이터(dndo)의 듀티를 제어하여 상기 풀업 데이터(updo), 및 상기 풀다운 데이터(dndo)간의 미스 매치를 보상할 수 있다. 따라서 본 발명은 반도체 장치 외부로 출력되는 데이터(Dout)를 가장 이상적인 형태의 데이터로서 출력할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 스큐 보상 코드에 응답하여 클럭의 지연량을 조절하여 데이터 동기 클럭으로서 출력하는 클럭 스큐 보상 리피터;
    내부 데이터를 상기 데이터 동기 클럭에 동기시키고, 미스 매치 보상 코드에 따라 상기 데이터 동기 클럭에 동기된 상기 내부 데이터의 천이 시점을 제어하여 출력하는 미스 매치 보상 드라이버부; 및
    상기 미스 매치 보상부의 출력에 응답하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함하는 반도체 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 스큐 보상 코드 및 상기 미스 매치 보상 코드는 테스트 신호 또는 퓨즈의 커팅 여부에 따라 각각의 코드 값이 생성되는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  3. 제 1 항에 있어서,
    상기 클럭 스큐 보상 리피터는
    상기 스큐 보상 코드에 응답하여 상기 전송 라인의 로딩(loading)을 조절하는 복수개의 로딩 제어부, 및
    상기 전송 라인에서 전송되는 신호를 드라이빙하여 상기 데이터 동기 클럭으로서 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 복수개의 로딩 제어부 각각은
    상기 스큐 보상 코드에 응답하여 상기 전송 라인에 연결된 커패시터들의 활성화 여부를 제어하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  5. 제 1 항에 있어서,
    상기 미스 매치 보상 드라이버 제어부는
    상기 내부 데이터를 상기 데이터 동기 클럭에 동기시켜 출력하는 동기부, 및
    상기 미스 매치 보상 코드에 따른 구동력으로 상기 동기부의 출력을 구동하는 보상 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 보상 드라이버는
    상기 미스 매치 보상 코드에 응답하여 풀업 구동력 및 풀다운 구동력이 결정되고, 결정된 상기 풀업 구동력 및 상기 풀다운 구동력으로 상기 동기부의 출력을 드라이빙하여 출력하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  7. 라이징 스큐 보상 코드에 응답하여 라이징 클럭을 지연시켜 라이징 데이터 동기 클럭으로서 출력하고, 폴링 스큐 보상 코드에 응답하여 폴링 클럭을 지연시켜 폴링 데이터 동기 클럭으로서 출력하는 클럭 스큐 보상 리피터 그룹;
    라이징 내부 데이터 및 폴링 내부 데이터를 상기 라이징 데이터 동기 클럭 및 상기 폴링 데이터 동기 클럭에 동기시키고, 미스 매칭 보상 코드에 응답하여 풀업 구동력 및 풀다운 구동력을 결정하며, 결정된 상기 풀업 및 풀다운 구동력으로 동기된 데이터들을 구동시켜 풀업 데이터 및 풀다운 데이터로서 출력하는 미스 매치 보상 드라이버 제어부; 및
    상기 풀업 데이터 및 풀다운 데이터에 응답하여 데이터를 출력하는 데이터 출력 드라이버를 포함하는 것을 특징으로 하는 반도체 메모미 장치의 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 클럭 스큐 보상 리피터 그룹은
    출력 인에이블 신호의 인에이블 구간동안 상기 라이징 스큐 보상 코드에 응답하여 상기 라이징 클럭을 지연시켜 상기 라이징 데이터 동기 클럭으로서 출력하는 제 1 클럭 스큐 보상 리피터, 및
    상기 출력 인에이블 신호의 인에이블 구간동안 상기 폴링 스큐 보상 코드에 응답하여 상기 폴링 클럭을 지연시켜 상기 폴링 데이터 동기 클럭으로서 출력하는 제 2 클럭 스큐 보상 리피터를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 제 1 클럭 스큐 보상 리피터는
    상기 출력 인에이블 신호의 인에이블 구간동안 상기 라이징 클럭에 응답하여 전송 라인의 전압 레벨을 변화시키는 노드 레벨 제어부,
    상기 라이징 스큐 보상 코드에 응답하여 상기 전송 라인의 커패시턴스를 증감시키는 복수개의 로딩 제어부, 및
    상기 전송 라인의 전압을 드라이빙하여 상기 라이징 데이터 동기 클럭으로서 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  10. 제 9 항에 있어서,
    상기 복수개의 로딩 제어부는
    상기 라이징 보상 코드의 코드 값이 증가하면 상기 전송 라인의 커패시턴스 값을 증가시키는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 제 2 클럭 스큐 보상 리피터는
    상기 출력 인에이블 신호의 인에이블 구간동안 상기 폴링 클럭에 응답하여 전송 라인의 전압 레벨을 변화시키는 노드 레벨 제어부,
    상기 폴링 스큐 보상 코드에 응답하여 상기 전송 라인의 커패시턴스를 증감시키는 복수개의 로딩 제어부, 및
    상기 전송 라인의 전압을 드라이빙하여 상기 폴링 데이터 동기 클럭으로서 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  12. 제 11 항에 있어서,
    상기 복수개의 로딩 제어부는
    상기 폴링 스큐 보상 코드의 코드 값이 증가하면 상기 전송 라인의 커패시턴스 값을 증가시키는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  13. 제 7 항에 있어서,
    상기 미스 매치 보상 드라이버 제어부는
    상기 미스 매칭 보상 코드를 인코딩하여 풀업 데이터 듀티 제어 신호, 및 풀다운 데이터 듀티 제어 신호를 생성하는 인코더,
    상기 라이징 내부 데이터를 상기 라이징 데이터 동기 클럭에 동기시키고, 상기 폴링 내부 데이터를 상기 폴링 데이터 동기 클럭에 동기시켜 예비 풀업 데이터를 생성하고, 상기 풀업 데이터 듀티 제어 신호에 응답하여 제 1 풀업 구동력 및 제 1 풀다운 구동력을 결정하고, 결정된 상기 제 1 풀업 및 풀다운 구동력으로 상기 예비 풀업 데이터를 구동시켜 상기 풀업 데이터를 생성하는 풀업 미스 매치 보상 드라이버, 및
    상기 라이징 내부 데이터를 상기 라이징 데이터 동기 클럭에 동기시키고, 상기 폴링 내부 데이터를 상기 폴링 데이터 동기 클럭에 동기시켜 예비 풀다운 데이터를 생성하고, 상기 풀다운 데이터 듀티 제어 신호에 응답하여 제 2 풀업 구동력 및 제 2 풀다운 구동력을 결정하고, 결정된 상기 제 2 풀업 및 제 2 풀다운 구동력으로 상기 예비 풀다운 데이터를 구동시켜 상기 풀다운 데이터를 생성하는 풀다운 미스 매치 보상 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 풀업 미스 매치 보상 드라이버는
    상기 라이징 내부 데이터를 상기 라이징 데이터 동기 클럭에 동기시키고, 상기 폴링 내부 데이터를 상기 폴링 데이터 동기 클럭에 동기시켜 상기 예비 풀업 데이터를 생성하는 동기부,
    상기 풀업 데이터 듀티 제어 신호에 응답하여 상기 제 1 풀업 및 제 1 풀다운 구동력을 결정하고, 결정된 상기 제 1 풀업 및 제 1 풀다운 구동력으로 상기 예비 풀업 데이터를 구동시켜 상기 풀업 데이터로서 출력하는 복수개의 보상 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  15. 제 14 항에 있어서,
    상기 풀업 미스 매치 보상 드라이버는
    상기 출력 인에이블 신호에 응답하여 상기 예비 풀업 데이터를 특정 레벨로 고정시키는 초기화부를 더 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  16. 제 13 항에 있어서,
    상기 풀다운 미스 매치 보상 드라이버는
    상기 라이징 내부 데이터를 상기 라이징 데이터 동기 클럭에 동기시키고, 상기 폴링 내부 데이터를 상기 폴링 데이터 동기 클럭에 동기시켜 상기 예비 풀다운 데이터를 생성하는 동기부,
    상기 풀다운 데이터 듀티 제어 신호에 응답하여 상기 제 2 풀업 및 제 2 풀다운 구동력을 결정하고, 결정된 상기 제 2 풀업 및 제 2 풀다운 구동력으로 상기 예비 풀다운 데이터를 구동시켜 상기 풀다운 데이터로서 출력하는 복수개의 보상 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  17. 제 16 항에 있어서
    상기 풀다운 미스 매치 보상 드라이버는
    상기 출력 인에이블 신호에 응답하여 상기 예비 풀다운 데이터를 특정 레벨로 고정시키는 초기화부를 더 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  18. 라이징 클럭을 입력 받아 제 1 드라이버에 전달하는 제 1 전송 라인을 구비하며, 라이징 스큐 보상 코드에 응답하여 상기 제 1 전송 라인의 커패시턴스를 증감시키며, 상기 제 1 전송 라인을 통해 전달받은 상기 라이징 클럭을 라이징 데이터 동기 클럭으로서 출력하는 상기 제 1 드라이버를 구비한 제 1 클럭 스큐 보상 리피터;
    폴링 클럭을 입력 받아 제 2 드라이버에 전달하는 제 2 전송 라인을 구비하며, 폴링 스큐 보상 코드에 응답하여 상기 제 2 전송 라인의 커패시턴스를 증가시키며, 상기 제 2 전송 라인을 통해 전달받은 상기 폴링 클럭을 폴링 데이터 동기 클럭으로서 출력하는 제 2 드라이버를 포함하는 제 2 클럭 스큐 보상 리피터;
    라이징 내부 데이터 및 폴링 내부 데이터를 상기 라이징 데이터 동기 클럭 및 상기 폴링 데이터 동기 클럭에 각각 동기시켜 출력하는 미스 매치 보상 드라이버부 제어부; 및
    상기 미스 매치 보상 드라이버부의 출력에 응답하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  19. 제 18 항에 있어서,
    상기 라이징 클럭 스큐 보상 리피터 및 상기 폴링 클럭 스큐 보상 리피터 각각은 상기 라이징 스큐 보상 코드 및 상기 폴링 스큐 보상 코드에 응답하여 상기 제 1 전송 라인 및 상기 제 2 전송 라인에 연결된 복수개의 커패시터들의 활성화 여부를 제어하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  20. 라이징 클럭 및 폴링 클럭을 입력 받아 라이징 데이터 동기 클럭, 및 폴링 데이터 동기 클럭으로서 각각 출력하는 클럭 스큐 보상 리피터 그룹;
    라이징 내부 데이터 및 폴링 내부 데이터 각각을 상기 라이징 데이터 동기 클럭 및 상기 폴링 데이터 동기 클럭에 동기시키고, 동기된 데이터들을 미스 매치 보상 코드에 따른 구동력으로 구동시켜 출력하는 미스 매치 보상 드라이버 제어부; 및
    상기 미스 매치 보상 드라이버 제어부의 출력에 응답하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  21. 제 20 항에 있어서,
    상기 미스 매치 보상 드라이버는
    상기 미스 매치 보상 코드를 인코딩하여 풀업 데이터 듀티 제어 신호 및 풀다운 데이터 듀티 제어 신호를 생성하는 인코더,
    상기 라이징 내부 데이터를 상기 라이징 데이터 동기 클럭에 동기시키고, 상기 폴링 내부 데이터를 상기 폴링 데이터 동기 클럭에 동기시켜 예비 풀업 데이터를 생성하고, 생성된 상기 예비 풀업 데이터를 상기 풀업 데이터 듀티 제어 신호에 따른 구동력으로 구동시켜 출력하는 풀업 미스 매치 보상 드라이버, 및
    상기 라이징 내부 데이터를 상기 라이징 데이터 동기 클럭에 동기시키고, 상기 폴링 내부 데이터를 상기 폴링 데이터 동기 클럭에 동기시켜 예비 풀다운 데이터를 생성하고, 생성된 상기 예비 풀다운 데이터를 상기 풀다운 데이터 듀티 제어 신호에 따른 구동력으로 구동시켜 출력하는 풀 다운 미스 매치 보상 드라이버를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  22. 제 21 항에 있어서,
    상기 데이터 출력 드라이버는
    상기 풀업 미스 매치 보상 드라이버 및 상기 풀 다운 미스 매치 보상 드라이버의 출력에 응답하여 상기 출력 데이터를 생성하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
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