CN109600129B - 延迟单元及延迟线电路 - Google Patents

Abstract

一种延迟单元及延迟线电路。所述延迟单元包括：第一逻辑模块、第二逻辑模块和第三逻辑模块；第一逻辑模块的第一输入端与第一信号的信号线相连，第二逻辑模块的第一输入端与第二信号的信号线相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位；第一逻辑模块的输出端和第二逻辑模块的输出端相连于第一节点；第一逻辑模块和第二逻辑模块功能相同；第一节点与第三逻辑模块的第一输入端相连，且第三逻辑模块的输出端与第一信号的信号线相连于第二节点。通过第三逻辑模块输出的反馈信号作用于第一信号，对第一信号施加钳制作用，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。

Description

延迟单元及延迟线电路

技术领域

本申请实施例涉及电子电路领域，特别涉及一种延迟单元及延迟线电路。

背景技术

目前，数字电路被广泛运用，在串行数据通信和双倍速率同步动态随机存储器(Dual Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)等数字通信芯片中都广泛运用了延迟线。

延迟线是用于控制时钟信号或数据信号的延时，以保证时钟信号和数据信号之间正确的时序关系的电路模块。在数字通信芯片中，根据时钟信号的上升沿或下降沿接收数据。如图1中(a)部分所示，接收数据时，会接收数据信号103中与时钟信号101的上升沿102对齐的数据104。通过延迟线对时钟信号或数据信号的延时，改变时钟信号和数据信号之间的时序关系，确保在数据信号和时钟信号存在随机或周期性抖动的情况下，也能保持正确接收数据。如图1中(b)部分所示，通过延迟线将时钟信号101延时得到时钟信号105，此时时钟信号105的上升沿106对齐的是数据信号103中的数据104的中间位置，确保在数据信号103和时钟信号105存在随机或周期性抖动的情况下，上升沿106仍然能对齐数据104，保持能够正确接收数据104。

在数字通信芯片中，电源噪声会影响到延迟线对信号的延时，使得延迟线对信号的延时超出预期的范围，造成误差。电源噪声通常是由电源电压的变化、逻辑门的翻转和电容电感的充放电等因素造成的一种电磁干扰。在现有技术中，当采用纯逻辑门型的延迟线时，延迟线对于电源噪声通常采用自动调节的方式，来减少电源噪声造成的延时误差，自动调节的方式只能有效应对低频的电源噪声。

在现有技术中的纯逻辑门型的延迟线，采用自动调节的方式，来减少电源噪声造成的延时误差，但自动调节的方式只适用于低频的电源噪声的情况，高频的电源噪声仍然会对延迟线的延时造成误差。

发明内容

本申请实施例提供了一种延迟单元及延迟线电路，可用以解决现有技术中延迟线只能应对低频的电源噪声，高频的电源噪声仍然会对延迟线的延时造成误差的问题。

第一方面，本申请实施例提供一种延迟单元，延迟单元包括：第一逻辑模块、第二逻辑模块和第三逻辑模块；

第一逻辑模块的第一输入端与第一信号的信号线相连，第二逻辑模块的第一输入端与第二信号的信号线相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位；第一逻辑模块的输出端和第二逻辑模块的输出端相连于第一节点；第一逻辑模块和第二逻辑模块功能相同；

第一节点与第三逻辑模块的第一输入端相连，且第三逻辑模块的输出端与第一信号的信号线相连于第二节点。

本申请实施例提供的方案中，通过第三逻辑模块输出的反馈信号作用于第一信号，对第一信号施加钳制作用，利用电源噪声对反馈信号的影响，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。因为利用了电源噪声，所以无论电源噪声的频率如何变化，都不会对利用电源噪声对反馈信号的影响来抵消电源噪声对第一信号的影响这一效果产生影响，从而能够有效减弱中高频电源噪声对延时的干扰。

在一个可能的设计中，第一逻辑模块和第二逻辑模块均为与非门。

在另一个可能的设计中，第一逻辑模块和第二逻辑模块均为或非门。

第二方面，本申请实施例提供一种延迟单元，延迟单元包括：第一逻辑模块、第二逻辑模块、第三逻辑模块、第四逻辑模块、第五逻辑模块、第六逻辑模块和第七逻辑模块；

第一逻辑模块的第一输入端与第一信号的信号线相连，第二逻辑模块的第一输入端与第二信号的信号线相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位；第一逻辑模块的输出端和第二逻辑模块的输出端相连于第一节点；第一逻辑模块和第二逻辑模块功能相同；

第一节点与第三逻辑模块的第一输入端相连，且第三逻辑模块的输出端与第一信号的信号线相连于第二节点；

第四逻辑模块的第一输入端与第三信号的信号线相连，第五逻辑模块的第一输入端与第四信号的信号线相连，第三信号和第四信号是相位不同的相同信号，第四信号的相位超前于第三信号的相位；第四逻辑模块的输出端和第五逻辑模块的输出端相连于第三节点；第四逻辑模块和第五逻辑模块功能相同；

第三节点与第六逻辑模块的第一输入端相连，且第六逻辑模块的输出端与第三信号的信号线相连于第四节点；

第七逻辑模块的第一输入端与第二节点相连，且第七逻辑模块的输出端分别与第四逻辑模块的第二输入端和第五逻辑模块的第二输入端相连。

本申请实施例提供的方案中，通过反馈信号作用于需要延时的信号，对需要延时的信号施加钳制作用，利用电源噪声对反馈信号的影响，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。因为利用了电源噪声，所以无论电源噪声的频率如何变化，都不会对利用电源噪声对反馈信号的影响来抵消电源噪声对第一信号的影响这一效果产生影响，从而能够有效减弱中高频电源噪声对延时的干扰。

在一个可能的设计中，第一逻辑模块、第二逻辑模块、第四逻辑模块和第五逻辑模块均为与非门。

在另一个可能的设计中，第一逻辑模块、第二逻辑模块、第四逻辑模块和第五逻辑模块均为或非门。

在又一个可能的设计中，第一逻辑模块的第二输入端、第二逻辑模块的第二输入端和第六逻辑模块的第二输入端输入第一控制信号，第七逻辑模块的第二输入端输入第二控制信号，第二控制信号是第一控制信号的反相信号。

在又一个可能的设计中，第七逻辑模块的输出端和第三逻辑模块的第二输入端相连。

通过上述方式，使用单个与非门或者或非门作为延迟单元中的逻辑模块，因为信号经过单个与非门的延时短，所以延迟单元对信号的延时也较短，当后述延迟线中通过信号经过的延迟单元的个数来调控延时的具体时间时，能够更加精确地控制延时的具体时间。

第三方面，本申请实施例提供一种延迟线电路，其特征在于，延迟线电路包括：至少5级延迟单元，至少五级延迟单元中包括第一延迟单元，第一延迟单元是如上述第二方面所述的延迟单元；

第一延迟单元的第一节点的正向输出信号是第一延迟单元的后一级延迟单元的正向输入信号；

第一延迟单元的第二节点的正向输入信号是第一延迟单元的前一级延迟单元的正向输出信号；

第一延迟单元的第二逻辑模块的第一输入端的正向输入信号是第一延迟单元的前n级延迟单元的正向输出信号，n为大于1的整数；

第一延迟单元的第三节点的反向输出信号是第一延迟单元的前一级延迟单元的反向输入信号；

第一延迟单元的第四节点的反向输入信号是第一延迟单元的后一级延迟单元的反向输出信号；

第一延迟单元的第五逻辑模块的第一输入端的反向输入信号是第一延迟单元的后m级延迟单元的反向输出信号，m为大于1的整数。

相较于现有技术，本申请实施例提供的方案中，通过第三逻辑模块输出的反馈信号作用于第一信号，对第一信号施加钳制作用，利用电源噪声对反馈信号的影响，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。因为利用了电源噪声，所以无论电源噪声的频率如何变化，都不会对利用电源噪声对反馈信号的影响来抵消电源噪声对第一信号的影响这一效果产生影响，从而能够有效减弱中高频电源噪声对延时的干扰。

附图说明

图1是时钟信号和数据信号的关系的示意图；

图2是电源噪声干扰信号延时的示意图；

图3是本申请一个实施例提供的延迟单元的示意图；

图4是逻辑模块的驱动对信号影响的示意图；

图5是本申请另一个实施例提供的延迟单元的示意图；

图6是本申请另一个实施例提供的延迟单元的示意图；

图7是本申请另一个实施例提供的延迟单元的示意图；

图8是本申请一个实施例提供的延迟线电路的示意图；

图9是本申请另一个实施例提供的延迟线电路的示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

本申请实施例描述的系统架构以及业务场景是为了更加清楚地说明本申请实施例的技术方案，并不构成对本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着系统架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。

在数字电路中，信号包括逻辑高电平“1”和逻辑低电平“0”两个状态，通过两个状态的变化构成不同的数据。如图2所示，信号201在经过任意一个逻辑模块后，向后延迟了2ps(皮秒)。此时，得到了相位落后于信号201的信号202。利用上述信号经过任意一个逻辑模块会向后延时的原理，就可以对时钟信号或数据信号进行延时。其中，根据延时前后的两个信号相同的上升沿或下降沿的中点之间的距离确定延时的具体时间。如图2所示，信号201的上升沿203的中点204与信号202的上升沿205的中点206之间相差2ps，所以信号201被延时了2ps。当出现电源噪声时，信号的逻辑高电平“1”和逻辑低电平“0”相对的电压会出现变化。当电压变高时，信号由“0”到“1”或者“1”到“0”的所需的时间变短，则上升沿和下降沿变陡；当电压变低时，信号由“0”到“1”或者“1”到“0”所需的时间变长，则上升沿和下降沿变缓。如图2所示，信号201的上升沿203的中点204相对于A点，延时后的信号202的上升沿205的中点206相对于B点；当电源噪声使得电压变高时，信号201上升沿203的中点204相对于C点，而C点与A点相差1ps，则延时后的信号202的上升沿205的中点206相对于D点，D点与B点也相差1ps。延时后的信号202并未能够延时到B点，D点与B点相差的1ps即电源噪声对延时产生的误差。

请参考图3，其示出了本申请一个实施例提供的延迟单元30的示意图。延迟单元30包括：第一逻辑模块301、第二逻辑模块302和第三逻辑模块303。第一逻辑模块301和第二逻辑模块302功能相同。

第一逻辑模块301的第一输入端与第一信号的信号线304相连，第二逻辑模块302的第一输入端与第二信号的信号线305相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位。第一逻辑模块301的输出端和第二逻辑模块302的输出端相连于第一节点306。

第一节点306与第三逻辑模块303的第一输入端相连，且第三逻辑模块303的输出端与第一信号的信号线304相连于第二节点307。

第一信号是延迟单元30所要延迟的信号，第一信号和第二信号是相位不同的相同信号，且第二信号的相位超前于第一信号的相位，而第一节点306的输出信号是第一信号经过该延迟单元30进行延时后的信号。

第一信号在经过第一逻辑模块301延时后与经过第二逻辑模块302延时后的第二信号相与，该相与后的信号是与第一信号、第二信号相位不同的相同信号，其相位超前于经过第一逻辑模块301延时后的第一信号，且落后于经过第二逻辑模块302延时后的第二信号。第一逻辑模块301和第二逻辑模块302功能相同，是指在输入的信号相同的情况下，上述两个逻辑模块输出的信号也相同。

上述相与后的信号输入第三逻辑模块303，而第三逻辑模块303输出反馈信号。其中，第三逻辑模块303的驱动小于第一逻辑模块301的驱动。上述逻辑模块的驱动是指逻辑模块使信号由逻辑高电平“1”相对的电压降到逻辑低电平“0”相对的电压、或者逻辑低电平“0”相对的电压升到逻辑低电平“1”相对的电压的能力，即驱动越强，信号由“0”到“1”或者“1”到“0”所需的时间越短，则上升沿和下降沿越陡；驱动越弱，信号由“0”到“1”或者“1”到“0”所需的时间越长，则上升沿和下降沿越缓。由于第三逻辑模块303的驱动小于第一逻辑模块301的驱动，所以上述反馈信号相对于上述相与后的信号，上升沿和下降沿变缓。示例性地，如图4所示，相与后的信号401由“0”到“1”所占时间为1ps，而反馈信号402由“0”到“1”所占时间为2ps。

因为第三逻辑模块303的输出端与第一信号的信号线304相连于第二节点307，所以反馈信号作用于第一信号，由于反馈信号相对于上述相与后的信号上升沿和下降沿变缓，而上述相与后的信号又是与第一信号相位不同的相同信号，所以反馈信号相对于第一信号上升沿和下降沿也变缓。因此，当反馈信号作用于第一信号时，会对第一信号产生钳制作用，阻碍第一信号逻辑高电平“1”和逻辑低电平“0”之间的变化，即使得第一信号的上升沿和下降沿也变缓。

当出现电源噪声时，第一信号的逻辑高电平“1”和逻辑低电平“0”相对的电压会出现变化，而反馈信号的逻辑高电平“1”和逻辑低电平“0”相对的电压也会出现相同的变化。当电压变高时，信号由“0”到“1”或者“1”到“0”的所需的时间变短，则第一信号的上升沿和下降沿变陡，而反馈信号上升沿和下降沿也会变陡，则对第一信号的钳制作用变强，从而阻碍第一信号的上升沿和下降沿变陡，使第一信号向未受到电源噪声干扰前的状态变化，从而减弱的电源噪声带来的干扰；当电压变低时，信号由“0”到“1”或者“1”到“0”的所需的时间变长，则第一信号的上升沿和下降沿变缓，而反馈信号上升沿和下降沿也会变缓，则对第一信号的钳制作用变弱，从而使得第一信号的上升沿和下降沿变陡，使第一信号向未受到电源噪声干扰前的状态变化，从而减弱的电源噪声带来的干扰。

用反馈信号来减弱电源噪声的干扰，需要确保反馈信号的上升沿或下降沿能够作用到第一信号的上升沿或下降沿上。若直接使用经过第一逻辑模块301延时后的第一信号作为第三逻辑模块303的输入信号，则反馈信号经过两个逻辑模块的延时，会出现反馈信号的上升沿或下降沿没有作用到第一信号的上升沿或下降沿上的情况，则无法起到减弱电源噪声的干扰的作用。因此，在本申请实施例中，通过相位超前于第一信号的相位的第二信号和第二逻辑模块302，使得第三逻辑模块303的输入信号是第一信号在经过第一逻辑模块301延时后与经过第二逻辑模块302延时后的第二信号相与后的信号，因为该相与后的信号是与第一信号、第二信号相位不同的相同信号，其相位超前于经过第一逻辑模块301延时后的第一信号，且落后于经过第二逻辑模块302延时后的第二信号，从而第三逻辑模块303的输入信号的相位得到了提前，而第一信号有得到了延时，确保反馈信号的上升沿或下降沿能够作用到第一信号的上升沿或下降沿上。

可选地，上述任意一个逻辑模块是单个逻辑门；或者，上述任意一个逻辑模块是多个逻辑门组成的逻辑电路。

在一种可能的实施方案中，上述任意一个逻辑模块是单个逻辑门，且第一逻辑模块301和第二逻辑模块302均为与非门。

在另一种可能的实施方案中，上述任意一个逻辑模块是单个逻辑门，且第一逻辑模块301和第二逻辑模块302均为或非门。

在本申请实施例中，通过第三逻辑模块303输出的反馈信号作用于第一信号，对第一信号施加钳制作用，利用电源噪声对反馈信号的影响，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。因为利用了电源噪声，所以无论电源噪声的频率如何变化，都不会对利用电源噪声对反馈信号的影响来抵消电源噪声对第一信号的影响这一效果产生影响，从而能够有效减弱中高频电源噪声对延时的干扰。

请参考图5，其示出了本申请另一实施例提供的延迟单元50的示意图。延迟单元50包括：第一逻辑模块501、第二逻辑模块502、第三逻辑模块503、第四逻辑模块504、第五逻辑模块505、第六逻辑模块506和第七逻辑模块507。

第一逻辑模块501的第一输入端与第一信号的信号线508相连，第二逻辑模块502的第一输入端与第二信号的信号线509相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位；第一逻辑模块501的输出端和第二逻辑模块502的输出端相连于第一节点510；第一逻辑模块501和第二逻辑模块502功能相同；

第一节点510与第三逻辑模块503的第一输入端相连，且第三逻辑模块503的输出端与第一信号的信号线508相连于第二节点511。

第四逻辑模块504的第一输入端与第三信号的信号线512相连，第五逻辑模块505的第一输入端与第四信号的信号线513相连，第三信号和第四信号是相位不同的相同信号，第四信号的相位超前于第三信号的相位；第四逻辑模块504的输出端和第五逻辑模块505的输出端相连于第三节点514；第四逻辑模块504和第五逻辑模块505功能相同。

第三节点514与第六逻辑模块506的第一输入端相连，且第六逻辑模块506的输出端与第三信号的信号线512相连于第四节点515。

第七逻辑模块507的第一输入端与第二节点511相连，且第七逻辑模块507的输出端分别与第四逻辑模块504的第二输入端和第五逻辑模块505的第二输入端相连。

当第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号能够通过并继续传输，且第七逻辑模块507的第一输入端输入的信号无法通过第七逻辑模块507继续传输时。第一信号为该延时单元50的正向输入信号，即延迟单元50所要进行延时的信号，第一信号和第二信号是相位不同的相同信号，且第二信号的相位超前于第一信号的相位，而第一节点510的输出信号为该延迟单元50的正向输出信号，即第一信号经过该延迟单元50进行延时后的信号。

第一信号在经过第一逻辑模块501延时后与经过第二逻辑模块502延时后的第二信号相与，该相与后的信号是与第一信号、第二信号相位不同的相同信号，其相位超前于经过第一逻辑模块501延时后的第一信号，且落后于经过第二逻辑模块502延时后的第二信号。第一逻辑模块501和第二逻辑模块502功能相同，是指在输入的信号相同的情况下，上述两个逻辑模块输出的信号也相同。

上述相与后的信号输入第三逻辑模块503，而第三逻辑模块503输出反馈信号。其中，因为第三逻辑模块503的驱动小于第一逻辑模块501的驱动。所以，上述反馈信号相对于上述相与后的信号，上升沿和下降沿变缓。

因为第三逻辑模块503的输出端与第一信号的信号线508相连于第二节点511，所以反馈信号作用于第一信号，由于反馈信号相对于上述相与后的信号上升沿和下降沿变缓，而上述相与后的信号又是与第一信号相位不同的相同信号，所以反馈信号相对于第一信号上升沿和下降沿也变缓。因此，当反馈信号作用于第一信号时，会对第一信号产生钳制作用，即阻碍第一信号逻辑高电平“1”和逻辑低电平“0”之间的变化，使得第一信号的上升沿和下降沿也变缓。

当出现电源噪声时，第一信号的逻辑高电平“1”和逻辑低电平“0”相对的电压会出现变化，而反馈信号的逻辑高电平“1”和逻辑低电平“0”相对的电压也会出现相同的变化。当电压变高时，信号由“0”到“1”或者“1”到“0”的所需的时间变短，则第一信号的上升沿和下降沿变陡，而反馈信号上升沿和下降沿也会变陡，则对第一信号的钳制作用变强，从而阻碍第一信号的上升沿和下降沿变陡，使第一信号向未受到电源噪声干扰前的状态变化，从而减弱的电源噪声带来的干扰；当电压变低时，信号由“0”到“1”或者“1”到“0”的所需的时间变长，则第一信号的上升沿和下降沿变缓，而反馈信号上升沿和下降沿也会变缓，则对第一信号的钳制作用变弱，从而使得第一信号的上升沿和下降沿变陡，使第一信号向未受到电源噪声干扰前的状态变化，从而减弱的电源噪声带来的干扰。用反馈信号来减弱电源噪声的干扰，需要确保反馈信号的上升沿或下降沿能够作用到第一信号的上升沿或下降沿上。若直接使用经过第一逻辑模块501延时后的第一信号作为第三逻辑模块503的输入信号，则反馈信号经过两个逻辑模块的延时，会出现反馈信号的上升沿或下降沿没有作用到第一信号的上升沿或下降沿上的情况，则无法起到减弱电源噪声的干扰的作用。因此，在本申请实施例中，通过相位超前于第一信号的相位的第二信号和第二逻辑模块502，使得第三逻辑模块503的输入信号是第一信号在经过第一逻辑模块501延时后与经过第二逻辑模块502延时后的第二信号相与后的信号，因为该相与后的信号是与第一信号、第二信号相位不同的相同信号，其相位超前于经过第一逻辑模块501延时后的第一信号，且落后于经过第二逻辑模块502延时后的第二信号，从而第三逻辑模503的输入信号的相位得到了提前，确保反馈信号的上升沿或下降沿能够作用到第一信号的上升沿或下降沿上。

当第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号能够通过并继续传输，且第七逻辑模块507的第一输入端输入的信号无法通过第七逻辑模块507继续传输时。第三信号为该延时单元50的反向输入信号，即延迟单元50所要进行延时的信号，第三信号和第四信号是相位不同的相同信号，且第四信号的相位超前于第三信号的相位，而第三节点的输出信号为该延迟单元50的反向输出信号，即第三信号经过该延迟单元50的进行延时后的信号。当第三信号为该延时单元50的反向输入信号，第三节点514的输出信号为该延迟单元50的反向输出信号时，减弱电源噪声的原理与当第一信号为该延时单元50的正向输入信号，第一节点510的输出信号为该延迟单元50的正向输出信号时减弱电源噪声的原理相同，即第一逻辑模块501相当于第四逻辑模块504、第二逻辑模块502相当于第五逻辑模块505、第三逻辑模块503相当于第六逻辑模块506、第一信号相当于第三信号、第二信号相当于第四信号。具体内容可参考对第一信号为该延时单元50的正向输入信号，第一节点510的输出信号为该延迟单元50的正向输出信号的描述，在此不再进行赘述。

当第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号无法通过并继续传输，且第七逻辑模块507的第一输入端输入的信号能够通过第七逻辑模块507继续传输时。第一信号为该延迟单元50的正向输入信号，第三节点514的输出信号为该延迟单元50的反向输出信号。第一信号经过第七逻辑模块507的延时后，分别经过第四逻辑模块504和第五逻辑模块505的延时并相与成为第三节点514的输出信号，即该延迟单元50的反向输出信号。

可选地，第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第二输入端与第一控制信号的信号线相连，第一控制信号用于控制第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号能否通过。第七逻辑模块507的第二输入端与第二控制信号的信号线相连，第二控制信号用于控制第七逻辑模块507的第一输入端输入的信号能否通过。其中，第一控制信号和第二控制信号为恒定的逻辑高电平“1”或逻辑低电平“0”。示例性地，第一逻辑模块501是单个的或非门，当控制信号是逻辑低电平“0”时，第一逻辑模块501的输出信号与第一逻辑模块501的第一输入端的信号相同，即第一输入端输入的信号能够通过第一逻辑模块501继续传输；当控制信号是逻辑低电平“1”时，第一逻辑模块的输出信号恒为逻辑高电平“1”，即第一输入端输入的信号无法通过第一逻辑模块501继续传输。

可选地，当第一控制信号控制第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号能够通过并继续传输时，第二控制信号控制第七逻辑模块507的第一输入端输入的信号无法通过第七逻辑模块507继续传输；当第一控制信号控制第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号无法通过并继续传输时，第二控制信号控制第七逻辑模块507的第一输入端输入的信号能够通过第七逻辑模块507继续传输。

当第一控制信号控制第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号能够通过并继续传输，且第二控制信号控制第七逻辑模块507的第一输入端输入的信号无法通过第七逻辑模块507继续传输时。此时，第七逻辑模块507的输出端的输出信号是为恒定的逻辑高电平“1”或逻辑低电平“0”。该输出信号输入第四逻辑模块504的第二输入端和第五逻辑模块505的第二输入端，用于控制第四逻辑模块504和第五逻辑模块505的第一输入端输入的信号能够通过并继续传输。

可选地，上述任意一个逻辑模块是单个逻辑门；或者，上述任意一个逻辑模块是多个逻辑门组成的逻辑电路

在本申请实施例中，通过反馈信号作用于需要延时的信号，对需要延时的信号施加钳制作用，利用电源噪声对反馈信号的影响，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。因为利用了电源噪声，所以无论电源噪声的频率如何变化，都不会对利用电源噪声对反馈信号的影响来抵消电源噪声对第一信号的影响这一效果产生影响，从而能够有效减弱中高频电源噪声对延时的干扰。

请参考图6，其示出了本申请另一实施例提供的延迟单元60的示意图。延迟单元60包括：第一逻辑模块601、第二逻辑模块602、第三逻辑模块603、第四逻辑模块604、第五逻辑模块605、第六逻辑模块606和第七逻辑模块607。上述第一逻辑模块601、第二逻辑模块602、第三逻辑模块603、第四逻辑模块604、第五逻辑模块605、第六逻辑模块606和第七逻辑模块607均为与非门。

第一逻辑模块601的第一输入端与第一信号的信号线608相连，第二逻辑模块602的第一输入端与第二信号的信号线609相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位；第一逻辑模块601的输出端和第二逻辑模块602的输出端相连于第一节点；第一逻辑模块601和第二逻辑模块602功能相同；

第一节点610与第三逻辑模块603的第一输入端相连，且第三逻辑模块603的输出端与第一信号的信号线608相连于第二节点611。

第四逻辑模块604的第一输入端与第三信号的信号线612相连，第五逻辑模块605的第一输入端与第四信号的信号线613相连，第三信号和第四信号是相位不同的相同信号，第四信号的相位超前于第三信号的相位；第四逻辑模块604的输出端和第五逻辑模块605的输出端相连于第三节点614；第四逻辑模块604和第五逻辑模块605功能相同。

第三节点614与第六逻辑模块606的第一输入端相连，且第六逻辑模块606的输出端与第三信号的信号线612相连于第四节点615。

第七逻辑模块607的第一输入端与第二节点611相连，且第七逻辑模块607的输出端分别与第四逻辑模块604的第二输入端、第五逻辑模块605的第二输入端和第三逻辑模块603第二输入端的相连。

第一逻辑模块601的第二输入端、第二逻辑模块602的第二输入端和第六逻辑模块606的第二输入端输入第一控制信号，第七逻辑模块607的第二输入端输入第二控制信号，第二控制信号是第一控制信号的反相信号。

第七逻辑模块607的输出端和第三逻辑模块603的第二输入端相连。

当第一控制信号为逻辑高电平“1”，则第二控制信号为逻辑低电平“0”。因为上述逻辑模块均为与非门，所以当第一控制信号为逻辑高电平“1”，第二控制信号为逻辑低电平“0”时，第一逻辑模块601、第二逻辑模块602和第六逻辑模块606的第一输入端输入的信号能够通过并继续传输，而第七逻辑模块607的输出恒为逻辑高电平“1”。因为第七逻辑模块607的输出端分别与第四逻辑模块604的第二输入端、第五逻辑模块605的第二输入端和第三逻辑模块603第二输入端的相连，即第四逻辑模块604的第二输入端、第五逻辑模块605的第二输入端和第三逻辑模块603第二输入端输入了恒为逻辑高电平“1”的信号，且第四逻辑模块604、第五逻辑模块605和第三逻辑模块603均为与非门，所以第四逻辑模块604的第一输入端、第五逻辑模块605的第一输入端和第三逻辑模块603第一输入端输入的信号能够通过并继续传播。此时，第一信号为该延时单元60的正向输入信号，即延迟单元60所要进行延时的信号，而第一节点的输出信号为该延迟单元60的正向输出信号，即第一信号经过该延迟单元60进行延时后的信号；第三信号为该延时单元60的反向输入信号，即延迟单元60所要进行延时的信号，第三信号和第四信号是相位不同的相同信号，而第三节点614的输出信号为该延迟单元60的反向输出信号，即第三信号经过该延迟单元60进行延时后的信号。

当第一控制信号为逻辑低电平“0”，则第二控制信号为逻辑高电平“1”。因为上述逻辑模块均为与非门，所以当第一控制信号为逻辑低电平“0”，第二控制信号为逻辑高电平“1”时，第七逻辑模块607的第一输入端输入的信号能够通过并继续传输，而第一逻辑模块601、第二逻辑模块602和第六逻辑模块606的输出恒为逻辑高电平“1”。此时，第一信号经过第七逻辑模块607的延时后，分别经过第四逻辑模块604和第五逻辑模块605的延时并相与成为第三节点614的输出信号，即该延迟单元60的反向输出信号。所以，第一信号为该延迟单元60的正向输入信号，第三节点614的输出信号为该延迟单元60的反向输出信号。

在本申请实施例中，通过反馈信号作用于需要延时的信号，对需要延时的信号施加钳制作用，利用电源噪声对反馈信号的影响，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。因为利用了电源噪声，所以无论电源噪声的频率如何变化，都不会对利用电源噪声对反馈信号的影响来抵消电源噪声对第一信号的影响这一效果产生影响。所以，能够有效减弱中高频电源噪声对延时的干扰。

另外，使用单个与非门作为延迟单元中的逻辑模块，因为信号经过单个与非门的延时短，所以延迟单元对信号的延时也较短，当后述延迟线中通过信号经过的延迟单元的个数来调控延时的具体时间时，能够更加精确地控制延时的具体时间。

请参考图7，其示出了本申请另一实施例提供的延迟单元70的示意图。延迟单元70包括：第一逻辑模块701、第二逻辑模块702、第三逻辑模块703、第四逻辑模块704、第五逻辑模块705、第六逻辑模块706和第七逻辑模块707。上述第一逻辑模块701、第二逻辑模块702、第三逻辑模块703、第四逻辑模块704、第五逻辑模块705、第六逻辑模块706和第七逻辑模块707均为或非门。

第一逻辑模块701的第一输入端与第一信号的信号线708相连，第二逻辑模块702的第一输入端与第二信号的信号线709相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位；第一逻辑模块701的输出端和第二逻辑模块702的输出端相连于第一节点；第一逻辑模块701和第二逻辑模块702功能相同；

第一节点710与第三逻辑模块703的第一输入端相连，且第三逻辑模块703的输出端与第一信号的信号线708相连于第二节点711。

第四逻辑模块704的第一输入端与第三信号的信号线712相连，第五逻辑模块705的第一输入端与第四信号的信号线713相连，第三信号和第四信号是相位不同的相同信号，第四信号的相位超前于第三信号的相位；第四逻辑模块704的输出端和第五逻辑模块705的输出端相连于第三节点714；第四逻辑模块704和第五逻辑模块705功能相同。

第三节点714与第六逻辑模块706的第一输入端相连，且第六逻辑模块706的输出端与第三信号的信号线712相连于第四节点715。

第七逻辑模块707的第一输入端与第二节点711相连，且第七逻辑模块707的输出端分别与第四逻辑模块704的第二输入端、第五逻辑模块705的第二输入端和第三逻辑模块703第二输入端的相连。

第一逻辑模块701的第二输入端、第二逻辑模块702的第二输入端和第六逻辑模块706的第二输入端输入第一控制信号，第七逻辑模块707的第二输入端输入第二控制信号，第二控制信号是第一控制信号的反相信号。

第七逻辑模块707的输出端和第三逻辑模块703的第二输入端相连。

当第一控制信号为逻辑高电平“1”，则第二控制信号为逻辑低电平“0”。因为上述逻辑模块均为或非门，所以当第一控制信号为逻辑高电平“1”，第二控制信号为逻辑低电平“0”时，第一逻辑模块701、第二逻辑模块702和第六逻辑模块706的第一输入端输入的信号能够通过并继续传输，而第七逻辑模块707的输出恒为逻辑高电平“0”。因为第七逻辑模块707的输出端分别与第四逻辑模块704的第二输入端、第五逻辑模块705的第二输入端和第三逻辑模块703第二输入端的相连，即第四逻辑模块704的第二输入端、第五逻辑模块705的第二输入端和第三逻辑模块703第二输入端输入了恒为逻辑高电平“0”的信号，且第四逻辑模块704、第五逻辑模块705和第三逻辑模块703均为或非门，所以第四逻辑模块704的第一输入端、第五逻辑模块705的第一输入端和第三逻辑模块703第一输入端输入的信号能够通过并继续传播。此时，第一信号为该延时单元70的正向输入信号，即延迟单元70所要进行延时的信号，而第一节点的输出信号为该延迟单元70的正向输出信号，即第一信号经过该延迟单元70进行延时后的信号；第三信号为该延时单元70的反向输入信号，即延迟单元70所要进行延时的信号，第三信号和第四信号是相位不同的相同信号，而第三节点714的输出信号为该延迟单元70的反向输出信号，即第三信号经过该延迟单元70进行延时后的信号。

当第一控制信号为逻辑低电平“0”，则第二控制信号为逻辑高电平“1”。因为上述逻辑模块均为或非门，所以当第一控制信号为逻辑低电平“0”，第二控制信号为逻辑高电平“1”时，第七逻辑模块707的第一输入端输入的信号能够通过并继续传输，而第一逻辑模块701、第二逻辑模块702和第六逻辑模块706的输出恒为逻辑高电平“0”。此时，第一信号经过第七逻辑模块707的延时后，分别经过第四逻辑模块704和第五逻辑模块705的延时并相与成为第三节点714的输出信号，即该延迟单元70的反向输出信号。所以，第一信号为该延迟单元70的正向输入信号，第三节点714的输出信号为该延迟单元70的反向输出信号。

请参考图8，其示出了本申请一个实施例提供的延迟线电路的示意图。该延迟线电路包括：至少5级延迟单元，至少5级延迟单元中包括第一延迟单元81，第一延迟单元81是如图5实施例提供的延迟单元。

如图8所示，第一延迟单元81的第一节点510的正向输出信号是第一延迟单元81的后一级延迟单元82的正向输入信号。第一延迟单元81的第二节点511的正向输入信号是第一延迟单元81的前一级延迟单元83的正向输出信号。第一延迟单元81的第二逻辑模块502的第一输入端的正向输入信号是第一延迟单元81的前n级延迟单元84的正向输出信号，n为大于1的整数。第一延迟单元81的第三节点514的反向输出信号是第一延迟单元81的前一级延迟单元83的反向输入信号。第一延迟单元81的第四节点515的反向输入信号是第一延迟单元81的后一级延迟单元82的反向输出信号。第一延迟单元81的第五逻辑模块505的第一输入端的反向输入信号是第一延迟单元81的后m级延迟单元85的反向输出信号，m为大于1的整数。

该延迟线有多级延迟单元构成，信号每经过一级延迟单元，则被延时固定的时间，通过控制需要进行延时的信号经过的延迟单元的个数，来控制对信号进行延时的具体时间。示例性地，如图8所示，假设第一延迟单元81为第7级延迟单元，需要延时的信号经过第一延迟单元81时返回，向前一级延迟单元83传输，即当第一逻辑模块501、第二逻辑模块502、第三逻辑模块503和第六逻辑模块506的第一输入端输入的信号无法通过并继续传输，且第七逻辑模块507的第一输入端输入的信号能够通过第七逻辑模块507继续传输时，第一信号(即需要进行延时的信号)为第一延迟单元81的正向输入信号，第三节点514的输出信号为该延迟单元81的反向输出信号。第一信号经过第七逻辑模块507的延时后，分别经过第四逻辑模块504和第五逻辑模块505的延时并相与成为第三节点514的输出信号，即第一延迟单元81的反向输出信号(即前一级延迟单元83的反向输入信号)。需要延时的信号再由前一级延时单元83逐级向前传输至第1级延迟单元。因为信号在第7级的第一延迟单元81返回，因此该信号经过了7级延迟单元，若经过一级延迟单元信号会被延时2ps，则该信号被延时了14ps。

可选地，当上述逻辑模块为单个与非门；或者，当上述逻辑模块为单个或非门时，上述n为2p+1，p为正整数，且m为2q+1，q为正整数。可选地，p为1，且q为1。

在本申请实施例中，因为延迟线中包括了那个如图5实施例提供的能够减弱高频电源噪声的干扰的延迟单元，所以该延迟线也能够有效减弱中高频电源噪声对延时的干扰。

请参考图9，其示出了本申请另一实施例提供的延迟线电路的示意图。该延迟线电路包括：至少7级延迟单元，至少7级延迟单元中包括第二延迟单元91，第二延迟单元91是如图6实施例提供的延迟单元。

如图9所示，第二延迟单元91的第一节点610的正向输出信号是第二延迟单元91的后一级延迟单元92的正向输入信号。第二延迟单元91的第二节点611的正向输入信号是第二延迟单元91的前一级延迟单元93的正向输出信号。第二延迟单元91的第二逻辑模块602的第一输入端的正向输入信号是第二延迟单元91的前3级延迟单元94的正向输出信号。第二延迟单元91的第三节点614的反向输出信号是第二延迟单元91的前一级延迟单元93的反向输入信号。第二延迟单元91的第四节点615的反向输入信号是第二延迟单元91的后一级延迟单元92的反向输出信号。第二延迟单元91的第五逻辑模块605的第一输入端的反向输入信号是第二延迟单元91的后3级延迟单元95的反向输出信号。

通过每一级延迟单元的第一控制信号和第二控制信号，能够控制信号经过该延迟单元时是返回前一级延迟单元，还是向后一级延迟单元传输。

示例性地，如图9所示，当需要延时的信号经过第二延时单元91时，若第一控制信号为逻辑高电平“1”，且第二控制信号为逻辑低电平“0”，则需要延时的信号向后一级延迟单元92传输；若第一控制信号为逻辑低电平“0”，且第二控制信号为逻辑高电平“1”，则需要延时的信号向前一级延迟单元93传输。

该延迟线通过每一级延迟单元的第一控制信号和第二控制信号，来控制信号经过的延迟单元的个数，进而控制信号被延时的具体时间。

应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。本文中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的对象。

以上所述的具体实施方式，对本申请实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请实施例的具体实施方式而已，并不用于限定本申请实施例的保护范围，凡在本申请实施例的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本申请实施例的保护范围之内。

Claims (5)

1.一种延迟单元，其特征在于，所述延迟单元包括：第一逻辑模块、第二逻辑模块、第三逻辑模块、第四逻辑模块、第五逻辑模块、第六逻辑模块和第七逻辑模块；

所述第一逻辑模块的第一输入端与第一信号的信号线相连，所述第二逻辑模块的第一输入端与第二信号的信号线相连，所述第一信号和所述第二信号是相位不同的相同信号，所述第二信号的相位超前于所述第一信号的相位；所述第一逻辑模块的输出端和所述第二逻辑模块的输出端相连于第一节点；所述第一逻辑模块和所述第二逻辑模块功能相同；

所述第一节点与所述第三逻辑模块的第一输入端相连，且所述第三逻辑模块的输出端与所述第一信号的信号线相连于第二节点；

所述第四逻辑模块的第一输入端与第三信号的信号线相连，所述第五逻辑模块的第一输入端与第四信号的信号线相连，所述第三信号和所述第四信号是相位不同的相同信号，所述第四信号的相位超前于所述第三信号的相位；所述第四逻辑模块的输出端和所述第五逻辑模块的输出端相连于第三节点；所述第四逻辑模块和所述第五逻辑模块功能相同；

所述第三节点与所述第六逻辑模块的第一输入端相连，且所述第六逻辑模块的输出端与所述第三信号的信号线相连于第四节点；

所述第一逻辑模块的第二输入端、所述第二逻辑模块的第二输入端和所述第六逻辑模块的第二输入端均与第一控制信号的信号线相连，所述第三逻辑模块的第二输入端与所述第一控制信号的信号线相连或者与所述第七逻辑模块的输出端相连；

所述第七逻辑模块的第一输入端与所述第二节点相连，且所述第七逻辑模块的输出端分别与所述第四逻辑模块的第二输入端和所述第五逻辑模块的第二输入端相连，所述第七逻辑模块的第二输入端与第二控制信号的信号线相连。

2.根据权利要求1所述的延迟单元，其特征在于，所述第一逻辑模块、所述第二逻辑模块、所述第四逻辑模块和所述第五逻辑模块均为与非门。

3.根据权利要求1所述的延迟单元，其特征在于，所述第一逻辑模块、所述第二逻辑模块、所述第四逻辑模块和所述第五逻辑模块均为或非门。

4.根据权利要求1-3中任一所述的延迟单元，其特征在于，所述第二控制信号是所述第一控制信号的反相信号。

5.一种延迟线电路，其特征在于，所述延迟线电路包括：至少5级延迟单元，所述至少5级延迟单元中包括第一延迟单元，所述第一延迟单元是如权利要求1至4任一项所述的延迟单元；

所述第一延迟单元的第一节点的正向输出信号是所述第一延迟单元的后一级延迟单元的正向输入信号；

所述第一延迟单元的第二节点的正向输入信号是所述第一延迟单元的前一级延迟单元的正向输出信号；

所述第一延迟单元的第二逻辑模块的第一输入端的正向输入信号是所述第一延迟单元的前n级延迟单元的正向输出信号，所述n为大于1的整数；

所述第一延迟单元的第三节点的反向输出信号是所述第一延迟单元的前一级延迟单元的反向输入信号；

所述第一延迟单元的第四节点的反向输入信号是所述第一延迟单元的后一级延迟单元的反向输出信号；

所述第一延迟单元的第五逻辑模块的第一输入端的反向输入信号是所述第一延迟单元的后m级延迟单元的反向输出信号，所述m为大于1的整数。