CN103095281B - 输出缓冲器，其操作方法及包括输出缓冲器的设备 - Google Patents

Abstract

一种缓存来自核心电路的方法，包括响应于指示工作电压的指示信号和输出数据产生第一源控制信号，响应于该指示信号产生第二源控制信号，以及响应于第一源控制信号和第二源控制信号将工作电压施加到输出端。第一源控制信号在工作电压和参考电压之间摆动。参考电压是响应于作为解码指示信号的结果产生的选择信号而从多个内部电压中选择的信号。

Description

输出缓冲器，其操作方法及包括输出缓冲器的设备

对相关申请的交叉引用

本申请要求于2011年11月7日提交的韩国专利申请号10-2011-0115101的优先权，其公开被通过全文引用并入于此。

技术领域

根据发明概念的原理的示例性实施例涉及输出缓冲器，并且更具体地，涉及具有较宽的工作范围（operation range）的输出缓冲器、其操作方法以及包含该输出缓冲器的设备。

背景技术

随着互补金属氧化物半导体（CMOS）处理的发展，已经减少了集成电路（IC）的内部供电电压从而减少IC的功耗。然而，用于处理在基于印刷电路板（PCB）的系统中的IC之间执行的数据通信或接口连接的输入/输出缓冲器的电源电压并没有减少，且因此，输入/输出缓冲器功耗仍然相对地高。

此外，如果在不同的IC中输入/输出缓冲器供电电压不同，则IC可能会损坏或发生故障。例如，可能在输入/输出缓冲器中形成漏电流路径，而这会损坏或毁坏输入/输出缓冲器。

此外，如果在输入/输出缓冲器晶体管的漏极和栅极、栅极和源极或漏极和源极之间施加比额定电压大的电压差，则缓冲器晶体管的栅极氧化层可能被毁坏，或者该晶体管可能由于热载流子注入（HCI）而损坏。

发明内容

根据依照发明概念的原理的示例性实施例，提供了一种输出缓冲器电路的操作方法。该操作方法包括响应于指示工作电压的指示信号和输出数据产生第一源控制信号，取决于该指示信号产生第二源控制信号，以及响应于第一源控制信号和第二源控制信号将工作电压施加到输出端的操作。

依照发明概念的原理，指示信号和所述输出数据已经由电平位移器进行过电平位移。

依照发明概念的原理，第一源控制信号可在工作电压和参考电压之间摆动。该参考电压是响应于作为解码指示信号的结果而产生的选择信号、从多个内部电压中选出的信号。

依照发明概念的原理，产生第一源控制信号的操作可包括通过解码所述指示信号产生选择信号；响应于该选择信号和该指示信号中的一个指示信号从多个内部电压中选择一个电压作为参考电压；以及响应于该参考电压、该输出数据和指示信号中的该一个指示信号产生在工作电压和参考电压之间摆动的第一源控制信号。

依照发明概念的原理，产生第二源控制信号的操作可包括响应于通过解码该指示信号产生的选择信号和该指示信号中的一个指示信号从多个内部电压中产生信号作为第二源控制信号。

依照发明概念的原理的操作方法，还可包括以下操作：响应于输出数据和通过解码所述指示信号产生的选择信号中的一个选择信号产生下沉控制信号以及响应于该下沉控制信号向输出端施加地电压。

依照发明概念的原理的产生下沉控制信号的操作，可包括响应于选择信号的一个产生彼此互补的控制信号，以及响应于该互补的控制信号输出所述输出数据作为下沉控制信号。

依照发明概念的原理的其它示例性实施例，提供了一种输出缓冲器电路，包括源控制电路，配置为产生第一源控制信号和第二源控制信号，所述第一源控制信号取决于指示第一电压的直流（DC）电平的指示信号和输出数据，并且所述第二源控制信号取决于该指示信号；以及源电路，配置为响应于所述第一源控制信号和所述第二源控制信号向输出端施加第一电压。

依照发明概念的原理，源控制电路可响应于作为解码指示信号的结果产生的选择信号和指示信号的一个指示信号而从多个内部电压中产生电压作为参考电压，并且产生具有由第一电压和该参考电压确定的摆动范围的第一源控制信号。

依照发明概念的原理，源控制电路可响应于作为解码指示信号的结果而产生的选择信号和该指示信号的一个指示信号而从多个内部电压中产生电压作为第二源控制信号。

依照发明概念的原理，源控制电路可包括解码电路，配置为解码指示信号以及输出选择信号；参考电压产生电路，配置为响应于指示信号中的第一指示信号和该选择信号而从多个第一内部电压中输出电压作为参考电压；第一控制信号产生电路，配置为产生具有由输出数据、第一指示信号和该参考电压确定的摆动范围的第一源控制信号；以及第二控制信号产生电路，配置为响应于第一指示信号和选择信号从多个第二内部电压中产生电压作为第二源控制信号。

根据发明概念的原理，当源电路响应于第一源控制信号，第二源控制信号以及第三源控制信号向输出端提供第一电压时，源控制电路还可响应于指示信号产生第三源控制信号。

依照发明概念的原理的输出缓冲器电路，还可包括第一下沉电路，配置为响应于输出数据向输出端施加地电压，第二下沉电路，配置为响应于下沉控制信号向输出端施加地电压，以及下沉控制电路，配置为响应于输出数据和作为解码指示信号的结果而产生的选择信号中的信号产生下沉控制信号。

依照发明概念的原理的下沉控制电路可包括控制信号产生电路，配置为响应于选择信号中的信号产生彼此互补的控制信号以及下沉控制信号产生电路，配置为响应于互补的控制信号输出所述输出数据作为下沉控制信号。

根据依照发明概念的原理的其它示例性实施例，提供了一种片上系统（SoC），其包括核心逻辑电路以及配置为缓存该核心逻辑电路的输出数据输出缓冲器电路。

依照发明概念的原理的输出缓冲器电路可包括源控制电路，配置为响应于指示工作电压的直流（DC）电平的指示信号和输出数据产生具有取决于工作电压和参考电压的摆动范围的第一源控制信号，和取决于指示信号产生第二源控制信号；以及源电路，配置为响应于第一源控制信号和第二源控制信号向输出端施加工作电压。

依照发明概念的原理的源控制电路可响应于作为解码指示信号的结果而产生的选择信号和指示信号中的一个指示信号从多个第一内部电压中产生电压作为参考电压，并且响应于选择信号和指示信号中的该一个指示信号从多个第二内部电压中产生电压作为第二源控制信号。

依照发明概念的原理的片上系统，可以包括第一下沉电路，配置为响应于输出数据向输出端施加地电压，第二下沉电路，配置为响应于下沉控制信号向输出端施加地电压，以及下沉控制信号产生电路，配置为响应于输出数据和指示信号中的一个指示信号产生下沉控制信号。

依照发明概念的原理，片上系统可包括多个衬垫配置来接收指示信号。可选地，所述指示信号和输出数据可以从核心逻辑电路输出。另外可选地，片上系统还可包括电平检测电路，配置为检测直流电平并产生指示信号。

在根据依照发明概念的原理的另外的示例性实施例中，一种便携设备包括：包括核心逻辑电路和输出缓冲器电路的片上系统，其中输出缓冲器电路配置为缓存该核心逻辑电路的输出数据；以及显示器，配置为根据显示控制器的控制显示所述输出缓冲器电路的缓存的输出数据。

依照发明概念的原理的输出缓冲器电路可包括源控制电路，配置为响应于指示工作电压的直流（DC）电平的指示信号和输出数据产生具有取决于工作电压和参考电压的摆动范围的第一源控制信号，和响应于指示信号产生第二源控制信号；源电路，配置为响应于第一源控制信号和第二源控制信号向输出端施加工作电压；第一下沉电路，配置为响应于输出数据向输出端施加地电压；第二下沉电路，配置为响应于下沉控制信号向输出端施加地电压；以及下沉控制信号产生电路，配置为响应于输出数据和指示信号中的一个指示信号产生下沉控制信号。

依照发明概念的原理的源控制电路可响应于作为解码指示信号的结果产生的选择信号和指示信号中的一个指示信号从多个第一内部电压中产生电压作为参考电压，且响应于选择信号和指示信号中的该一个指示信号从多个第二内部电压中产生电压作为第二源控制信号。依照发明概念的原理的便携设备可以是智能电话机或平板个人电脑（PC）。

在依照发明概念的原理的示例性实施例中，电子电路可包括输出缓冲器，配置为从核心电路输出数据，该缓冲器配置为以比核心电路使用的电压电平更高的电压电平输出数据，包括用于向缓冲器电路提供第一、第二和第三供电电压的供电电压电路，其中第三供电电压处于上述三个供电电压最低的电平，第二供电电压处于比第三供电电压高的电平，且第一供电电压的电平等于或大于第二供电电压。电路还包括以确定第一供电电压的电平的电路，以及基于第一供电电压电平的确定产生输出驱动信号的电路，其中输出驱动信号是上拉偏压信号。

依照发明概念的原理，电子电路还可包括基于要由缓冲器输出的数据和第一供电电压的电平的组合产生主上拉驱动信号的电路。

依照发明概念的原理，输出驱动信号电路可包括上拉电路，该电路包括在第一供电电压和缓冲器的输出端之间串联连接的MOS晶体管。

依照发明概念的原理，主上拉驱动信号使用由数据和检测的第一供电电平的组合提供的驱动信号来限制从该上拉电路的上部的MOS晶体管的栅极到第一供电电源的电压。

依照发明概念的原理，上拉偏压信号限制上拉电路中的上部的MOS晶体管源极到漏极电压。

依照发明概念的原理，电路可包括下拉电路，以响应于来自核心的数据和第一供电电压的值的组合来下拉缓冲器输出端。

附图说明

通过参照附图对其示例性实施例的详细描述，本发明概念的上述和其它特征和优点将变得更加明显，其中：

图1是包括根据依照发明概念的原理的一些示例性实施例的输出缓冲器的半导体设备的框图；

图2是包括根据依照发明概念的原理的其它示例性实施例的输出缓冲器的半导体设备的框图；

图3A是根据依照发明概念的原理的一些示例性实施例在图1或图2中示出的输出缓冲器的框图；

图3B是根据依照发明概念的原理的其它示例性实施例在图1或图2中示出的输出缓冲器的框图；

图3C是根据依照发明概念的原理的另外的示例性实施例在图1或图2中示出的输出缓冲器的框图；

图4是包括根据依照发明概念的原理的另外的示例性实施例的输出缓冲器的半导体设备的框图；

图5A是根据依照发明概念的原理的一些示例性实施例的图4中示出的输出缓冲器的框图；

图5B是根据依照发明概念的原理的其它示例性实施例的图4中示出的输出缓冲器的框图；

图5C是根据依照发明概念的原理的另外的示例性实施例的图4中示出的输出缓冲器的框图；

图6A是图3A、3B、5A或5B中示出的源控制电路的框图；

图6B是图3C或图5C中示出的源控制电路的框图；

图7是图6A或图6B中示出的解码电路的电路图；

图8是根据依照发明概念的原理的一些示例性实施例的图6A或图6B中示出的参考电压产生电路的电路图；

图9是根据依照发明概念的原理的其它示例性实施例的图6A或图6B中示出的参考电压产生电路的电路图；

图10是图6A或图6B中示出的第一控制信号产生电路的电路图；

图11是根据依照发明概念的原理的一些示例性实施例的图6A或图6B中示出的第二控制信号产生电路的电路图；

图12是根据依照发明概念的原理的其它示例性实施例的图6A或图6B中示出的第二控制信号产生电路的电路图；

图13是图3A、3B、3C、5A、5B或5C示出的下沉（sinking）控制电路的电路图；

图14是示出根据依照发明概念的原理的一些示例性实施例的图3A、3B、3C、5A、5B或5C中示出的输出缓冲器电路的操作中涉及的信号的波形图；

图15是示出根据依照发明概念的原理的其它示例性实施例的图3A、3B、3C、5A、5B或5C中示出的输出缓冲器电路的操作中涉及的信号的波形图；

图16是示出根据依照发明概念的原理的另外的示例性实施例的图3A、3B、3C、5A、5B或5C中示出的输出缓冲器电路的操作中涉及的信号的波形图；

图17是示出根据依照发明概念的原理的一些示例性实施例的图3A、3B、3C、5A、5B或5C中示出的输出缓冲器电路的操作方法的流程图；

图18是包括图1中示出的半导体设备的数据处理系统的框图；和

图19是包括图2中示出的半导体设备的数据处理系统的框图。

具体实施方式

下面将参照在其中示出示例性实施例的附图，更加充分地描述根据发明概念的原理的示例性实施例。然而，根据发明概念的原理的示例性实施例可以以多种不同的形式实现，并且不应该被解释为限于这里所阐释的实施例，而是，提供这些实施例使公开彻底且全面，并且将示例性实施例的概念传达给本领域的技术人员。在附图中，为了清楚可能夸大层和区域的厚度。附图中类似的参考标记表示类似的部件，并且因此不会重复对其的描述。

应该理解，当部件被称为被“连接”或“耦接”到另一个部件时，其可以直接连接或耦接到该另一个部件，或可以存在介于其间的部件。相反地，当部件被称为被“直接地连接”或“直接地耦接”到另一个部件时，没有介于其间的部件。如这里所用的，术语“和/或”包括一个或更多个关联的所列项的任意和所有的组合。用于描述部件或层之间关系的其它词应以类似的方式解释（例如“之间”对“直接地之间”，“相邻的”对“直接地相邻的”，“在…上”对“直接地在…上”）。

应该理解，尽管术语“第一”、“第二”等可以在这里用来描述各种部件、组件、区域、层和/或部分，这些部件、组件、区域、层和/或部分不应该受这些术语所限。这些术语只是用来将一个部件、组件、区域、层和/或部分与另一个部件、组件、区域、层和/或部分区分开。因此，以下讨论的第一部件、组件、区域、层和/或部分也可以被叫做第二部件、组件、区域、层和/或部分而不偏离示例性实施例的教导。

空间上相对的术语，诸如“在…下方”、“在…下面”、“下面的”、“…之上”、“上面的”等可以在这里被用来便于描述如图中所示的一个部件或特征相对于另一个部件或特征的关系。应该理解，空间上相对的术语旨在包括除了图中所描述的方位（orientation）之外该设备在使用或操作中的不同方位。例如，如果图中的设备翻过来，则描述为在其他部件或特征的“下面”或“下方”的部件的方位将在其他部件或特征“之上”。因此，示例性术语“在…下面”可以包括之上和之下的两种方位。该设备可以有其它方位（旋转90度或其它方位）且这里所使用的空间相对的描述语被相应地解释。

这里使用的术语仅仅用于描述特定的实施例而并非旨在限制示例性实施例。如这里使用的，单数“一个”和“这个”旨在也包括复数的形式，除非上下文明确指示为不同的。还可以理解术语“包含”、“包括”，如在这里使用时，指定陈述的特征、整数、步骤、操作、部件和/或组件的存在，但并不排除一个或多个其它特征、整数、步骤、操作、部件、组件和/或其集合的存在或增加。

这里参照示例性实施例的理想化的实施例（和中间的结构）的示意图的截面图描述了依照发明概念的原理的示例性实施例。同样地，由例如制造工艺和/或公差导致的图示形状的变化是可以预料的。因此，依照发明概念的原理的示例性实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造造成的形状的偏差。例如，所示为矩形的嵌入的区域在其边缘可以具有圆滑的或弯曲的特征和/或嵌入集中（implantconcentration）的坡度，而不是从嵌入区域到非嵌入区域的二态的改变。类似地，由嵌入形成的被埋的区域可以造成在被埋的区域和发生嵌入的表面之间的区域中的一些嵌入。因此，在图中示出的区域在本质上是示意的，并且其形状并不旨在示出设备的区域的实际形状，且也不旨在限制示例性实施例的范围。除非另外限定，这里使用的所有术语（包括技术术语和学术术语）具有依照发明概念的原理的示例性实施例所属的技术领域内的普通技术人员所通常理解的相同的含义。还应该理解，诸如那些在通常使用的词典中限定的术语，应该被解释为具有与其在相关技术的上下文中的含义所一致的含义，并且除非这里明确限定如此，则不应按照理想化或过于形式的意义来解释。

图1是包括根据依照发明概念的原理的示例性实施例的输出缓冲器的半导体设备10A的框图。半导体设备10A包括核心逻辑电路22、输出缓冲器100和多个衬垫（pad）10-1、10-2、10-3和10-6。

为了描述清楚起见，图1中只示出输出1比特输出数据的单个的输出缓冲器100。然而，半导体设备10A中可以包括多个具有与输出缓冲器100相同结构的输出缓冲器从而例如并行输出多个比特。

核心逻辑电路20包括存储单元阵列21和读/写电路22。核心逻辑电路20使用电压VDD，电压VDD这里也被称为第三电压，或简称供电电压VDD，通过第三衬垫10-3作为内部供电电压提供。

存储单元阵列21包括存储数据的多个存储单元和对存储单元进行存取的多个字线和位线。

存储单元可以例如作为易失性或非易失性存储单元实现。易失性存储单元可以作为例如动态随机存取存储器（DRAM）、静态RAM（SRAM）、可控硅RAM（T-RAM）单元、零电容RAM（Z-RAM）或双晶体管RAM（TTRAM）而实现。

非易失性存储单元可以作为例如下述而实现：电可擦除可编程的只读存储器（EEPROM）、闪速存储器、磁性RAM（MRAM）、自旋转移矩MRAM、导电桥接RAM（CBRAM）、铁电RAM（FRAM）、相变RAM（PRAM）或阻式RAM。每个非易失性存储单元可以存储一个或更多个比特，或换言之，能够进行多级操作。

读/写电路22可以参考在读操作中读取存储单元阵列21中存储的数据所需的外围电路，或参考在写操作中向存储单元阵列21写数据所需的外围电路。在依照发明概念的原理的示例性实施例中，在读操作期间，读/写电路22可以向输出缓冲器100发送指示第一电压VDDO（这里也被称为第一供电电压VDDO）的直流（DC）电平的信号SP0和SP1以及输出数据DATA。读/写电路22可以产生指示信号SP0和SP1，这里也被称作电平指示信号SP0和SP1，或被称作VDDO供电指示符SP0和SP1。

输出缓冲器100使用通过第一衬垫10-1接收的第一电压VDDO（这里还被称作第一供电电压VDDO）、通过第二衬垫10-2接收的第二电压VDDP（这里还被称作第二供电电压VDDP）、通过第三衬垫10-3接收的第三电压VDD（这里还被称作第三供电电压VDD），以及VDDO供电指示信号SP0和SP1缓存从核心逻辑电路20接收的输出数据DATA，并通过输出衬垫10-6输出缓存的输出数据OUT。

在依照发明概念的原理的示例性实施例中，衬垫10-1、10-2、10-3和10-6还可用于传输电压和/或信号。

为了描述清楚起见，假定输出缓冲器的供电电压（图3A中的100A、图3B中的100B、图3C中的130C、图5A中的100A’、图5B中的100B’或图5C中的100C’），即，在依照发明概念的原理的示例性实施例中，第一供电电压VDDO具有从1.8V到3.3V的范围中的值（例如，VDDO是1.8V、2.5V、3.0V或3.3V），第二供电电压VDDP是1.8V，以及第三供电电压VDD是0.9V。

将在与图7相关的讨论中更详细的描述的每个VDDO指示信号SP0和SP1的电平或值，可以被设定为指示第一电压VDDO的直流电平。

图2是包括根据依照发明概念的原理的其它示例性实施例的输出缓冲器100的半导体设备10B的框图。半导体设备10B包括核心逻辑电路20、输出缓冲器100、电平检测电路101、以及衬垫10-1、10-2、10-3和10-6。与图1中所示的半导体设备10A不同，半导体设备10B包括自动检测第一电压VDDO的直流电平的电平检测电路101。

半导体设备10A和10B的每个可以由片上系统（SoC）实现，其可以作为例如移动设备或计算系统的一部分实现。

电平检测电路101可以检测通过第一衬垫10-1接收的第一电压VDDO的直流电平并基于该检测结果输出指示信号SP0和SP1。电平检测电路101可以基于第一电压VDDO的直流电平（诸如例如1.8V、2.5V、3.0V或3.3V）自动设定指示信号SP0和SP1的每个的值。

输出缓冲器100使用通过第一衬垫10-1接收的第一电压VDDO、通过第二衬垫10-2接收的第二电压VDDP、通过第三衬垫10-3接收的第三电压VDD，以及从电平检测电路101接收的指示信号SP0和SP1缓存从核心逻辑电路20接收的输出数据DATA，并通过输出衬垫10-6输出缓存的输出数据OUT。

图3A是根据依照发明概念的原理的示例性实施例的与图1或图2示出的输出缓冲器100对应的输出缓冲器100A的框图。输出缓冲器100A包括内部预驱动器逻辑电路110、第一缓冲器111、第二缓冲器112以及输出缓冲器电路130A。

在依照发明概念的原理的示例性实施例中，内部预驱动器逻辑电路110位移指示信号SP0和SP1的每个的直流电平（同时保持信号的值）以及位移输出数据DATA的电平（再次，同时保持信号的值），并输出电平位移的指示信号Ls_SP0和Ls_SP1以及电平位移的数据Ls_data。即，在依照发明概念的原理的示例性实施例中，内部预驱动器逻辑电路110可以充当电平位移器。因此，当信号SP0、SP1和DATA具有第三电压VDD的电平时，信号Ls_SP0、Ls_SP1和Ls_data可以具有例如第二电压VDDP的电平。例如，当SP0具有高逻辑值时，其在VDD是0.9V的实施例中可以被设定为0.9V，但是在例如VDDP是1.8V的实施例中其可以由预驱动器逻辑电路110位移到1.8V。在依照发明概念的原理的示例性实施例中，缓冲器111和112使用第二电压VDDP（1.8V）作为供电电压（或工作电压）并缓存电平位移的数据Ls_data。

输出缓冲器电路130A包括源控制电路140、源电路150、第一下沉电路160、第二下沉电路170和下沉控制电路180。在依照发明概念的原理的示例性实施例中，术语“源（sourcing）”可以例如表示上拉（pull-up），且术语“下沉（sinking）”可以表示下拉（pull-down）。

源控制电路140可以使用电压VDD、VDDP和VDDO作为供电电压。源控制电路140可以基于输出数据DATA（即缓冲器111的输出数据）和指示例如第一电压VDDO的直流电平的电平的指示信号Ls_SP0和Ls_SP1的组合产生第一源控制信号Pg0。此外，源控制电路140可以基于指示信号Ls_SP0和Ls_SP1产生第二源控制信号Pg_bias。即，控制信号Pg0可以是数据电平和供电电压VDDO的值的组合，且偏压控制信号Pg_bias可以仅基于供电电压VDDO的值。

在依照发明概念的原理的示例性实施例中，源电路150响应于第一源控制信号Pg0和第二源控制信号Pg_bias向输出端（或节点）151提供第一电压VDDO。例如，源电路150可以包括在第一电压端（节点）和输出端151之间串联连接的第一主驱动器P0和第一偏压驱动器P1且驱动主驱动器P0和偏置驱动器P1而将输出端151连接到VDDO，因此将输出端151大致地“上拉”到VDDO的电平。在依照发明概念的原理的示例性实施例中，第一偏压驱动器P1可以用于减少第一主驱动器P0的端子间的压降。

在依照发明概念的原理的示例性实施例中，驱动器P0和P1的每个可以由P型金属氧化半导体（PMOS）晶体管实现。在这样的实施例中，可将第一源控制信号Pg0施加到第一PMOS晶体管P0的栅极，且将第二源控制信号Pg_bias施加到第二PMOS晶体管P1的栅极。例如，第二PMOS晶体管P1可以堆叠在第一PMOS晶体管P0上从而减少热载流子注入（HCI）。可选地，驱动器P0和P1的每个可以由N型金属氧化半导体（NMOS）晶体管实现。

在依照发明概念的原理的示例性实施例中，第一下沉电路160可以根据从第二缓冲器112接收的数据Ng的值向输出端151施加地电压VSS。第一下沉电路160可以包括例如在输出端151和地之间串联连接的第二偏压驱动器N0和第二主驱动器N1。

驱动器N0和N1的每个可以用NMOS晶体管来实现。在这样的实施例中，可以将第二电压VDDP施加到第一NMOS晶体管N0的栅极，且可以将从第二缓冲器112输出的数据Ng施加到第二NMOS晶体管N1的栅极。

第二下沉电路170可以根据从下沉控制电路180接收的下沉控制信号Ng1的值向输出端151施加地电压VSS。第二下沉电路170可以包括例如在输出端151和地之间串联连接的第三偏压驱动器N2和第三主驱动器N3。

驱动器N2和N3的每个可以用NMOS晶体管来实现。在这样的实施例中，可以将第二电压VDDP施加到第三NMOS晶体管N2的栅极，且可以将从下沉控制电路180输出的下沉控制信号Ng1施加到第四NMOS晶体管N3的栅极。

在依照发明概念的原理的示例性实施例中，下沉控制电路180可以基于与指示信号Ls_SP0和Ls_SP1有关的选择信号Node-x和从第二缓冲器112接收的数据Ng产生下沉控制信号Ng1。

与指示信号Ls_SP0和Ls_SP1有关的选择信号Node_x可以例如是从多个选择信号中作为解码指示信号Ls_SP0和Ls_SP1的结果而产生的信号。

第二下沉电路170和下沉控制电路180可以响应于第一电压VDDO的电平而操作以调整通过衬垫10-6输出的缓存的输出数据OUT的可靠性，例如输出定时（output timing）和/或占空比。

图3B是根据依照发明概念的原理的其它示例性实施例的与图1或图2中示出的输出缓冲器100对应的输出缓冲器100B的框图。图3B中示出的输出缓冲器电路130B与图3A中示出的输出缓冲器电路130A除了第一下沉电路160’和第二下沉电路170’之外大致具有相同的结构。

在依照发明概念的原理的示例性实施例中，第一下沉电路160’可以根据从第二缓冲器112接收的数据Ng的值向输出端151施加地电压VSS。第一下沉电路160’包括在输出端151和地（这里还被称为公共端）之间串联连接的多个驱动器N0、N0’和N1。

驱动器N0、N0’和N1的每个可以用NMOS晶体管来实现。在这样的实施例中，可以将第二电压VDDP施加到NMOS晶体管N0和N0’的每个的栅极，且可以将从第二缓冲器112输出的数据Ng施加到第二NMOS晶体管N1的栅极。

第二下沉电路170’可以根据从下沉控制电路180接收的下沉控制信号Ng1的值向输出端151施加地电压VSS。第二下沉电路170’可以包括例如在输出端151和地或公共端之间串联连接的多个驱动器N2、N2’和N3。

驱动器N2、N2’和N3的每个可以用NMOS晶体管来实现。在这样的实施例中，可以将第二电压VDDP施加到NMOS晶体管N2和N2’的每个的栅极，且可以将从下沉控制电路180输出的下沉控制信号Ng1施加到第四NMOS晶体管N3的栅极。

图3C是根据依照发明概念的原理的另外的示例性实施例的与图1或图2中示出的输出缓冲器100对应的输出缓冲器100C的框图。图3C中示出的输出缓冲器电路130C与图3B中示出的输出缓冲器电路130B除了源控制电路140’和源电路150’之外大致具有相同的结构。输出缓冲器100A、100B和100C可以是图1或图2中所示的输出缓冲器100的不同的实施例。

源控制电路140’可以基于输出数据DATA（即缓冲器111的输出数据）和指示第一电压VDDO的直流电平的指示信号Ls_SP0和Ls_SP1产生第一源控制信号Pg0。此外，源控制电路140’可以基于指示信号Ls_SP0和Ls_SP1产生第二源控制信号Pg_bias和第三源控制信号Pg_bias2。

在依照发明概念的原理的示例性实施例中，源电路150’响应于源控制信号Pg0、Pg_bias和Pg_bias2向输出端151施加第一电压VDDO。源电路150’包括在在用于提供第一电压VDDO的第一电压端和输出端151之间串联连接的多个驱动器P0、P1和P1’。

驱动器P0、P1和P1’的每个可以例如用PMOS晶体管来实现。在这样的实施例中，可将第一源控制信号Pg0施加到第一PMOS晶体管P0的栅极，可以将第二源控制信号Pg_bias施加到第二PMOS晶体管P1的栅极，并将第三源控制信号Pg_bias2施加到第三PMOS晶体管P1’的栅极。在依照发明概念的示例性实施例中，源控制信号Pg_bias和Pg_bias2可以是相同的信号。在依照发明概念的原理的示例性实施例中，驱动器P0、P1和P1’的每个可以例如由NMOS晶体管实现。

图4是包括根据依照发明概念的原理的另外的示例性实施例的输出缓冲器100的半导体设备10C的框图。参照图1和图4，半导体设备10C还包括多个衬垫10-4和10-5以接收指示信号SP0和SP1。在这样的实施例中，核心逻辑电路20传输输出数据DATA到输出缓冲器100。

可以分别使用开关SW1和SW2设定指示第一电压VDDO的直流电平的各自的指示信号SP0和SP1的值。例如，当连接到第四衬垫10-4的第一开关SW1连接到传输第二电压VDDP的线时，第一指示信号SP0可以在逻辑1上，或为高值。当第一开关SW1连接到地或公共端时，第一指示信号SP0可以在逻辑0上，或为低值。当连接到第五衬垫10-5的第二开关SW2连接到传输第二电压VDDP的线时，第二指示信号SP1可以在逻辑1上，或为高值。当第二开关SW2连接到地时，第二指示信号SP1可以在逻辑0上，或为低值。

开关SW1和SW2的每个可以用例如熔丝、反熔丝或电子熔丝来实现。因此，可以使用熔丝、反熔丝或电子熔丝手动地设定指示信号SP0和SP1的每个的值。例如，指示信号SP0和SP1的值可以由制造商设定，从而使得在制造半导体设备10C之后不能改变SP0和SP1的值。

图5A是根据依照发明概念的原理的示例性实施例的与图4中所示的输出缓冲器100对应的输出缓冲器100A’的框图。参照图3A、图4和图5A，内部预驱动器逻辑电路110’只位移输出数据DATA的电平，且指示信号SP0和SP1直接输入到源控制电路140。即，图5A中所示的输出缓冲器100A’除了内部预驱动器逻辑电路110’之外具有与图3A中所示的输出缓冲器100A大致相同的结构。

图5B是根据依照发明概念的原理的示例性实施例的与图4中所示的输出缓冲器100对应的输出缓冲器100B’的框图。参照图3B、图4和图5B，可由内部预驱动器逻辑电路110’位移输出数据DATA的电平，且指示信号SP0和SP1可直接输入到源控制电路140。即，图5B中所示的输出缓冲器100B’除了内部预驱动器逻辑电路110’之外具有与图3B中所示的输出缓冲器100B大致相同的结构。

图5C是根据依照发明概念的原理的示例性实施例的与图4中所示的输出缓冲器100对应的输出缓冲器100C’的框图。参照图3C、图4和图5C，内部预驱动器逻辑电路110’只可位移输出数据DATA的电平，且指示信号SP0和SP1可直接输入到源控制电路140。即，图5C中所示的输出缓冲器100C’除了内部预驱动器逻辑电路110’之外具有与图3C中所示的输出缓冲器100C大致相同的结构。

图6A是依照图3A、3B、5A或5B中所示的发明概念的原理的源控制电路140的示例性实施例的框图。为了描述清楚起见，将指示信号SP0和SP1以及电平位移的指示信号Ls_SP0和Ls_SP1通称为“指示信号”，且将输出数据DATA和电平位移的数据Ls_data通称为“输出数据”。

源控制电路140包括解码电路200、参考电压产生电路300、第一控制信号产生电路400以及第二控制信号产生电路500。在依照发明概念的原理的示例性实施例中，解码电路200解码指示第一电压VDDO的直流电平的指示信号Ls_SP0和Ls_SP1，并产生选择信号A、B、C和D作为解码结果。

图7是依照图6A或图6B所示的解码电路200的发明概念的原理的示例性实施例的电路图。参考图7，解码电路200包括第一选择信号产生电路210和第二选择信号产生电路220。

在依照发明概念的原理的示例性实施例中，第一和第二选择信号产生电路210和220响应于第一和第二指示信号Ls_SP0和Ls_SP1分别产生第一选择信号A、B和第二选择信号C、D。

第一选择信号产生电路210包括NAND（与非）门211和第一反相器213。使用第二电压VDDP和地电压VSS作为工作电压的与非门211对指示信号Ls_SP0和Ls_SP1进行与非操作以产生选择信号A。使用第二电压VDDP和地电压VSS作为工作电压的第一反相器213反转与非门211接收的选择信号A从而产生选择信号B。

第二选择信号产生电路220包括第二反相器221、NOR（或非）门223和第三反相器225。使用第二电压VDDP和地电压VSS作为工作电压的第二反相器221反转第一指示信号Ls_SP0并产生反转的第一指示信号Ls_SP0B。使用第二电压VDDP和地电压VSS作为工作电压的或非门223对反转的第一指示信号Ls_SP0B和第二指示信号Ls_SP1进行或非操作并从而产生选择信号D。使用第二电压VDDP和地电压VSS作为工作电压的反相器225反转从或非门223接收的选择信号D从而产生选择信号C。

在依照发明概念的原理的示例性实施例中，当第一电压VDDO的直流电平是第一电平V1时，第一指示信号SP0可以设定为逻辑0且第二指示信号SP1可设定为逻辑0或逻辑1。在这种情况下，第二指示信号SP1为无需介意（don’t care）(X)。

当第一电压VDDO的直流电平是第二电平V2时，第一指示信号SP0设定为逻辑1且第二指示信号SP1可设定为逻辑0。当第一电压VDDO的直流电平是第三电平V3时，第一指示信号SP0设定为逻辑1且第二指示信号SP1可设定为逻辑1。例如第一电平V1可以是1.8V，第二电平V2可以是2.5V或3.0V，且第三电平V3可以是3.3V。

由第一和第二选择信号产生电路210和220基于指示信号SP0和SP1的逻辑、电平或仅仅值而产生的选择信号A、B、C和D以函数表230的表格显示。选择信号A、B、C和D中的一个信号例如C发送到下沉控制电路180，即Node_x=C。

可被称为自我栅极偏压追随电路（self-gate bias tracking circuit）的参考电压产生电路300（例如在图6A和6B中示出）响应于指示信号（例如反转的第一指示信号Ls_SP0B）和选择信号A、B、C和D中的一个，输出多个内部电压中的一个电压作为参考电压VREF。

图8是根据依照发明概念的原理的示例性实施例的与图6A或图6B中示出的参考电压产生电路300对应的参考电路产生电路300A的电路图。当第一电压VDDO的直流电平是第三电平V3时，参考电压产生电路300A响应于第一选择信号A和B输出与第二电压VDDP有关的内部电压REF1作为参考电压VREF。

当第一电压VDDO的直流电平是第二电平V2时，参考电压产生电路300A响应于第二选择信号C和D输出与第三电压VDD有关的内部电压REF2作为参考电压VREF。当第一电压VDDO的直流电平是第一电平V1时，参考电压产生电路300A响应于反转的第一指示信号Ls_SP0B输出地电压作为参考电压VREF。

在依照发明概念的原理的示例性实施例中，参考电压产生电路300A包括第一电压产生电路310、第二电压产生电路320、第三电压产生电路330和电容器C1。

第一电压产生电路310响应于第一选择信号A和B输出与第二电压VDDP有关的内部电压REF1作为参考电压VREF。第一电压产生电路310包括第一电压产生器311和第一传输电路313。

在依照发明概念的原理的示例性实施例中，第一电压产生器311产生与第二电压VDDP有关的内部电压REF1且第一传输电路313响应于第一选择信号A和B将内部电压REF1发送到输出端TM1。第一电压产生器311包括在用于提供第二电压VDDP的第二电压端和节点ND1之间串联连接的晶体管N10和P10。

NMOS晶体管N10的栅极通过电阻R1连接到用于提供第一电压VDDO的第一电压端（或节点），并且因此，通过电阻R1产生的偏压可以施加到NMOS晶体管N10的栅极。因此，NMOS晶体管N10可以保持在导通状态。

选择信号A可以施加到PMOS晶体管P10的栅极。当选择信号A是逻辑0时，即，当第一电压VDDO是第三电压V3（例如3.3V）时，如图7中表230所示，第一电压产生器311（例如PMOS晶体管P10）向节点ND1提供与第二电压VDDP有关的电流。

NMOS晶体管N11、N12、N13和N14分别向节点ND2、ND3、ND4和ND5提供电流或电荷。PMOS晶体管P11、P12、P13和P14分别使节点ND2、ND3、ND4和ND5的电流或电荷放电，从而保持每个节点ND2、ND3、ND4和ND5的电压恒定。

PMOS晶体管P14的栅极通过电阻R2连接到地。电阻R2可以向PMOS晶体管P14的栅极提供偏压电压。因此，PMOS晶体管P14可以保持在导通状态。

当响应于逻辑0的选择信号通过NMOS晶体管N10将第二电压VDDP施加到节点ND1时，节点ND2的电压REF1响应于NMOS晶体管N11的阈值电压Vth_N11变为VDDP-Vth_N11。此时，PMOS晶体管P11响应于通过NMOS晶体管N12施加到节点ND3的电压弱导通。因此，PMOS晶体管P11防止内部电压REF1由于第二电压VDDP而增加。

因为PMOS晶体管P11中有泄漏电流流动，因此节点ND2的电压REF1略小于VDDP-Vth_N11。此时，内部电压REF1作为参考电压VREF输出，并且因此，施加到图10中示出的第一控制信号产生电路400的参考电压VREF保持PMOS晶体管P21、P22、P23和P24的氧化栅极的可靠性。因此，可以可靠地保持充当高压容限电平位移器的第一控制信号产生电路400的工作点。

第一传输电路313可以响应于第一选择信号A和B将内部电压REF1作为参考电压VREF发送到输出端TM1。第一传输电路313可以例如用传输门来实现。

在依照发明概念的原理的示例性实施例中，当第一电压VDDO的直流电平是第二电平V2（在示例性实施例中2.5V）时，第二电压产生电路320响应于第二选择信号C和D输出与第三电压VDD有关的内部电压REF2作为参考电压VREF。

第二电压产生电路320包括响应于选择信号C输出第三电压VDD的第二电压产生器P15，和响应于第二选择信号C和D将从第二电压产生器P15接收的内部电压REF2发送到输出端TM1作为参考电压VREF的第二传输电路321。

可以用PMOS晶体管来实现第二电压产生器P15并且可以用传输门来实现第二传输电路321。

在依照发明概念的原理的示例性实施例中，当第一电压VDDO的直流电平是第一电平V1时，第三电压产生电路330可响应于反转的第一指示信号Ls_SP0B输出地电压VSS作为参考电压VREF。可以用NMOS晶体管实现第三电压产生电路330。电容器C1可以连接在用于提供第二电压VDDP的第二电压端和输出端TM1之间，并且可以起到稳定通过输出端（或节点）TM1输出的参考电压VREF的电平的作用。

图9是根据依照发明概念的原理的其它示例性实施例的与图6A或图6B中示出的参考电压产生电路300对应的参考电压产生电路300B的电路图。

参考电压产生电路300B包括第一电压产生电路340、第一传输电路350、第二传输电路360和第二电压产生电路330’。第一电压产生电路340可基于第一电压VDDO和例如第一选择信号A和B中的一个信号A产生与第二电压VDDP有关的内部电压REF1和REF2’。

图9中所示的第一电压产生电路340可具有和图8中第一电压产生器311大致相同的结构。然而，图9中所示的第一电压产生电路340产生节点ND2的电压和节点ND3的电压分别作为内部电压REF1和REF2’。

第一传输电路350响应于第一选择信号A和B发送内部电压REF1到输出端TM1。例如，当第一电压VDDO的直流电平是第三电平V3时，第一传输电路350响应于第一选择信号A和B发送内部电压REF1到输出端TM1。第二传输电路360响应于第二选择信号C和D发送内部电压REF2’到输出端TM1。例如，当第一电压VDDO的直流电平是第二电平V2（在示例性实施例中为3.0V）时，第二传输电路360响应于第二选择信号C和发送内部电压REF2’到输出端TM1。

依照图9中所示的第二电压产生电路330’的发明概念的原理的示例性实施例的结构与图8所示的第三电压产生电路330的大致相同。因此，当第一电压VDDO的直流电平是第一电平V1时，第二电压产生电路330’响应于反转的第一指示信号Ls_SP0B发送地电压VSS到输出端TM1作为参考电压VREF。

在依照发明概念的原理的示例性实施例中，电容器C1连接在用于提供第二电压VDDP的第二电压端和输出端TMA之间。电压器C1可以起到稳定通过输出端TM1输出的参考电压VREF的电平的作用。

如上所述，当第一电压VDDO的直流电平是第三电平V3时，参考电压产生电路300B响应于第一选择信号A和B输出内部电压REF1；当第一电压VDDO的直流电平是第二电平V2时，参考电压产生电路300B响应于第二选择信号C和D输出内部电压REF2’；且当第一电压VDDO的直流电平是第一电平V1时，参考电压产生电路300B响应于反转的第一指示信号Ls_SP0B输出地电压VSS。

第一控制信号产生电路400基于输出数据Ls_data、反转的第一指示信号Ls_SP0B和参考电压VREF产生第一源控制信号Pg0，其可以取第一电压VDDO或参考电压VREF的值。即，第一控制信号产生电路400基于输出数据Ls_data、指示信号SP0和SP1以及参考电压VREF的值产生第一控制信号Pg0。

在图10的电路图中描述了诸如图6A和图6B所示的第一控制信号产生电路400的依照发明概念的原理的示例性实施例。第一控制信号产生电路400根据参考电压VREF的电平调整第一源控制信号Pg0的电平。

第一源控制信号Pg0可以取第一电压VDDO或参考电压VREF的值。更具体地，第一源控制信号Pg0可以在第一电压VDDO和VREF+Vth_P23之间摆动，其中Vth_P23指示PMOS晶体管P23的阈值电压。源控制信号Pg0和Pg0B是差分信号。

第二控制信号产生电路500可以响应于反转的第一指示信号Ls_SP0B和例如选择信号A、B、C和D输出与第二电压VDDP有关的内部电压、与第三电压VDD有关的内部电压和地电压VSS中的一个电压作为第二源控制信号Pg_bias。

图11是根据依照发明概念的原理的示例性实施例的图6A或图6B中所示的第二控制信号产生电路500的电路图。第二控制信号产生电路500在当第一电压VDDO的直流电平是第三电平V3时响应于第一选择信号A和B输出与第二电压VDDP有关的内部电压；当第一电压VDDO的直流电平是第二电平V2时响应于第二选择信号C和D输出与第三电压VDD有关的内部电压；并且当第一电压VDDO的直流电平是第一电压V1时响应于反转的第一指示信号Ls_SP0B输出地电压VSS。

第二控制信号产生电路500包括第一传输电路510、第二传输电路520、第三传输电路530和电容器C2。

第一传输电路510响应于第一选择信号A和B输出与第二电压VDDP有关的内部电压到输出端TM2。第一传输电路510包括第一电压产生器511和第一传输器513。第一电压产生器511输出与第二电压VDDP有关的内部电压，且第一传输器513响应于第一选择信号A和B将从第一电压产生器511接收的内部电压发送到输出端TM2。可以用例如反相器实现第一电压产生器511。由于反相器511的输入端接地，因此反相器511可以输出与第二电压VDDP有关的内部电压。第二传输电路520响应于第二选择信号C和D输出与第三电压VDD有关的内部电压到输出端TM2。

第二传输电路520包括第二电压产生器P31和第二传输器521。第二电压产生器P31响应于选择信号C输出与第二电压VDDP有关的内部电压。第二电压产生器P31可以用例如PMOS晶体管来实现。第二传输器521响应于第二选择信号C和D发送与第三电压VDD有关的内部电压到输出端TM2。

第三传输电路530响应于反转的第一指示信号Ls_SP0B输出地电压VSS到输出端TM2。第三传输电路530可以用PMOS晶体管来实现。电容器C2连接在用于提供第二电压VDDP的第二电压端和输出端TM2之间。电容器C2可以起到稳定通过输出端TM2输出的第二源控制信号Pg_bias的电平的作用。

图12是根据依照发明概念的原理的其它示例性实施例的图6A或图6B所示的第二控制信号产生电路500的电路图。第二控制信号产生电路500在当第一电压VDDO的直流电平是第三电平V3时响应于第一选择信号A和B输出内部电压REF3，并且在当第一电压VDDO的直流电平是第二电平V2时响应于第二选择信号C和D输出内部电压REF4。内部电压REF4可以例如小于内部电压REF3。

第二控制信号产生电路500当第一电压VDDO的直流电平是第一电平V1时响应于反转的第一指示信号Ls_SP0B输出地电压VSS。第二控制信号产生电路500包括电压产生电路540、第一传输电路541、第二传输电路550、第三传输电路560以及电容器C3。

电压产生电路540产生与第二电压VDDP有关的内部电压REF3和REF4。电压产生电路540包括多个二极管连接的PMOS晶体管P41、P43和P45。由二极管连接的PMOS晶体管P41产生内部电压REF3。由串联连接的二极管连接的PMOS晶体管P43和P45产生内部电压REF4。

第一传输电路541响应于第一选择信号A和B输出内部电压REF3到输出端TM2。第二传输电路550响应于第二选择信号C和D输出内部电压REF4到输出端TM2。第三传输电路560响应于反转的第一指示信号Ls_SP0B输出地电压VSS到输出端TM2。电容器C3连接在用于提供第二电压VDDP的第二电压端和输出端TM2之间。电容器C3可以起到稳定通过输出端TM2输出的第二源控制信号Pg_bias的电平的作用。

图6B的框图描述了图3C或图5C示出的源控制电路140’的依照发明概念的原理的示例性实施例。图6B中所示的源控制电路140’除了第三控制信号产生电路500’之外可以具有与图6A中所示的源控制电路140大致相同的结构。

第三控制信号产生电路500’响应于反转的第一指示信号Ls_SP0B和选择信号A、B、C和D产生第三源控制信号Pg_bias2。

第三控制信号产生电路500’的结构可以和第二控制信号产生电路500的结构相同。因此，第三源控制信号Pg_bias2可以和第二源控制信号Pg_bias相同。在依照发明概念的原理的示例性实施例中，源控制电路140’可以不包括第三控制信号产生电路500’且可以将仅使用第二控制信号产生电路500产生的第二源控制信号Pg_bias施加到图3C或图5C所示的PMOS晶体管P1和P1’的栅极。

图13的电路图中描述了依照图3A、3B、3C、5A、5B或5C所示的下沉控制电路180的发明概念的原理的示例性实施例。下沉控制电路180可以响应于选择信号A、B、C和D中一个信号例如C（=Node_x）和从第二缓冲器112输出的数据Ng控制第二下沉电路170或170’的例如“开”或“关”的操作。

下沉控制电路180防止通过衬垫10-6输出的缓存的输出数据OUT的转换时间、传播延迟时间和/或占空比由于源电路150或150’中包括的PMOS晶体管（P0和P1或P0、P1和P1’）的数目和第一下沉电路160或160’中包括的NMOS晶体管（N0和N1或N0、N1和N1’）的数目之间的不同造成的改变。

即，下沉控制电路180可以根据第一电压VDDO的直流电平通过使NMOS晶体管N3导通或截止从而稳定通过衬垫10-6输出的缓存的输出数据OUT。

下沉控制电路180包括控制信号产生电路181和下沉控制信号产生电路183。控制信号产生电路181从选择信号A、B、C和D中的例如C（=Node_x）的一个信号产生彼此互补的控制信号XB和X。控制信号产生电路181包括彼此串联连接的反相器181-1和181-2。下沉控制信号产生电路183响应于互补的控制信号XB和X控制从第二缓冲器112输出的数据Ng的传输。

当第一电压VDDO的直流电平是第一或第三电平V1或V3时，如有关图7的讨论所描述的，下沉控制信号产生电路183将从第二缓冲器112输出的数据Ng施加到NMOS晶体管N3的栅极作为下沉控制信号Ng1。因此，当数据Ng是逻辑1时，NMOS晶体管N1和N3导通。当数据Ng是逻辑0时，NMOS晶体管N1和N3截止。

然而，当第一电压VDDO的直流电平是第二电平V2时，选择信号C是逻辑0，且因此反相器181-1的输出信号XB是逻辑1而反相器181-2的输出信号X是逻辑2。因此，传输电路185切断且NMOS晶体管N61导通，且因此，NMOS晶体管N3截止。

图14是示出在根据依照发明概念的原理的示例性实施例的图3A、3B、3C、5A、5B或5C中所示的输出缓冲器电路130A、130B或130C的操作中涉及的信号波形图。

图14示出当第一电压VDDO是3.3V，第二电压VDDP是1.8V，第三电压VDD是0.9V且输出缓冲器电路130A、130B或130C的工作频率是133MHz时的仿真波形。在这个示例性实施例中，从参考电压产生电路300输出的参考电压VREF是1.4V；第一源控制信号Pg0在第一电压VDDO（即3.3V）和VREF+Vth_P23（即1.8V）之间摆动（这里又被称为“取值”）；第二源控制信号Pg_bias以参考电压VREF为中心摆动；信号Ng和Ng1在0V和1.8V之间摆动；且缓冲的输出数据OUT在0V和3.3V之间摆动。

图15是示出在根据依照发明概念的原理的示例性实施例的图3A、3B、3C、5A、5B或5C中所示的输出缓冲器电路130A、130B或130C的操作中涉及的信号波形图。

图15示出当第一电压VDDO是3.0V，第二电压VDDP是1.8V，第三电压VDD是0.9V且输出缓冲器电路130A、130B或130C的工作频率是133MHz时的仿真波形。

在这个示例性实施例中，从参考电压产生电路300输出的参考电压VREF是1.2V；第一源控制信号Pg0在第一电压VDDO（即3.0V）和VREF+Vth_P23（即1.6V）之间摆动；第二源控制信号Pg_bias以参考电压VREF为中心摆动；信号Ng在0V和1.8V之间摆动；下沉控制信号Ng1保持在地电压VSS；且缓冲的输出数据OUT在0V和3.0V之间摆动。

图16是示出在根据依照发明概念的原理的示例性实施例的图3A、3B、3C、5A、5B或5C中所示的输出缓冲器电路130A、130B或130C的操作中涉及的信号波形图。

图16示出当第一电压VDDO是1.8V，第二电压VDDP是1.8V，第三电压VDD是0.9V且输出缓冲器电路130A、130B或130C的工作频率是133MHz时的仿真波形。在这个示例性实施例中，从参考电压产生电路300输出的参考电压VREF是0.0V；第一源控制信号Pg0在0.0V和1.8V之间摆动；信号Ng和Ng1在0V和1.8V之间摆动；第二源控制信号Pb_bias保持在地电压VSS；且缓冲的输出数据OUT在0V和1.8V之间摆动。

如参照图1至图16所描述的，即使当PMOS晶体管P0的耐受电压是1.8V且第一电压VDDO具有从1.8V到3.3V的范围内的值，源控制电路140或140’产生具有取决于第一电压VDDO和参考电压VREF的摆动范围的第一源控制信号Pg0，因此以高速工作而不损坏PMOS晶体管P0的氧化栅极。

图17是根据依照发明概念的原理的示例性实施例的图3A、3B、3C、5A、5B或5C中所示的输出缓冲器电路130A、130B或130C的操作方法的流程图。

在操作S10中源控制电路140或140’响应于作为解码指示信号Ls_SP0和Ls_SP1的结果产生的选择信号A、B、C和D从图6中的内部电压REF1、REF2和VSS或图7中的REF1、REF2’和VSS选择出电压作为参考电压VREF，其中指示信号Ls_SP0和Ls_SP1指示工作电压（例如第一电压VDDO）的直流电平。

在操作S20中，源控制电路140或140’响应于指示信号（例如Ls_SP0和Ls_SP1）中的一个指示信号（例如Ls_SP0B）、输出数据Ls_data和参考电压VREF调整第一源控制信号Pg0的摆动电平。第一源控制信号Pg0的摆动电平取决于工作电压VDDO和参考电压VREF。

在操作S30中，源控制电路140或140’响应于指示信号（例如Ls_SP0和Ls_SP1）中的一个指示信号（例如Ls_SP0B）和选择信号A、B、C和D调整第二源控制信号Pg_bias的电平。在操作S40中，源控制电路140或140’根据第一源控制信号Pg0和第二源控制信号Pg_bias向输出端151提供工作电压VDDO。

在操作S50中，下沉控制电路180响应于互补的控制信号XB和X产生与从第二缓冲器112输出的数据Ng对应的下沉控制信号Ng1，互补的控制信号XB和X响应于选择信号A、B、C和D中的信号（例如C）而产生。在操作S60中，第二下沉电路170或170’响应于下沉控制信号Ng1向输出端151施加地电压VSS。

图18是包括依照图1所示的发明概念的原理的半导体设备10A的数据处理系统600的框图。数据处理系统600可以由基于印刷电路板（PCB）的系统实现并且可以包括片上系统（SoC）610和显示器620。

在依照发明概念的原理的示例性实施例中，数据处理系统600可以作为便携设备（或计算系统）的一部分来实现，便携设备（或计算系统）是诸如例如移动电话机、智能电话机、平板个人计算机（PC）、个人数字助理（PDA）、便携多媒体播放器（PMP）、MP3播放器或存储卡。SoC 610包括依照发明概念的原理的半导体设备10A、电源管理单元（PMU）611和显示控制器613。

PMU 611可以分别通过衬垫10-1至10-3向半导体设备10A提供电压VDDO、VDDP和VDD。显示控制器613可以接收从半导体设备10A输出的缓存的数据OUT到OUTm并将它们发送到显示器620。可以将缓存的数据OUT到OUTm分别从输出缓冲器电路输出。每个输出缓冲器电路的结构与有关图3A、3B、3C、5A、5B或5C的讨论中描述的输出缓冲器电路130A、130B或130C的结构大致相同。

图19是包括图2所示的半导体设备10B的数据处理系统700的框图。数据处理系统700可以由基于PCB的系统实现并且可以包括SoC 710和显示器720。

数据处理系统700可以作为便携设备的一部分来实现，便携设备是诸如例如移动电话机、智能电话机、平板PC、PDA、PMP、MP3播放器或存储卡。

SoC 710包括依照发明概念的原理的半导体设备10B、PMU 711和显示控制器713。PMU 711可以分别通过衬垫10-1至10-3向半导体设备10B提供电压VDDO、VDDP和VDD。显示控制器713可以接收从半导体设备10B输出的缓存的数据OUT到OUTm并将其传输到显示器720。可以将缓存的数据OUT到OUTm分别从输出缓冲器电路输出。每个输出缓冲器电路的结构可以与有关图3A、3B、3C、5A、5B或5C的讨论中描述的输出缓冲器电路130A、130B或130C的结构大致相同。

根据依照发明概念的原理的示例性实施例的输出缓冲器电路可以根据供电电压改进输出信号的性能，例如转换时间、传播延迟时间和/或占空比，并且不需要单独的偏压电路。此外，依照发明概念的原理的输出缓冲器电路可以以高速缓存输出数据并且保证主驱动器中使用的PMOS晶体管的氧化栅极的可靠性。

尽管已经参照本发明概念的示例性实施例具体示出并描述了本发明概念，然而应该理解在不偏离由下述权利要求限定的发明概念的主旨和范围内可以在其中进行各种形式和细节的改变。

Claims (28)

1.一种操作包括源控制电路和源电路的输出缓冲器电路的方法，该方法包括：

通过该源控制电路响应于指示工作电压的直流(DC)电平的指示信号和来自核心逻辑电路的输出数据产生第一源控制信号；

通过该源控制电路响应于该指示信号产生第二源控制信号；以及

通过该源电路响应于第一源控制信号和第二源控制信号向该输出缓冲器电路的输出端施加工作电压，其中所述指示信号和所述输出数据已经由电平位移器进行过电平位移。

2.根据权利要求1所述的方法，其中所述第一源控制信号在工作电压和参考电压之间摆动，且该参考电压是基于作为解码指示信号的结果而产生的选择信号、从多个内部电压中选出的信号。

3.根据权利要求1所述的方法，其中所述产生第一源控制信号包括：

通过解码所述指示信号产生选择信号；

响应于该选择信号和该指示信号中的一个指示信号从多个内部电压中选择一个电压作为参考电压；以及

响应于该参考电压、该输出数据和指示信号中的该一个指示信号产生在工作电压和参考电压之间摆动的第一源控制信号。

4.根据权利要求1所述的方法，其中产生第二源控制信号包括响应于通过解码该指示信号产生的选择信号和该指示信号中的一个指示信号从多个内部电压中产生信号作为第二源控制信号。

5.根据权利要求1所述的方法，还包括：

响应于所述输出数据和通过解码所述指示信号产生的选择信号中的一个选择信号产生下沉控制信号；以及

响应于该下沉控制信号向该输出端施加地电压。

6.根据权利要求5所述的方法，其中产生下沉控制信号包括：

响应于选择信号中的一个选择信号产生彼此互补的控制信号；以及

响应于该互补的控制信号输出所述输出数据作为下沉控制信号。

7.一种输出缓冲器电路，包括：

源控制电路，以产生第一源控制信号和第二源控制信号，所述第一源控制信号取决于指示第一电压的直流(DC)电平的指示信号和来自核心逻辑电路的输出数据，并且所述第二源控制信号取决于该指示信号；

源电路，以响应于所述第一源控制信号和所述第二源控制信号向该输出缓冲器电路的输出端施加第一电压；以及

第一下沉电路，以响应于输出数据向该输出端施加地电压；

第二下沉电路，以响应于下沉控制信号向该输出端施加地电压；以及

下沉控制电路，以响应于输出数据和作为解码指示信号的结果而产生的选择信号中的信号产生下沉控制信号。

8.根据权利要求7所述的输出缓冲器电路，其中所述源控制电路响应于作为解码指示信号的结果产生的选择信号和指示信号中的一个指示信号而从多个内部电压中产生电压作为参考电压，并且产生在第一电压和该参考电压之间摆动的第一源控制信号。

9.根据权利要求7所述的输出缓冲器电路，其中所述源控制电路响应于作为解码指示信号的结果而产生的选择信号和该指示信号中的一个指示信号而从多个内部电压中产生电压作为第二源控制信号。

10.根据权利要求7所述的输出缓冲器电路，其中所述源控制电路包括：

解码电路，以解码指示信号以及输出选择信号；

参考电压产生电路，以响应于指示信号中的第一指示信号和该选择信号而从多个第一内部电压中输出电压作为参考电压；

第一控制信号产生电路，以产生在第一电压和该参考电压之间摆动的第一源控制信号；以及

第二控制信号产生电路，以响应于第一指示信号和选择信号从多个第二内部电压中产生电压作为第二源控制信号。

11.根据权利要求10所述的输出缓冲器电路，其中所述解码电路包括：

第一选择信号产生电路，以响应于指示信号中的第一指示信号和第二指示信号产生包括在选择信号中且彼此互补的第一选择信号；以及

第二选择信号产生电路，以响应于反转的第一指示信号和第二指示信号产生包括在选择信号中且彼此互补的第二选择信号。

12.根据权利要求11所述的输出缓冲器电路，其中参考电压产生电路包括：

第一电压产生电路，以响应于第一选择信号输出与第二电压有关的内部电压作为参考电压；

第二电压产生电路，以响应于第二选择信号输出与第三电压有关的内部电压作为参考电压；

第三电压产生电路，以响应于第一指示信号输出地电压作为参考电压；以及

电容器，连接在用于提供第二电压的电压端和输出参考电压的电压输出端之间。

13.根据权利要求11所述的输出缓冲器电路，其中所述参考电压产生电路包括：

第一电压产生电路，以产生与第二电压有关的第一内部电压；

第一传输电路，以响应于第一选择信号将第一内部电压的一个作为参考电压发送到参考电压产生电路的电压输出端；

第二传输电路，以响应于第二选择信号将第一内部电压的另一个作为参考电压发送到参考电压产生电路的电压输出端；

第二电压产生电路，以响应于第一指示信号将地电压作为参考电压输出到参考电压产生电路的电压输出端；以及

电容器，连接在用于提供第二电压的电压端和参考电压产生电路的电压输出端之间。

14.根据权利要求10所述的输出缓冲器电路，其中所述第一控制信号产生电路输出在第一电压和参考电压之间摆动的第一源控制信号。

15.根据权利要求10所述的输出缓冲器电路，其中所述第一控制信号产生电路输出第一源控制信号，该第一源控制信号在第一电压和参考电压与响应于该参考电压工作的金属氧化半导体(MOS)晶体管的阈值电压的和之间摆动。

16.根据权利要求11所述的输出缓冲器电路，其中第二控制信号产生电路包括：

第一传输电路，以响应于第一选择信号输出与第二电压有关的内部电压作为第二源控制信号；

第二传输电路，以响应于第二选择信号输出与第三电压有关的内部电压作为第二源控制信号；

第三传输电路，以响应于第一指示信号输出地电压作为第二源控制信号；以及

电容器，连接在用于提供第二电压的电压端和第二控制信号产生电路的输出端之间。

17.根据权利要求11所述的输出缓冲器电路，其中第二控制信号产生电路包括：

电压产生电路，以产生与第二电压有关的第二内部电压；

第一传输电路，以响应于第一选择信号输出第二内部电压的一个作为第二源控制信号；

第二传输电路，以响应于第二选择信号输出第二内部电压的另一个作为第二源控制信号；

第三传输电路，以响应于第一指示信号输出地电压作为第二源控制信号；以及

电容器，连接在用于提供第二电压的电压端和第二控制信号产生电路的输出端之间。

18.根据权利要求7所述的输出缓冲器电路，其中当源电路响应于第一源控制信号、第二源控制信号和第三源控制信号向该输出端提供第一电压时，该源控制电路还响应于指示信号产生第三源控制信号。

19.根据权利要求18所述的输出缓冲器电路，其中所述源控制电路包括：

解码电路，以解码指示信号以及输出选择信号；

参考电压产生电路，以响应于指示信号中的第一指示信号和该选择信号而从多个第一内部电压中输出电压作为参考电压；

第一控制信号产生电路，以产生在第一电压和该参考电压之间摆动的第一源控制信号；

第二控制信号产生电路，以响应于第一指示信号和选择信号从多个第二内部电压中产生电压作为第二源控制信号；以及

第三控制信号产生电路，以响应于第一指示信号和选择信号产生与第二源控制信号相同的第三源控制信号。

20.根据权利要求7所述的输出缓冲器电路，其中所述下沉控制电路包括：

控制信号产生电路，以响应于选择信号中的信号产生彼此互补的控制信号；以及

下沉控制信号产生电路，以响应于互补的控制信号输出所述输出数据作为下沉控制信号。

21.根据权利要求7所述的输出缓冲器电路，其中源电路包括串联连接在用于提供第一电压的电压端和该输出端之间的P型金属氧化半导体(PMOS)晶体管，

一些PMOS晶体管响应于第一源控制信号工作；

其它的PMOS晶体管响应于第二源控制信号工作；

第二下沉电路包括串联连接在该输出端和地之间的N型金属氧化半导体(NMOS)晶体管，

一些NMOS晶体管响应于第二电压工作；以及

其它的NMOS晶体管响应于下沉控制信号工作。

22.一种片上系统SoC包括：

核心逻辑电路；以及

输出缓冲器电路，以缓存该核心逻辑电路的输出数据，

其中所述输出缓冲器电路包括；

源控制电路，以响应于指示工作电压的直流(DC)电平的指示信号和输出数据产生在工作电压和参考电压之间摆动的第一源控制信号，和响应于指示信号产生第二源控制信号；以及

源电路，以响应于第一源控制信号和第二源控制信号向所述输出缓冲器电路的输出端施加工作电压。

23.根据权利要求22所述的SoC，其中所述源控制电路响应于作为解码指示信号的结果而产生的选择信号和指示信号中的一个指示信号从多个第一内部电压中产生电压作为参考电压，并且响应于选择信号和指示信号中的该一个指示信号从多个第二内部电压中产生电压作为第二源控制信号。

24.根据权利要求22所述的SoC，还包括：

第一下沉电路，以响应于输出数据向该输出端施加地电压；

第二下沉电路，以响应于下沉控制信号向该输出端施加地电压；以及

下沉控制信号产生电路，以响应于输出数据和指示信号中的一个指示信号产生下沉控制信号。

25.根据权利要求22所述的SoC，还包括多个衬垫以接收指示信号。

26.根据权利要求22所述的SoC，其中所述指示信号和输出数据从核心逻辑电路输出。

27.根据权利要求22所述的SoC，还包括电平检测电路，以检测直流电平并产生指示信号。

28.一种便携设备包括：

包括核心逻辑电路和输出缓冲器电路的片上系统，其中输出缓冲器电路用于缓存该核心逻辑电路的输出数据；以及

显示器，以基于显示控制器的控制显示所述输出缓冲器电路的缓存的输出数据，

其中所述输出缓冲器电路包括：

源控制电路，以响应于指示工作电压的直流(DC)电平的指示信号和输出数据产生在工作电压和参考电压之间摆动的第一源控制信号，和响应于指示信号产生第二源控制信号；

源电路，以响应于第一源控制信号和第二源控制信号向所述输出缓冲器电路的输出端施加工作电压；

第一下沉电路，以响应于输出数据向该输出端施加地电压；

第二下沉电路，以响应于下沉控制信号向该输出端施加地电压；以及

下沉控制信号产生电路，以响应于输出数据和指示信号中的一个指示信号产生下沉控制信号，

其中所述源控制电路响应于作为解码指示信号的结果产生的选择信号和指示信号中的一个指示信号从多个第一内部电压中产生电压作为参考电压，且响应于选择信号和指示信号中的该一个指示信号从多个第二内部电压中产生电压作为第二源控制信号。