CN105610411B - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：第一电路，响应于接收到具有第一逻辑电平的使能信号和具有第一逻辑电平的时钟信号将第一电压提供给第一节点以将第一节点的电压电平从第一逻辑电平改变为第二逻辑电平；第二电路，响应于接收到具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号将第二电压提供给第二节点以将第二节点的电压电平从第一逻辑电平改变为第二逻辑电平。第二电路包括：运算电路，对使能信号的电压电平和第二节点的电压电平执行与非运算，以生成与非结果；开关，由所述与非结果所门控并且响应于所述与非结果是由具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号所产生而被导通，以将第二电压提供给第二节点。

Description

半导体装置
技术领域
本发明构思的实施例总体上涉及半导体装置。更具体地，本发明构思的实施例涉及能够控制时钟信号的生成的半导体装置中的逻辑电路。
背景技术
现代的半导体装置将各种各样的逻辑电路集成到单个芯片上。随着形成逻辑电路的元件和组件的集成密度增加，芯片的每单位面积的功耗逐渐增加。这种上升的每单位面积的功耗带来对于半导体芯片的部分或整体的热耗散的相对应的问题。
所谓的触发器(flip-flop)元件(以下，单独或统称为“触发器”)以及用来给触发器供应时钟信号的时钟门控电路被公认是属于逻辑电路的最比较耗电的元件。因此，研究和开发工作集中在减少半导体装置中的这些元件和相关电路的功耗并同时维持可接受的性能概况。
发明内容
本发明构思的实施例提供在降低功耗的情况下具有提高了的产品可靠性的半导体装置和半导体电路。
根据本发明的一方面，提供了一种半导体装置，包括：第一电路，被构造为接收使能信号和时钟信号并响应于接收到具有第一逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第一电压提供给第一节点以将第一节点的电压电平从第一逻辑电平改变为与第一逻辑电平不同的第二逻辑电平；第二电路，被构造为接收使能信号和时钟信号并响应于接收到具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第二电压提供给与第一节点不同的第二节点以将第二节点的电压电平从第一逻辑电平改变为第二逻辑电平。第二电路可包括：运算电路，被构造为对使能信号的电压电平和第二节点的电压电平执行与非运算，以生成与非结果；开关，由所述与非结果所门控并且响应于所述与非结果是由具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号所产生而被导通，以将第二电压提供给第二节点。
第一电压和第二电压中的一个电压可以是接地电压。
第一逻辑电平可以是逻辑高电平，并且第二逻辑电平可以是逻辑低电平。
第二电路可被进一步构造为响应于接收到具有第二逻辑电平的使能信号和具有第二逻辑电平的时钟信号，而将第三电压提供给第二节点以将第二节点的电压电平从第二逻辑电平改变为第一逻辑电平。第二电路可被进一步构造为接收到具有第一逻辑电平的使能信号和具有第二逻辑电平的时钟信号并将第二节点的电压保持在第一逻辑电平处。
所述开关可以是N型金属氧化物半导体(NMOS)晶体管。
所述半导体装置还可包括：第一保持器电路，由第二节点的电压所门控以将第一节点的电压电平保持在第一逻辑电平处；第二保持器电路，由第一节点的电压所门控以将第二节点的电压电平保持在第一逻辑电平处。
所述半导体装置还可包括：第三保持器电路，由第一节点的电压所门控以将第一节点的电压电平保持在第二逻辑电平处。
第三保持器电路可包括：反相器，使第一节点的电压电平反相，以生成反相输出；晶体管，由所述反相输出所门控以将第一电压提供给第二节点。
第一电路可包括：第一晶体管，由时钟信号所门控并响应于时钟信号的电压电平为第二逻辑电平而将第一节点的电压电平改变为第一逻辑电平；第二晶体管，由使能信号所门控并响应于使能信号的电压电平为第一逻辑电平而将第一节点的电压电平改变为第二逻辑电平；第三晶体管，由时钟信号所门控并响应于时钟信号的电压电平为第一逻辑电平而将第一节点的电压电平改变为第二逻辑电平；第四晶体管，被第二节点的电压电平所门控并响应于第二节点的电压电平为第一逻辑电平而将第一节点的电压电平改变为第二逻辑电平。
根据本发明构思的另一方面，提供了一种半导体装置，包括：第一电路，被构造为接收使能信号和时钟信号并响应于接收到具有第一逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第一电压提供给第一节点以将第一节点的电压电平从第一逻辑电平改变为与第一逻辑电平不同的第二逻辑电平；第二电路，被构造为接收使能信号和时钟信号并响应于接收到具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第二电压提供给与第一节点不同的第二节点以将第二节点的电压电平从第一逻辑电平改变为第二逻辑电平。第二电路可包括在使能信号具有第一逻辑电平的期间被第二节点的电压电平所门控的开关。
所述开关可在第二节点的电压电平是第二逻辑电平时导通，且可在第二节点的电压电平是第一逻辑电平时断开。
所述半导体装置还可包括：运算电路，对第二节点的电压电平和使能信号的电压电平执行与非运算以提供与非结果，并且基于所述与非结果来控制所述开关。
开关可包括由所述与非结果所门控的NMOS晶体管。
第一逻辑电平可是逻辑高电平，并且第二逻辑电平可是逻辑低电平。
所述半导体装置还可包括：第一保持器电路，由第一节点的电压电平所门控以将第一节点的电压保持在第二逻辑电平处。
所述半导体装置还可包括：第二保持器电路，由第二节点的电压电平所门控以将第一节点的电压保持在第一逻辑电平处；第三保持器电路，由第一节点的电压电平所门控以将第二节点的电压电平保持在第一逻辑电平处。
根据本发明构思的另一方面，提供了一种半导体装置，包括：第一节点和第二节点；第一晶体管，由时钟信号所门控以发展第一节点处的电压；第二晶体管，由使能信号所门控以进一步发展第一节点的电压；第三晶体管，由在第二节点处的电压所门控，以再进一步发展第一节点的电压；第四晶体管，由时钟信号所门控以发展在第二节点处的电压；第五晶体管，由第一节点的电压所门控以进一步发展第二节点的电压；运算电路，对使能信号和第二节点的电压执行与非运算以提供与非结果；第六晶体管，由与非结果所门控，以再进一步发展第二节点的电压。
第一晶体管可包括：第七晶体管，在时钟信号具有第一逻辑电平时导通以将第一节点的电压电平从第一逻辑电平发展至与第一逻辑电平不同的第二逻辑电平；第八晶体管，在时钟信号具有第二逻辑电平时导通以将第一节点的电压电平从第二逻辑电平发展至第一逻辑电平。
第四晶体管可包括：第七晶体管，在时钟信号具有第一逻辑电平时导通将第二节点的电压电平从第一逻辑电平发展至与第一逻辑电平不同的第二逻辑电平；第八晶体管，在时钟信号具有第二逻辑电平时导通以将第二节点的电压电平从第二逻辑电平发展至第一逻辑电平。
第六晶体管可在使能信号具有第一逻辑电平并且第二节点的电压是第一逻辑电平时截止，使得电压被保持在第二节点处。
附图说明
在参照附图考虑本发明构思的特定实施例时，本发明构思的上述和其它特征和优点将变得更加清楚，在附图中：
图1是示出根据本发明构思的实施例的半导体装置的电路图；
图2是进一步示出图1中所示的半导体装置的操作的时序图；
图3、图4、图5、图6和图7是进一步示出图1和图2中所示的半导体装置的操作的带注解的电路图；
图8是示出根据本发明构思的另一个实施例的半导体装置的电路图；
图9是根据本发明构思的又一个实施例的半导体装置的电路图；
图10是根据本发明构思的又一个实施例的半导体装置的电路图；
图11是包括根据本发明构思的实施例的半导体装置的片上系统(SoC)的框图；
图12是包括根据本发明构思的实施例的半导体装置的电子系统的框图；以及
图13、图14和图15示出可应用根据本发明构思的实施例的半导体装置的半导体系统。
具体实施方式
通过参考下面的对实施例的详细描述和附图，可以更容易地理解本发明构思的优点和特征以及实现这些优点和特征的方法。但是，本发明构思可以以多种不同的形式来实施，并且不应该被解释为只限于示出的实施例。相反，提供这些实施例，使得本公开将是彻底的、完整的，并且将向本领域技术人员全面地传达本发明构思的范围。在整个书面描述和附图中，相同的附图标记用来表示相同或相似的元件。
本文中使用的术语仅仅出于描述特定实施例的目的，并且不应当限制本发明的构思。如本文中使用的，单数形式应当也包括复数形式，除非上下文中明确地另有说明。将会进一步理解，术语“包括”和/或“包含”在本说明书中使用时指定所述的特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或更多个其它的特征、整体、步骤、操作、元件、组件和/或其集合的存在或添加。
将会理解，当一个元件或层被提到在另一个元件或层“上”，与另一个元件或层“连接”或“结合”时，它可以直接在另一个元件或层上，直接与另一个元件或层连接或结合，s或者，可以存在中间元件或层。与此形成对照的是，当一个元件被提到“直接在另一个元件或层上”，与另一个元件或层“直接连接”或“直接结合”时，不存在中间元件或层。如本文中使用的，术语“和/或”包括相关列举项目中的一个或更多个的所有的任何组合。
将会理解，虽然在本文中可使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分进行区分。因此，在不脱离本发明的构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
除非另有定义，本文中使用的所有的术语(包括技术术语和科学技术)具有与本发明构思所属的技术领域的普通技术人员所通常理解的含义相同的含义。将会进一步理解，诸如常用词典中定义的术语之类的术语应该被解释为具有与其在相关领域和本说明书的环境中的含义一致的含义，并且将不会被解释为理想化的或过于正式的意义，除非本文中另有明确的定义。
图1是示出根据本发明构思的实施例的半导体装置的电路图。
参照图1，半导体装置(或半导体电路)1包括第一电路10、第二电路20以及保持器电路(keepercircuit)PKE、PKD和(NKE+GKE)。
第一电路10可用来接收具有第一逻辑电平的使能信号E和具有相同的第一逻辑电平H的时钟信号CK，而所述使能信号E和时钟信号CK还可例如经由所述第一电路1而被施加到可用来对半导体装置1的其他元件。在这一方面，如第一逻辑电平和第二逻辑电平中的术语“逻辑电平”用来表示多态逻辑信号中的特定的信号状态。最通常，逻辑信号将表现出被随意命名为“低”或“高”的两种状态之一。当然，低和高状态可以被不同地定义。因此，术语“低逻辑电平”和“高逻辑电平”(或者，可替换地，“第一逻辑电平”和“第二逻辑电平”)被分别用来表示相反的二进制(低/高)信号状态。在以下描述的实施例中，假设第一逻辑电平是高(“H”)，第二逻辑电平是低(“L”)，但是，情况不必总是这样，并且，其它实施例可以颠倒这些定义。
除了被施加使能信号E和时钟信号CK之外，第一电路10还可以用来将第一电源电压(例如，VDD)提供给第一节点EVL，以便将第一节点EVL的电压电平从第一逻辑电平转换为第二逻辑电平。
在图1的示范性示例中，第一电路10包括第一P型金属氧化物半导体(PMOS)晶体管PPE以及第一N型MOS(NMOS)晶体管NE1、第二NMOS晶体管NE2和第三NMOS晶体管NE3。但是，本领域的技术人员将会认识到，第一电路10可以被不同地实现，例如，使用不同数量、(多种)不同类型和不同配置的PMOS和NMOS晶体管。
这里，第一PMOS晶体管PPE由外部提供的时钟信号CK所门控，以将第一电源电压VDD提供给第一节点EVL。也就是说，第一PMOS晶体管PPE的栅极端子接收时钟信号CK，第一PMOS晶体管PPE的第一端子接收第一电源电压VDD，并且，第一PMOS晶体管PPE的第二端子与第一节点EVL连接。
第一NMOS晶体管NE1由使能信号E所门控，第二NMOS晶体管NE2由时钟信号CK所门控，并且第三NMOS晶体管NE3由第二节点DLY的信号所门控。第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管被串联连接(按顺序，第一端子到第二端子)在第二电源电压VSS余第一电源电压VDD之间，使得第一NMOS晶体管NE1的第一端子与第二NMOS晶体管NE2的第二端子连接，并且第一NMOS晶体管NE1的第二端子与第一节点EVL连接。
在本发明构思的这个特定实施例中，第二电源电压VSS可以是接地电压。
在图1的示出示例中，第二电路20包括第二PMOS晶体管PPD、第四NMOS晶体管ND1、第五NMOS晶体管ND2、第六NMOS晶体管ND以及逻辑运算电路GEN(例如，NAND(“与非”)门)。这里再次，本领域的技术人员将会认识到，第二电路20可以被不同地实现，例如，使用不同数量、(多种)不同类型和不同配置的PMOS和NMOS晶体管。
第二PMOS晶体管PPD由时钟信号CK所门控，并将第一电源电压VDD提供给第二节点DLY。也就是说，第二PMOS晶体管PPD的栅极端子接收时钟信号CK，第二PMOS晶体管PPD的第一端子接收第一电源电压VDD，并且，第二PMOS晶体管PPD的第二端子与第二节点DLY连接。
第四NMOS晶体管ND1、第五NMOS晶体管ND2和第六NMOS晶体管ND3分别由第一节点EVL的电压、运算电路GEN的输出和时钟信号CK所门控。在组合中，第四NMOS晶体管ND1、第五NMOS晶体管ND2和第六NMOS晶体管ND3可以用来将第二电源电压VSS提供给第二节点DLY。
也就是说，第六NMOS晶体管ND3的栅极端子接收时钟信号CK，第六NMOS晶体管ND3的第一端子接收第二电源电压VSS，并且第六NMOS晶体管ND3的第二端子与第二第五NMOS晶体管ND2连接。第五NMOS晶体管ND2的栅极端子接收运算电路GEN的输出，第五NMOS晶体管ND2的第一端子与第六NMOS晶体管ND3连接，并且，第五NMOS晶体管ND2的第二端子可以与第四NMOS晶体管ND1连接。第四NMOS晶体管ND1的栅极端子与第一节点EVL连接，第四NMOS晶体管ND1的第一端子可以与第五NMOS晶体管ND2连接，并且第四NMOS晶体管ND1的第二端子与第二节点DLY连接。因此，第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管被串联连接在第二节点DLY和第二电源电压VSS之间。
运算电路GEN在图1中被示出为至少包括NAND门。但是，本领域的技术人员将会认识到，可以使用逻辑门的多种合理的组合，只要运算电路GEN对第二节点DLY的电压和使能信号E有效地执行NAND运算即可。如上所述，运算电路GEN的输出(例如，NAND输出)被提供给第五NMOS晶体管ND2的栅极端子。
第一保持器电路PKE在图1中用来将第一节点EVL的电压电平“保持”(即，维持)在第一逻辑电平H处。因此，第一保持器电路PKE的栅极端子与第二节点DLY连接，第一保持器电路PKE的第一端子与第一电源电压VDD连接，并且第一保持器电路PKE的第二端子与第一节点EVL连接。
第二保持器电路PKD在图1中用来将第二节点DLY的电压电平保持在第一逻辑电平H处。因此，第二保持器电路PKD的栅极端子与第一节点EVL连接，第二保持器电路PKD的第一端子与第一电源电压VDD连接，并且第二保持器电路PKD的第二端子与第二节点DLY连接。
第三保持器电路(即，GKE和NKE的组合)在图1中用来将第一节点EVL的电压保持在第二逻辑电平L处。这里，第三保持器电路包括使第一节点EVL的电压反相的反相器GKE以及由反相器GKE的输出所门控并连接在第一节点EVL和第六NMOS晶体管ND3的第二端子之间的第七NMOS晶体管NKE。
再次，本领域的技术人员将会认识到，前述的第一保持器电路、第二保持器电路和第三保持器电路中的任何一个可以被不同地配置以获得相应地描述的结果。
最后，图1的半导体装置1包括使第一节点EVL的电压反相以提供输出(或使能)时钟信号ECK的反相器GO。
以下，关于图1描述的半导体装置1的操作将不同，并且，参照图2、图3、图4、图5、图6和图7被进一步描述。
图2是示出图1中所示的半导体装置1的元件和电路的各种信号电平的时序图。图3、图4、图5、图6和图7是被不同地注解以进一步示出图1和图2中所示的半导体装置1的操作的相应的电路图。
参照图2和图3，在时间段A期间，时钟信号CK具有第二逻辑电平L并且使能信号E具有第二逻辑电平L时，第一PMOS晶体管PPE被导通以将第一电源电压VDD提供给第一节点EVL。这里，第一NMOS晶体管NE1被截止，从而第一节点EVL未被连接到第二电源电压VSS。因此，第一节点EVL被预充电至第一逻辑电平H。换句话说，第一节点EVL的电压的电平被发展至第一电源电压VDD的电平。
同时，第二PMOS晶体管PPD被导通，以将第一电源电压VDD提供给第二节点DLY。第六NMOS晶体管ND3被截止，从而第二节点DLY未被连接到第二电源电压VSS。因此，第二节点DLY也被预充电至第一逻辑电平H。换句话说，第二节点DLY的电压的电平被发展至第一电源电压VDD的电平。
参照图2和图4，在时间段B期间，响应于保持在第二逻辑电平L处的使能信号E和转变为第一逻辑电平H的时钟信号CK，第一PMOS晶体管PPE被截止，从而第一电源电压VDD不再被提供给第一节点EVL。这里，第一NMOS晶体管NE1被截止，从而第一节点EVL未被连接到第二电源电压VSS。第二PMOS晶体管PPD也被截止，使得第一电源电压VDD未被提供给第二节点DLY。
由于第一节点EVL的电压被保持在第一逻辑电平H处，所以第四NMOS晶体管ND1被导通，并且由于时钟信号CK具有第一逻辑电平H，所以第六NMOS晶体管ND3也被导通。
在这些条件下，运算电路GEN的输出将取决于第二节点DLY的电压电平和使能信号E的逻辑电平，如表1所列出的。
表1
DLY E 输出
L L H
H L H
L H H
H H L
由于第二节点DLY的电压电平在时间段A期间是第一逻辑电平H，所以在时间段B期间运算电路GEN的输出将是第一逻辑电平H。因此，第五NMOS晶体管ND2被导通。
如上所述，如果第四NMOS晶体管ND1、第五NMOS晶体管ND2和第六NMOS晶体管ND3全部被导通，则第二电源电压VSS被提供给第二节点DLY。因此，第二节点DLY的电压电平将转变为第二逻辑电平L。也就是说，第二节点DLY被放电至第二逻辑电平L，换句话说，第二节点DLY的电平被发展至第二电源电压VSS。
如上所述，如果第二节点DLY的电压电平转变为第二逻辑电平L，则第一保持器电路PKE被导通，使得第一电源电压VDD被提供给第一节点EVL，或者，换句话说，第一节点EVL的电压电平被保持在第一逻辑电平H处。
参照图2和图5，在时间段C期间，响应于被保持在第二逻辑电平L处的时钟信号CK和转变为第一逻辑电平H的使能信号E，第一PMOS晶体管PPE被导通，使得第一电源电压VDD被提供给第一节点EVL。这里，第二NMOS晶体管NE2被截止，从而第一节点EVL未被连接到第二电源电压VSS。因此，第一节点EVL的电压电平被保持在第一逻辑电平H处。
同时，第二PMOS晶体管PPD被导通以将第一电源电压VDD提供给第二节点DLY，并且第六NMOS晶体管ND3被截止，使得第二节点DLY未被连接到第二电源电压VSS。因此，第二节点DLY的电压电平也被保持在第一逻辑电平H处。
参照图2和图6，在时段D期间，响应于具有第一逻辑电平H的使能信号E和转变为第一逻辑电平H的时钟信号CK，第一PMOS晶体管PPE被截止，使得第一电源电压VDD未被提供给第一节点EVL。
由于第一NMOS晶体管NE1、第二NMOS晶体管NE2和第三NMOS晶体管NE3全部被导通，所以第一节点EVL被连接到第二电源电压VSS。因此，第一节点EVL的电压电平被发展至第二电源电压VSS，或者，换句话说，第一节点EVL被放电至第二逻辑电平L。
另外，由于第三保持器电路(第七NMOS晶体管)NKE和第六NMOS晶体管ND3被导通，所以第一节点EVL经由第六NMOS晶体管ND3被连接到第二电源电压VSS。因此，第一节点EVL的电压电平被发展至第二电源电压VSS，或者，换句话说，第一节点EVL被放电至第二逻辑电平L。
如上所述，如果第一节点EVL的电压电平转变为第二逻辑电平L，则使能时钟信号ECK将通过反相器GO转变为第一逻辑电平H。
但是，如果第二PMOS晶体管PPD被截止，则第一电源电压VDD将不再被提供给第二节点DLY。如上所述，由于第一节点EVL的电压电平转变为第二逻辑电平L，所以第二保持器电路PKD被导通。因此，第一电源电压VDD通过第二保持器电路PKD被提供给第二节点DLY。
返回参照表1，在使能信号和第二节点DLY的电压电平都处于第一逻辑电平H时，运算电路GEN的输出转变为第二逻辑电平L。因此，第五NMOS晶体管ND2被截止，从而第二节点DLY未被连接到第二电源电压VSS。因此，第二节点DLY的电压电平也被保持在第一逻辑电平H处。
参照图2和图7，在时间段F期间，响应于被保持在第一逻辑电平H处的时钟信号CK和转变为第一逻辑电平H的使能信号E，第一PMOS晶体管PPE被截止，使得第一电源电压VDD未被提供给第一节点EVL。
由于第二节点DLY的电压电平在时间段B(与时段F相邻)期间是第二逻辑电平L，所以第三NMOS晶体管NE3被截止。因此，第一节点EVL未被连接到第二电源电压VSS。另外，由于第二节点DLY的电压电平在时间段B期间是第二逻辑电平L，所以第一保持器电路PKE被导通。因此，第一电源电压VDD经由第一保持器电路PKE被提供给第一节点EVL，从而第一节点EVL的电压电平被保持在第一逻辑电平H处。
在这些条件下，第二PMOS晶体管PPD被截止，使得第一电源电压VDD未被提供给第二节点DLY。另外，由于第一节点EVL的电压电平被保持在第一逻辑电平H处，所以第二保持器电路PKD未被导通。
在第四NMOS晶体管ND1和第六NMOS晶体管ND3被导通的情况下，运算电路GEN的输出被保持在第一逻辑电平H处，从而第五NMOS晶体管ND2被导通。(再次参见表1)。
由于第四NMOS晶体管ND1、第五NMOS晶体管ND2和第六NMOS晶体管ND3全部被导通，所以第二节点DLY转变为第二电源电压VSS。因此，第二节点DLY的电压电平被发展至第二电源电压VSS，或者，换句话说，第二节点DLY的电压电平被保持在第二逻辑电平L处。
基于上述操作，在本发明构思的特定实施例中，图1的半导体装置1可以用作具有图2中所示的操作时序的时钟门控装置。在这些实施例中，即使第一节点EVL放电至第二电源电压VSS，运算电路GEN和第五NMOS晶体管ND2也可以用来将第二节点DLY的电压电平保持在第一逻辑电平H处。因此，可以提高运算电路GEN的可靠性。另外，由于运算电路GEN和第五NMOS晶体管ND2占用相对较小量的芯片区域，所以可以减少具有这种时钟门控装置的电子装置的大小。
图8是示出根据本发明构思的另一个实施例的半导体装置2的电路图。下面的描述主要集中于图8、图9和图10中所示的实施例与前面关于图1描述的实施例之间的不同之处。
参照图8，半导体装置2包括第一电路12和第二电路22。但是，图8的第一电路12与图1的第一电路10的不同之处在于添加了另外的NMOS晶体管NE4，并且图8的第二电路22与图1的第二电路20的不同之处在于添加了第二逻辑门(例如，OR(“或”)门G1)。
添加的NMOS晶体管NE4由扫描使能信号SE所门控，并且可以用来将第二节点DLY的电压的电平转变为第二逻辑电平L。添加的OR门G1可以用来对使能信号E和扫描使能信号SE执行OR运算，其中，OR门的输出与第二节点DLY的电压一同被提供给运算电路GEN。
因此，在图8中，第一(使能电路)NMOS晶体管NE1由使能信号E所门控，并且，第四(使能电路)NMOS晶体管NE4由扫描使能信号SE所门控。这两个晶体管NE1和NE4关于第一节点EVL相互并联，其中，使能信号E和扫描使能信号SE也被施加给OR门G1并进行OR运算，该OR运算的结果被提供给运算电路GEN。因此，图8的半导体装置2仅在使能信号E和扫描使能信号SE中的至少一个具有第一逻辑电平H时提供从输入时钟信号CK导出的使能时钟信号ECK。
半导体装置2的元件和电路的操作和互操作分别与关于图1中所示的实施例描述的类似的元件和电路基本上相同。在这一方面，图1和8中所示的相应的晶体管元件的编号和标识是随意的。也就是说，在整个电路图中PMOS和NMOS晶体管可以被指定为第一至第n，或者，分别被指定为与第一电路和第二电路(10/20和12/22)有关的NE1至NEN和ND1至NDN，其中，“N”是大于1的自然数。
图9是示出根据本发明构思的又一个实施例的半导体装置3的电路图。
参照图9，半导体装置3包括第一电路14和第二电路24。与图1的包括第一NMOS晶体管NE1、第二NMOS晶体管NE2和第三NMOS晶体管NE3的第一电路10相比，图9的第一电路14只包括单个使能电路NMOS晶体管NE23。
为了半导体装置3执行与半导体装置1相同的操作，半导体装置2的第一电路14还包括反相器GP2和NAND门GP1。
这里，NAND门GP1对第二节点DLY的电压和输入时钟信号CK执行NAND运算。NAND结果被施加给反相器GP2的输入端。因此，反相器GP2使NAND门GP1的输出反相并使用所得到的信号来对PMOS晶体管PPKE和晶体管NE23进行门控。
因此，晶体管NE23由反相器GP2的输出所门控以将第二电源电压VSS提供给第一节点EVL。
作为响应，在第一节点EVL将被放电至第二电源电压VSS的时间段(类似于图2的时间段D)期间，晶体管NE23被导通，并且PMOS晶体管PPKE被截止。因此，图9中所示的半导体装置3可以以与图1中所示的半导体装置1相同的方式操作。
图10是示出根据本发明构思的又一个实施例的半导体装置4的电路图。
参照图10，半导体装置3包括第一电路16和第二电路26。与前一实施例相比，第一电路16还可包括晶体管NE4，并且第二电路26还可包括OR门G1。这里，晶体管NE4由扫描使能信号SE所门控以使第二节点DLY的电压转变为第二逻辑电平L。OR门G1又对使能信号E和扫描使能信号SE执行OR运算，以将OR运算的结果提供给运算电路GEN。
如图10所示，由使能信号E所门控的晶体管NE1和由扫描使能信号SE所门控的晶体管NE4关于第一节点EVL而相互并联。使能信号E和扫描使能信号SE被执行OR运算，并且OR运算结果被提供给运算电路GEN。
因此，图10的半导体装置4可以输出从输入时钟信号CK导出的使能时钟信号ECK，只要使能信号E和扫描使能信号SE中的至少一个具有第一逻辑电平H。
图11是示出包括一个或更多个根据本发明构思的各种实施例的半导体装置的片上系统(SoC)的框图。
参照图11，SoC系统1000包括应用处理器1001和DRAM 1060。应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
CPU 1010可执行驱动SoC系统1000所需的计算。在本发明构思的示例性实施例中，CPU 1010可由包括多个核的多核环境构成。
在SoC系统1000执行各种多媒体功能时，多媒体系统1020可被使用。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统和后处理器。
在CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050相互执行数据通信时，可以使用总线1030。在本发明构思的示例性实施例中，总线1030可具有多层结构。详细地讲，总线1030的示例可包括多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，但是，本发明构思的方面并不限于此。
存储器系统1040可提供与外部存储器(例如，DRAM 1060)连接的应用处理器1001的高速操作所需的环境。在本发明构思的实施例中，存储器系统1040可包括控制外部存储器(例如，DRAM 1060)的单独的控制器(例如，DRAM控制器)。
外围电路1050可提供SoC系统1000被平滑地连接到外部装置(例如，主板)所需的环境。因此，外围电路1050可包括与连接到SoC系统1000的外部装置兼容的各种接口。
DRAM 1060可充当应用处理器1001操作所需的工作存储器。在本发明构思的示例性实施例中，如图所示，DRAM 1060可位于应用处理器1001之外。也就是说，DRAM 1060可以以叠层封装(packageonpackage)(PoP)的形式与应用处理器1001一起被封装。
根据本发明构思的实施例，SoC系统1000的组件中的至少一个可利用半导体装置，例如，上述的半导体装置1、2、3和4。
图12是包括根据本发明构思的实施例的半导体装置的电子系统的框图。
参照图12，电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O 1120、存储器装置1130和/或接口1140可通过总线1150相互连接。总线1150对应于数据移动通过的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够具有与这些元件的功能类似的功能的逻辑元件中的至少一个。I/O 1120可包括小键盘(keypad)、键盘、显示装置等。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发送到通信网络或者从通信网络接收数据的功能。接口1140可以是有线或无线的。例如，接口1140可包括天线或者有线/无线收发器等。
虽未示出，但是电子系统1100还可包括高速DRAM和/或SRAM，作为用于改善控制器1110的操作的工作存储器。电子系统1100可以被应用于个人数字助理(PDA)、便携式计算机、网页平板、无线电话、移动电话、数字音乐播放器、存储器卡或能够在无线环境中发送和/或接收信息的任何类型的电子装置。
电子系统1100可被应用于个人数字助理(PDA)、便携式计算机、网页平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收信息的任何类型的电子装置。
电子系统1100的组件中的至少一个可利用根据本发明构思的示例性实施例的半导体装置1至4中的一个。
图13、图14和图15示出可应用根据本发明构思的实施例的半导体装置的示例性电子系统。
图13示出根据本发明构思的实施例的半导体装置被应用于平板PC 1200的示例。图14示出根据本发明构思的实施例的半导体装置被应用于笔记本计算机1300的示例，并且，图15示出根据本发明构思的实施例的半导体装置被应用于智能电话1400的示例。在上述的实施例中，只有平板PC1200、笔记本计算机1300和智能电话1400举例示出为根据本发明构思的实施例的半导体装置1至4，但是本发明构思的各方面并不限于此。在本发明构思的实施例中，半导体系统可以被实现为计算机、超移动个人计算机(UMPC)、工作站、网眼书(net-book)、个人数字助理(PDA)、便携式计算机、网页平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航装置、黑盒子、数字照相机、3维(3D)电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器等。
虽然针对本发明构思的示例性实施例已经具体地示出和描述了本发明的构思，但是本领域的普通技术人员将会理解，在不脱离由下述权利要求所限定的本发明构思的范围的情况下，可以在此进行形式和细节上的各种改变。

Claims (19)

1.一种半导体装置，包括：
第一电路，被构造为接收使能信号和时钟信号并响应于接收到具有第一逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第一电压提供给第一节点以将第一节点的电压电平从第一逻辑电平改变为与第一逻辑电平不同的第二逻辑电平；
第二电路，被构造为接收使能信号和时钟信号并响应于接收到具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第二电压提供给与第一节点不同的第二节点以将第二节点的电压电平从第一逻辑电平改变为第二逻辑电平，
其中，第二电路包括：
运算电路，对使能信号的电压电平和第二节点的电压电平执行与非运算，以生成与非结果；
开关，由所述与非结果所门控并且响应于所述与非结果是由具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号所产生而被导通，以将第二电压提供给第二节点。
2.根据权利要求1所述的半导体装置，其中，第一电压和第二电压中的一个电压是接地电压。
3.根据权利要求1所述的半导体装置，其中，第一逻辑电平是逻辑高电平，并且第二逻辑电平是逻辑低电平。
4.根据权利要求1所述的半导体装置，其中，第二电路被进一步构造为响应于接收到具有第二逻辑电平的使能信号和具有第二逻辑电平的时钟信号，而将第三电压提供给第二节点以将第二节点的电压电平从第二逻辑电平改变为第一逻辑电平，
第二电路被进一步构造为响应于接收到具有第一逻辑电平的使能信号和具有第二逻辑电平的时钟信号而将第二节点的电压保持在第一逻辑电平处。
5.根据权利要求1所述的半导体装置，其中，所述开关是由所述与非结果所门控以将第二电压提供给第二节点的N型金属氧化物半导体晶体管。
6.根据权利要求1所述的半导体装置，还包括：
第一保持器电路，由第二节点的电压电平所门控以将第一节点的电压电平保持在第一逻辑电平处；以及
第二保持器电路，由第一节点的电压电平所门控以将第二节点的电压电平保持在第一逻辑电平处。
7.根据权利要求6所述的半导体装置，还包括：
第三保持器电路，由第一节点的电压电平所门控以将第一节点的电压电平保持在第二逻辑电平处。
8.根据权利要求7所述的半导体装置，其中，第三保持器电路包括：
反相器，使第一节点的电压电平反相，以生成反相输出；以及
晶体管，由所述反相输出所门控以将第二逻辑电平提供给第一节点。
9.根据权利要求1所述的半导体装置，其中，第一电路包括：
第一晶体管，由时钟信号所门控并响应于时钟信号的电压电平为第二逻辑电平而将第一节点的电压电平改变为第一逻辑电平；
第二晶体管，由使能信号所门控并响应于使能信号的电压电平为第一逻辑电平而将第一节点的电压电平改变为第二逻辑电平；
第三晶体管，由时钟信号所门控并响应于时钟信号的电压电平为第一逻辑电平而将第一节点的电压电平改变为第二逻辑电平；以及
第四晶体管，被第二节点的电压电平所门控并响应于第二节点的电压电平为第一逻辑电平而将第一节点的电压电平改变为第二逻辑电平。
10.一种半导体装置，包括：
第一电路，被构造为接收使能信号和时钟信号并响应于接收到具有第一逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第一电压提供给第一节点以将第一节点的电压电平从第一逻辑电平改变为与第一逻辑电平不同的第二逻辑电平；以及
第二电路，被构造为接收使能信号和时钟信号并响应于接收到具有第二逻辑电平的使能信号和具有第一逻辑电平的时钟信号，而将第二电压提供给与第一节点不同的第二节点以将第二节点的电压电平从第一逻辑电平改变为第二逻辑电平，
其中，第二电路包括在使能信号具有第一逻辑电平的期间被第二节点的电压电平所门控的开关，
其中，所述半导体装置还包括：运算电路，对第二节点的电压电平和使能信号的电压电平执行与非运算以提供与非结果，并且基于所述与非结果来控制所述开关，
其中，当所述开关被导通时，第二电压被提供给第二节点。
11.根据权利要求10所述的半导体装置，其中，所述开关在第二节点的电压电平是第二逻辑电平时导通，在第二节点的电压电平是第一逻辑电平时断开。
12.根据权利要求10所述的半导体装置，其中，开关包括由所述与非结果所门控的N型金属氧化物半导体晶体管。
13.根据权利要求10所述的半导体装置，其中，第一逻辑电平是逻辑高电平，并且第二逻辑电平是逻辑低电平。
14.根据权利要求10所述的半导体装置，还包括：
第一保持器电路，由第一节点的电压电平所门控以将第一节点的电压保持在第二逻辑电平处。
15.根据权利要求14所述的半导体装置，还包括：
第二保持器电路，由第二节点的电压电平所门控以将第一节点的电压保持在第一逻辑电平处；以及
第三保持器电路，由第一节点的电压电平所门控以将第二节点的电压电平保持在第一逻辑电平处。
16.一种半导体装置，包括：
第一节点和第二节点；
第一晶体管，由时钟信号所门控以发展第一节点处的电压；
第二晶体管，由使能信号所门控以进一步发展第一节点的电压；
第三晶体管，由在第二节点处的电压所门控，以再进一步发展第一节点的电压；
第四晶体管，由时钟信号所门控以发展在第二节点处的电压；
第五晶体管，由第一节点的电压所门控以进一步发展第二节点的电压；
运算电路，对使能信号和第二节点的电压执行与非运算以提供与非结果；
第六晶体管，由与非结果所门控，以再进一步发展第二节点的电压。
17.根据权利要求16所述的半导体装置，其中，第一晶体管包括：
第七晶体管，在时钟信号具有第一逻辑电平时导通以将第一节点的电压电平从第一逻辑电平发展至与第一逻辑电平不同的第二逻辑电平；
第八晶体管，在时钟信号具有第二逻辑电平时导通以将第一节点的电压电平从第二逻辑电平发展至第一逻辑电平。
18.根据权利要求16所述的半导体装置，其中，第四晶体管包括：
第七晶体管，在时钟信号具有第一逻辑电平时导通将第二节点的电压电平从第一逻辑电平发展至与第一逻辑电平不同的第二逻辑电平；
第八晶体管，在时钟信号具有第二逻辑电平时导通以将第二节点的电压电平从第二逻辑电平发展至第一逻辑电平。
19.根据权利要求16所述的半导体装置，其中，第六晶体管在使能信号具有第一逻辑电平并且第二节点的电压是第一逻辑电平时截止，使得电压被保持在第二节点处。
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