KR100885916B1 - 클럭 게이티드 회로 - Google Patents

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Abstract

클럭 게이티드 회로가 개시된다. 본 발명의 실시예에 따른 클럭 게이티 회로는 클럭 신호 수신부, 디스차아지부, 전압 유지부, 출력부 및 차단부를 구비한다. 클럭 신호 수신부는 상기 클럭 신호가 제 1 논리를 갖는 구간에서 제 1 전압을 파이팅 노드로 인가한다. 디스차아지부는 상기 인에이블 신호가 활성화된 구간에서 상기 클럭 신호가 상기 제 1 논리에서 제 2 논리로 천이할 때, 상기 파이팅 노드로부터 전하를 디스차아지한다. 전압 유지부는 상기 파이팅 노드를 전원 전압 또는 접지 전압으로 유지시킨다. 출력부는 상기 파이팅 노드의 전압의 논리 레벨을 반전시켜 상기 게이티드 클럭 신호로서 출력한다. 상기 제 1 논리는 논리 로우이고, 상기 제 1 전압은 전원 전압일 수 있다. 차단부는 상기 디스차아지 구간에서 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단한다. 본 발명에 따른 클럭 게이티드 회로는 디스차아징구간에서의 파이팅 노드(fighting node)로의 불필요한 전하 유입을 막는 차단 트랜지스터를 구비함으로써, 전력 소모 및 디스차아징 시간을 단축할 수 있는 장점이 있다.

Description

클럭 게이티드 회로{Clock gated circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 하나의 클럭에 동기되어 동작하는 복수개의 블럭들을 구비하는 반도체 칩을 개략적으로 나타내는 블럭도이다.
도 2는 클럭 게이티드 회로의 동작을 개념적으로 나타내는 타이밍도이다.
도 3은 일반적인 클럭 게이티드 회로를 나타내는 회로도이다.
도 4는 도 3의 클럭 게이티드 회로의 디스차아지 구간에서의 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 제 1 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다.
도 7는 본 발명의 제 3 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다.
도 8은 본 발명의 제 4 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다.
도 9는 도 5 내지 도 8의 클럭 펄스 신호를 생성하는 클럭 펄스 생성부를 나타내는 회로도이다.
도 10은 도 5 내지 도 8의 클럭 게이티드 회로에서의 향상된 디스차아징 동작을 나타내는 그래프이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 디스차아징(discharging) 구간에서의 파이팅 노드(fighting node)로의 불필요한 전하 유입을 막는 트랜지스터(transistor)를 구비하여 전력 소모 및 디스차아징 시간을 단축할 수 있는 클럭 게이티드 회로(clock gated circuit)에 관한 것이다.
하나의 반도체 칩 내에는 그 기능에 따라 복수개의 블럭들을 구비할 수 있다. 복수개의 블럭들을 구비하는 반도체 칩의 개략적인 블럭도가 도 1에 도시된다. 도 1을 참조하면, 반도체 칩(100)은 4개의 블럭들(B1 ~ B4)을 구비한다. 4개의 블럭들(B1 ~ B4)은 하나의 클럭 신호(CLK)에 동기되어 동작한다.
그런데, 저전력화가 요구되는 추세에서, 불필요한 블럭의 활성화로 인한 전력의 낭비가 문제된다. 특히, 현재 공정이 100㎛ 이하로 낮아지면서, 누설 전력에 의한 전력 소모가 동작 전력에 의한 전력 소모보다 문제시되고 있다. 이를 해결하기 위해 여러 가지 전력 소모 방지 기법들이 도입되고 있다. 그 중 하나가 클럭 게이티드 회로이다. 래치(latch) 회로를 구비하는 클럭 게이티드 회로를 클럭 게이팅 래치 포지티브 회로(clock gating latch positive circuit, CGLP)라 명명되기도 한다.
도 2는 클럭 게이티드 회로의 동작을 개념적으로 나타내는 타이밍도이다.
도 2를 참조하면, 클럭 게이티드 회로는 인에이블 신호(EN)가 활성화되는 구간 동안 클럭 신호(CLK)에 동기되는 게이티드 클럭 신호(CLK)를 생성한다. 소정의 시각(t)에서 인에이블 신호(EN)가 논리 로우("L")로 천이되면, 즉 비활성화되면, 게이티드 클럭 신호(CLK)는 논리 로우("L") 값을 갖는다. 이때, 인에이블 신호(EN)는 대응되는 블럭이 슬림핑 모드(sleeping mode)로 돌입하는 등 블럭이 액티브 모드(active mode)가 아닌 경우에 비활성화될 수 있다.
도 3은 일반적인 클럭 게이티드 회로를 보다 자세히 나타내는 회로도이다. 도 4는 도 3의 클럭 게이티드 회로의 디스차아지 구간에서의 동작을 나타내는 타이밍도이다.
도 3 및 도 4를 참조하여, 인에이블 신호(EN)가 활성화되는 구간에서의 클럭 게이티드 회로(300)의 동작을 설명한다. 인에이블 신호(EN)가 논리 하이("H")로 활성화되면, 먼저 제 2 엔모스 트랜지스터(N2) 및 제 3 엔모스 트랜지스터(N3)가 턴-온 된다.
제 1 피모스 트랜지스터(P1)는 클럭 신호(CLK)가 논리 로우("L")인 구간에서 턴-온되어 파이팅 노드(FightingN)에 전원 전압을 인가한다. 반면, 제 1 피모스 트랜지스터(P1)는 클럭 신호(CLK)가 논리 하이("H")인 구간에서는 턴-오프된다.
소정 시각(t1)에서 클럭 신호(CLK)가 논리 로우("L")에서 논리 하이("H")로 천이되면, 소정의 딜레이(d) 후에 클럭 펄스 신호(CKP)가 활성화된다. 클럭 펄스 신호(CKP)가 논리 하이("H")로 활성화되면, 제 1 엔모스 트랜지스터(N1)가 턴-온된다. 따라서, 파이팅 노드(FightingN)의 전하가 방전된다(실선 화살표). 그런데, 일정 시간 동안 래치 회로(LAT)의 제 2 피모스 트랜지스터(P2)에 의해 파이팅 노드(FightingN)에 전하가 공급될 수 있다(점선 화살표).
즉, 제 1 내지 제 3 엔모스 트랜지스터(N1 ~ N1)와 제 2 피모스 트랜지스터(P2)가 동시에 턴-온됨으로써, 불필요한 누설 전력이 생성될 수 있다. 또한, 제 2 피모스 트랜지스터(P2)에 의한 전하의 공급됨으로써 파이팅 노드(FightingN)에서의 전하의 방전에 보다 많은 시간이 소요된다. 따라서, 디스차아징 동작으로 인한 지연을 야기되고 클럭 게이티드 회로의 신뢰성이 저해될 수 있다.
나아가 제 1 내지 제 3 엔모스 트랜지스터들(N1 ~ N3)의 크기가 제 2 피모스 트랜지스터(P2)보다 커야만 파이팅 노드(FightingN)에서의 방전이 일어나는데, 공정상의 이유 등으로 제 2 피모스 트랜지스터(P2)의 사이즈가 더 크게 되면 클럭 게이티드 회로가 동작하지 못하게 될 수 있다.
이렇게 파이팅 노드의 디스차아지 구간에서 파이팅 노드에 전하를 공급하는 패스가 형성됨으로써, 전력 낭비, 딜레이의 발생 및 신뢰성의 저해 등의 문제가 발생한다.
따라서, 본 발명이 이루고자하는 기술적 과제는 디스차아징 구간에서의 파이팅 노드로의 불필요한 전하의 유입에 따른 전력 소모 등의 문제를 해결할 수 있는 클럭 게이티드 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 클럭 게이티 회로는 클럭 신호 수신부, 디스차아지부, 전압 유지부, 출력부 및 차단부를 구비한다.
클럭 신호 수신부는 상기 클럭 신호가 제 1 논리를 갖는 구간에서 제 1 전압을 파이팅 노드로 인가한다. 디스차아지부는 상기 인에이블 신호가 활성화된 구간에서 상기 클럭 신호가 상기 제 1 논리에서 제 2 논리로 천이할 때, 상기 파이팅 노드로부터 전하를 디스차아지한다. 전압 유지부는 상기 파이팅 노드를 전원 전압 또는 접지 전압으로 유지시킨다. 출력부는 상기 파이팅 노드의 전압의 논리 레벨을 반전시켜 상기 게이티드 클럭 신호로서 출력한다. 상기 제 1 논리는 논리 로우이고, 상기 제 1 전압은 전원 전압일 수 있다.
차단부는 상기 디스차아지 구간에서 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단한다.
상기 전압 유지부는 제 1 키퍼 트랜지스터 및 제 2 키퍼 트랜지스터를 구비한다. 제 1 키퍼 트랜지스터는 상기 파이팅 노드의 전압의 논리 레벨을 반전시킨 제어 신호에 응답하여 게이팅되고 일 단이 전원 전압원과 연결된다. 제 2 키퍼 트랜지스터는 상기 제어 신호에 응답하여 게이팅되고 일 단이 접지 전압원과 연결된다. 상기 제 1 키퍼 트랜지스터는 피모스 트랜지스터이고, 상기 제 2 키퍼 트랜지스터는 엔모스 트랜지스터일 수 있다.
상기 차단부는 상기 클럭 신호에 응답하여 게이팅되고 일 단이 상기 제 1 키퍼 트랜지스터의 타 단과 연결되며 타 단이 상기 파이팅 노드와 연결되는 차단 트랜지스터를 구비할 수 있다. 바람직하게는, 상기 차단 트랜지스터는 피모스 트랜지스터일 수 있다.
바람직하게는, 상기 클럭 게이티드 회로는 상기 클럭 신호가 상기 제 2 논리이고 상기 파이팅 노드가 완전히 디스차아지가 되기 전에 상기 인에이블 신호가 비활성화될 때, 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단을 방지하는 차단 방지부를 더 구비할 수 있다. 상기 차단 방지부는 상기 인에이블 신호가 비활성화되는 구간에서 턴-온되고 상기 제 1 키퍼 트랜지스터의 타 단과 상기 파이팅 노드 사이에 상기 차단 트랜지스터와 병렬로 연결되는 차단 방지 트랜지스터를 구비할 수 있다. 상기 차단 방지 트랜지스터는 피모스 트랜지스터일 수 있다.
상기 전압 유지부는 제 3 키퍼 트랜지스터를 더 구비할 수 있다. 제 3 키퍼 트랜지스터는 상기 제 2 키퍼 트랜지스터와 같은 타입이고, 상기 클럭 신호에 응답하여 게이팅되며 일 단이 상기 파이팅 노드에 연결되고 타 단이 상기 제 2 키퍼 트랜지스터의 타 단과 연결된다.
상기 전압 유지부는 인버터를 더 구비할 수 있다. 인버터는 상기 파이팅 노드의 전압의 논리 레벨을 반전시켜 상기 제 1 키퍼 트랜지스터 및 상기 제 2 키퍼 트랜지스터의 게이트로 인가한다.
상기 디스차아지부는 클럭 펄스 신호의 활성화에 응답하여 상기 파이팅 노드 의 전하를 디스차아지한다. 상기 디스차아지부는 상기 클럭 펄스 신호의 활성화에 응답하여 턴-온되는 제 1 디스차아지 트랜지스터 및 상기 인에이블 신호의 활성화에 응답하여 턴-온되는 제 2 디스차아지 트랜지스터를 구비할 수 있다.
상기 제 1 디스차아지 트랜지스터 및 상기 제 2 디스차아지 트랜지스터는 상기 파이팅 노드와 접지단 사이에 직렬로 연결될 수 있다. 상기 제 1 디스차아지 트랜지스터 및 상기 제 2 디스차아지 트랜지스터는 엔모스 트랜지스터일 수 있다.
상기 클럭 게이티드 회로는 상기 클럭 펄스 신호를 생성하는 클럭 펄스 생성부를 더 구비한다. 상기 클럭 펄스 생성부는 상기 클럭 신호를 소정 지연시키는 적어도 하나 이상의 지연 수단 및 상기 클럭 신호와 지연된 클럭 신호가 모두 상기 제 2 논리를 갖는 구간에서 상기 클럭 펄스 신호를 활성화하는 클럭 펄스 신호 생성 수단을 구비한다.
바람직하게는, 상기 클럭 신호 수신부는 상기 클럭 신호에 응답하여 게이팅되고 일 단이 전원 전압단과 연결되며 타 단이 상기 파이팅 노드에 연결되는 피모스 트랜지스터를 구비할 수 있다. 상기 출력부는 상기 파이팅 노드의 전압의 논리 레벨을 반전시키는 인버터를 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 클럭 게이티 회로는 클럭 신호 수신부, 디스차아지부, 전압 유지부, 출력부, 차단부 및 차단 방지부를 구비한다.
차단부는 상기 디스차아지 구간에서 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단한다. 차잔 방지부는 상기 파이팅 노드가 완전히 디스차아지가 되기 전에 상기 인에이블 신호가 비활성화될 때 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단을 방지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 클럭 게이티 회로의 디스차아지부는 상기 제 1 인에이블 신호 및/또는 상기 제 2 인에이블 신호가 활성화된 구간에서 상기 클럭 신호가 상기 제 1 논리에서 제 2 논리로 천이할 때, 상기 파이팅 노드로부터 전하를 디스차아지한다.
상기 클럭 게이티드 회로는 상기 클럭 신호가 상기 제 2 논리이고 상기 파이팅 노드가 완전히 디스차아지가 되기 전에 상기 제 1 인에이블 신호 및/또는 상기 제 2 인에이블 신호가 비활성화될 때 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단을 방지하는 차단 방지부를 더 구비할 수 있다.
상기 차단 방지부는 상기 제 1 인에이블 신호에 응답하여 게이팅되는 제 1 차단 방지 트랜지스터 및 상기 제 2 인에이블 신호에 응답하여 게이팅되는 제 2 차단 방지 트랜지스터를 구비한다. 상기 제 1 차단 방지 트랜지스터 및 상기 제 2 차단 방지 트랜지스터는 상기 제 1 키퍼 트랜지스터의 타 단과 상기 파이팅 노드 사이에서 상기 차단 트랜지스터와 병렬로 연결될 수 있다.
상기 디스차아지부는 상기 클럭 펄스 신호의 활성화에 응답하여 턴-온되는 제 1 디스차아지 트랜지스터, 상기 제 1 인에이블 신호의 활성화에 응답하여 턴-온되는 제 2 디스차아지 트랜지스터 및 상기 제 1 인에이블 신호의 활성화에 응답하여 턴-온되는 제 3 디스차아지 트랜지스터를 구비한다.
상기 제 1 디스차아지 트랜지스터는 상기 파이팅 노드와 상기 제 2 디스차아 지 트랜지스터 및 상기 제 3 디스차아지 트랜지스터 사이에 직렬로 연결될 수 있다. 상기 제 2 디스차아지 트랜지스터 및 상기 제 3 디스차아지 트랜지스터는 상기 제 1 디스차아지 트랜지스터의 일 단과 접지단 사이에 병렬로 연결될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 제 1 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 제 1 실시예에 따른 클럭 게이티드 회로(500)는 클럭 신호 수신부(510), 디스차아지부(520), 전압 유지부(540), 출력부(550) 및 차단부(530)를 구비한다.
클럭 신호 수신부(510)는 클럭 신호(CLK)가 논리 로우("L")를 갖는 구간에서 전원 전압(VDD)을 파이팅 노드(FightingN)로 인가하는 피모스 트랜지스터(P1)를 구비한다. 출력부(550)는 파이팅 노드(FightingN)의 전압의 논리 레벨을 반전시켜 게이티드 클럭 신호(CLK)로서 출력하는 인버터를 구비한다.
전술한 바와 같이, 클럭 게이티드 회로는 인에이블 신호(EN)가 활성화되는 구간에서는 클럭 신호와 동기되는 게이티드 클럭 신호를 생성하고, 인에이블 신 호(EN)가 비활성화되는 구간에서 클럭 신호(CLK)의 논리 레벨에 무관하게 특정한 논리 레벨로 고정된 게이티드 클럭 신호를 생성한다. 이때, 클럭 게이티드 회로는 논리 로우("L")로 고정될 수 있다.
이하에서는 먼저 인에이블 신호가 활성화되는 구간에서의 클럭 게이티드 회로의 동작, 즉 클럭 신호와 동기되는 게이티드 클럭 신호를 생성하는 클럭 게이티드 회로의 동작을 먼저 설명한 후, 인에이블 신호가 비활성화되는 구간, 즉 논리 로우로 고정된 게이티드 클럭 신호를 생성하는 동작을 설명한다.
클럭 신호(CLK)가 논리 로우("L")인 구간에서, 전원 전압(VDD)이 파이팅 노드(FightingN)로 인가된다. 인버터(INV)는 파이팅 노드(FightingN)의 전압의 논리 레벨이 반전시키므로, 논리 로우("L")의 게이티드 클럭 신호(CLK)가 생성된다.
클럭 신호(CLK)가 논리 로우("L")에서 논리 하이("H")로 천이되면, 피모스 트랜지스터(P1)가 턴-오프된다. 그리고, 파이팅 노드(FightingN)의 전하가 디스차아징된다. 파이팅 노드에서의 디스차아징은 디스차아지부(520)에 의한다. 보다 자세히 설명된다.
디스차아지부(520)는 클럭 펄스 신호(CKP)의 활성화에 응답하여 턴-온되는 제 1 디스차아지 트랜지스터(N1) 및 인에이블 신호(EN)의 활성화에 응답하여 턴-온되는 제 2 디스차아지 트랜지스터(N2)를 구비할 수 있다. 제 1 디스차아지 트랜지스터(N1) 및 제 2 디스차아지 트랜지스터(N2)는 파이팅 노드(FightingN)와 접지단(VSS) 사이에 직렬로 연결될 수 있다. 도 5는 엔모스 트랜지스터인 제 1 디스차아지 트랜지스터 및 제 2 디스차아지 트랜지스터를 도시한다.
클록 게이티드 회로(500)는 클럭 펄스 신호(CKP)를 생성하는 클럭 펄스 생성부(900)를 더 구비한다. 도 9에 클럭 펄스 생성부의 일 예가 도시된다.
도 5 및 도 9를 참조하면, 클럭 펄스 생성부(900)는 지연 수단들(920)과 클럭 신호 생성 수단(940)을 구비한다. 지연 수단들(920)은 클럭 신호(CLK)를 소정 지연시킨다. 지연 수단들(920)은 인버터일 수 있다. 클럭 펄스 신호 생성 수단(940)은 클럭 신호(A)와 지연된 클럭 신호(B)가 모두 논리 하이("H")인 구간에서 클럭 펄스 신호(CKP)를 활성화한다. 즉, 클럭 펄스 신호(CKP)는 클럭 신호(CLK)가 논리 로우("L")에서 논리 하이("H")로 천이되는 때에, 소정 시간(도 4의 t2) 동안 활성화된다.
다시 도 5를 참조하면, 클럭 신호(CLK)가 논리 하이("H")로 천이하면, 클럭 펄스 신호(CKP)는 활성화되어 제 1 디스차아지 트랜지스터(N1) 또한 턴-온된다. 따라서, 파이팅 노드(FightingN)의 전하는 접지단(VSS)으로 디스차아지된다. 디스차아지 구간에서, 차단부(530)는 전압 유지부(540)에 의한 파이팅 노드(FightingN)로의 전원 전압(VDD)의 공급을 차단한다.
전압 유지부(540)는 파이팅 노드(FightingN)를 전원 전압(VDD) 또는 접지 전압(VSS)으로 유지시킨다. 전압 유지부(540)는 제 1 키퍼 트랜지스터(P2) 및 제 2 키퍼 트랜지스터(N5)를 구비하는데, 제 1 키퍼 트랜지스터(P2)는 파이팅 노드(FightingN)가 하이("H") 레벨의 전압일 때 파이팅 노드(FightingN)를 전원 전압(VDD)으로 유지시키고, 제 2 키퍼 트랜지스터(N5)는 파이팅 노드(FightingN)가 로우("L") 레벨의 전압일 때 파이팅 노드(FightingN)를 접지 전압(VSS) 유지시킨 다.
도 5에는 제 1 키퍼 트랜지스터(P2)가 파이팅 노드(FightingN)의 전압의 논리 레벨을 반전시킨 제어 신호(XCON)에 응답하여 게이팅되고 일 단이 전원 전압원(VDD)과 연결되고 타 단이 차단 트랜지스터(P10)와 연결되는 피모스 트랜지스터로 도시된다. 또한 도 5에는 제 2 키퍼 트랜지스터(N5)가 제어 신호(XCON)에 응답하여 게이팅되고 일 단이 접지단(VSS)과 연결되는 엔모스 트랜지스터로 도시된다.
전압 유지부(540)는 파이팅 노드(FightingN)의 전압의 논리 레벨을 반전시켜 제 1 키퍼 트랜지스터(P2) 및 제 2 키퍼 트랜지스터(N5)의 게이트로 인가하는 인버터를 더 구비할 수 있다.
또한, 전압 유지부(540)는 제 3 키퍼 트랜지스터(N4)를 더 구비할 수 있다. 도 5에는 제 3 키퍼 트랜지스터(N4)가 클럭 신호(CLK)에 응답하여 게이팅되며 일 단이 파이팅 노드(FightingN)에 연결되고 타 단이 제 2 키퍼 트랜지스터(N5)의 타 단과 연결되는 엔모스 트랜지스터로 도시된다. 제 3 키퍼 트랜지스터(N4)는 디스차아징 후 클럭 신호(CLK)가 여전히 논리 하이("H")인 구간에서 파이팅 노드(FightingN)를 접지 전압으로 보다 확실히 유지시키기 위해 구비될 수 있다.
다시 도 5를 참조하면, 파이팅 노드(FightingN)에서 디스차아징이 되더라도, 파이팅 노드(FightingN)의 전압이 일정 레벨 이하로 떨어지기 전까지는 제 1 키퍼 트랜지스터(P2) 또한 턴-온될 수 있다. 그러나, 전술한 바와 같이, 차단부(530)에 의해 제 1 키퍼 트랜지스터(P2)의 턴-온에 의한 전원 전압(VDD)의 파이팅 노드(FightingN)로의 인가가 차단된다.
도 5에는 차단부(530)가 클럭 신호(CLK)에 응답하여 게이팅되고 일 단이 제 1 키퍼 트랜지스터(P2)의 타 단과 연결되며 타 단이 파이팅 노드(FightingN)와 연결되는 피모스 트랜지스터(P2)로 도시된다. 즉, 클럭 신호(CLK)가 논리 로우("L")에서 논리 하이("H")로 천이되어 논리 하이("H")를 유지하는 동안 차단 트랜지스터(P10)는 턴-온됨으로, 파이팅 노드(FightingN)에서 디스차아지가 발생하는 동안, 제 1 키퍼 트랜지스터(P2)에 의한 파이팅 노드(FightingN)로의 전원 전압(VDD)의 공급은 차단된다.
이렇게 본 발명의 실시예에 따른 클럭 게이티드 회로는 디스차아징 구간에서 불필요한 전하의 유입을 방지함으로써, 전술한 전력 소모 등의 문제를 해결할 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다.
도 5 및 도 6을 참조하면, 도 6의 클럭 게이티디 회로(600)는 도 5의 클럭 게이티드 회로(500)에 차단 방지부(P20)를 더 구비한다. 따라서, 도 6의 클럭 게이티드 회로(600)에 대한 설명은 차단 방지부(P20)에 대한 설명으로 한정한다.
차단 방지부(P20)는 클럭 신호(CLK)가 논리 하이("H")이고 파이팅 노드(FightingN)가 완전히 디스차아지가 되기 전에 인에이블 신호(EN)가 비활성화될 때, 차단 트랜지스터(P10)에 의한 파이팅 노드(FightingN)로의 전원 전압(VDD) 공급 차단을 방지한다. 구체적으로, 본 발명의 실시예에 따른 클럭 게이티드 회로는 전술한 바와 같이, 차단 트랜지스터(P10)에 의해 디스차아지 구간에서 파이팅 노 드(FightingN)로의 전원 전압의 공급을 차단한다. 차단 트랜지스터(P10)는 클럭 신호(CLK)가 논리 하이("H")인 구간에서 동작한다.
그런데, 클럭 신호(CLK)가 논리 하이("H")이고 파이팅 노드가 완전히 디스차아지가 되기 전에 인에이블 신호(EN)가 비활성화되면, 논리 로우("L")가 아닌 불완전한 논리 상태의 게이티드 클럭 신호(CLK)가 생성될 수 있다. 전술한 바와 같이, 인에이블 신호(EN)가 비활성화되면, 게이티드 클럭 신호(CLK)는 특정 논리 레벨(논리 로우("L"))로 고정되어야 한다.
인에이블 신호(EN)가 비활성화되는 구간에서 게이티드 클럭 신호(CLK)가 논리 로우("L")로 정확하게 고정되기 위해서는, 파이팅 노드(FightingN)가 논리 하이("H")로 고정되어야 한다. 따라서, 차단 방지부(P20)는 차단 트랜지스터(P10)에 의하여 파이팅 노드(FightingN)로의 전원 전압(VDD)의 공급이 차단을 방지한다. 도 6에서 차단 방지부(P20)는 인에이블 신호에 응답하여 게이팅되고, 제 1 키퍼 트랜지스터(P2)의 타 단과 파이팅 노드(FightingN) 사이에 차단 트랜지스터(P10)와 병렬로 연결되는 피모스 트랜지스터(P20)로 도시된다.
도 7는 본 발명의 제 3 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다. 도 8은 본 발명의 제 4 실시예에 따른 클럭 게이티드 회로를 나타내는 회로도이다.
도 7과 도 8의 클럭 게이티드 회로(700, 800)는 각각 도 5 및 도 6의 클럭 게이티드 회로(500, 600)에 대응된다. 다만, 도 7과 도 8의 클럭 게이티드 회로(700, 800)는 도 5 및 도 6의 클럭 게이티드 회로(500, 600)와 달리, 두 개의 인 에이블 신호(EN, TE)에 의하여 동작한다. 따라서, 도 7과 도 8의 클럭 게이티드 회로(700, 800)에 대한 보다 자세한 설명은 생략된다.
도 10은 도 5 내지 도 8의 클럭 게이티드 회로에서의 향상된 디스차아징 동작을 나타내는 그래프이다.
도 10의 (a)는 도 3의 클럭 게이티드 회로(300)에서의 디스차아징 동작을 나타내는 그래프이고, 도 10의 (b)는 도 5 내지 도 8의 클럭 게이티드 회로(500 ~ 800)에서의 디스차아징 동작을 나타내는 그래프이다. 도 10의 (a) 및 (b)를 참조하면, 도 10의 (a)의 파이팅 노드 전압(V_fightingN) 보다 도 10의 (b)의 파이팅 노드 전압(V_fightingN)가 보다 빨리 디스차아된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어, 도 7에서 클럭 게이티드 회로(700)의 제 2 디스차아지 트랜지스터(N2)와 제 3 디스차아지 트랜지스터(N3)가 병렬 연결되나, 직렬 연결될 수도 있다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 클럭 게이티드 회로는 디스차아징구간에서의 파이팅 노드(fighting node)로의 불필요한 전하 유입을 막는 차단 트랜지스터를 구비함으로써, 전력 소모 및 디스차아징 시간을 단축할 수 있는 장점이 있다.

Claims (30)

  1. 인에이블 신호가 비활성화되는 구간에서, 클럭 신호의 논리 레벨과 무관하게 특정 논리 레벨로 고정된 게이티드 클럭 신호를 생성하는 클럭 게이티드 회로에 있어서,
    상기 클럭 신호가 제 1 논리를 갖는 구간에서 제 1 전압을 파이팅 노드로 인가하는 클럭 신호 수신부;
    상기 인에이블 신호가 활성화된 구간에서 상기 클럭 신호가 상기 제 1 논리에서 제 2 논리로 천이할 때, 상기 파이팅 노드로부터 전하를 디스차아지하는 디스차아지부;
    상기 파이팅 노드를 전원 전압 또는 접지 전압으로 유지시키는 전압 유지부;
    상기 파이팅 노드의 전압의 논리 레벨을 반전시켜 상기 게이티드 클럭 신호로서 출력하는 출력부를 구비하고,
    상기 클럭 게이티드 회로는,
    상기 파이팅 노드로부터 전하를 디스차아지하는 동안, 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단하는 차단부를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  2. 제 1 항에 있어서,
    상기 제 1 논리는 논리 로우이고,
    상기 제 1 전압은 전원 전압인 것을 특징으로 하는 클럭 게이티드 회로.
  3. 제 2 항에 있어서, 상기 전압 유지부는,
    상기 파이팅 노드의 전압의 논리 레벨을 반전시킨 제어 신호에 응답하여 게이팅되고 일 단이 전원 전압원과 연결되는 제 1 키퍼 트랜지스터; 및
    상기 제어 신호에 응답하여 게이팅되고 일 단이 접지 전압원과 연결되는 제 2 키퍼 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  4. 제 3 항에 있어서,
    상기 제 1 키퍼 트랜지스터는 피모스 트랜지스터이고,
    상기 제 2 키퍼 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 클럭 게이티드 회로.
  5. 제 3 항에 있어서, 상기 차단부는,
    상기 클럭 신호에 응답하여 게이팅되고,
    일 단이 상기 제 1 키퍼 트랜지스터의 타 단과 연결되며 타 단이 상기 파이팅 노드와 연결되는 차단 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  6. 제 5 항에 있어서, 상기 차단 트랜지스터는,
    피모스 트랜지스터인 것을 특징으로 하는 클럭 게이티드 회로.
  7. 제 5 항에 있어서, 상기 클럭 게이티드 회로는,
    상기 클럭 신호가 상기 제 2 논리이고 상기 파이팅 노드가 완전히 디스차아지가 되기 전에 상기 인에이블 신호가 비활성화될 때,
    상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압 공급의 차단을 방지하는 차단 방지부를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  8. 제 7 항에 있어서, 상기 차단 방지부는,
    상기 인에이블 신호가 비활성화되는 구간에서 턴-온되고 상기 제 1 키퍼 트랜지스터의 타 단과 상기 파이팅 노드 사이에 상기 차단 트랜지스터와 병렬로 연결되는 차단 방지 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 차단 방지 트랜지스터는,
    피모스 트랜지스터인 것을 특징으로 하는 클럭 게이티드 회로.
  10. 제 3 항에 있어서, 상기 전압 유지부는,
    상기 제 2 키퍼 트랜지스터와 같은 타입이고,
    상기 클럭 신호에 응답하여 게이팅되며 일 단이 상기 파이팅 노드에 연결되고 타 단이 상기 제 2 키퍼 트랜지스터의 타 단과 연결되는 제 3 키퍼 트랜지스터 를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  11. 제 3 항에 있어서, 상기 전압 유지부는,
    상기 파이팅 노드의 전압의 논리 레벨을 반전시켜 상기 제 1 키퍼 트랜지스터 및 상기 제 2 키퍼 트랜지스터의 게이트로 인가하는 인버터를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 디스차아지부는,
    클럭 펄스 신호의 활성화에 응답하여 상기 파이팅 노드의 전하를 디스차아지하는 것을 특징으로 하는 클럭 게이티드 회로.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 디스차아지부는,
    상기 클럭 펄스 신호의 활성화에 응답하여 턴-온되는 제 1 디스차아지 트랜지스터; 및
    상기 인에이블 신호의 활성화에 응답하여 턴-온되는 제 2 디스차아지 트랜지스터를 구비하고,
    상기 제 1 디스차아지 트랜지스터 및 상기 제 2 디스차아지 트랜지스터는,
    상기 파이팅 노드와 접지단 사이에 직렬로 연결되는 것을 특징으로 하는 클럭 게이티드 회로.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    엔모스 트랜지스터인 것을 특징으로 하는 클럭 게이티드 회로.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 클럭 게이티드 회로는,
    상기 클럭 펄스 신호를 생성하는 클럭 펄스 생성부를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서, 상기 클럭 펄스 생성부는,
    상기 클럭 신호를 소정 지연시키는 적어도 하나 이상의 지연 수단;
    상기 클럭 신호와 지연된 클럭 신호가 모두 상기 제 2 논리를 갖는 구간에서 상기 클럭 펄스 신호를 활성화하는 클럭 펄스 신호 생성 수단을 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    상기 제 2 항에 있어서, 상기 클럭 신호 수신부는,
    상기 클럭 신호에 응답하여 게이팅되고,
    일 단이 전원 전압단과 연결되며 타 단이 상기 파이팅 노드에 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 출력부는,
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    인에이블 신호가 비활성화되는 구간에서, 클럭 신호의 논리 레벨과 무관하게 특정 논리 레벨로 고정된 게이티드 클럭 신호를 생성하는 클럭 게이티드 회로에 있어서,
    상기 클럭 신호가 제 1 논리를 갖는 구간에서 제 1 전압을 파이팅 노드로 인가하는 클럭 신호 수신부;
    상기 인에이블 신호가 활성화된 구간에서 상기 클럭 신호가 상기 제 1 논리에서 제 2 논리로 천이할 때, 상기 파이팅 노드로부터 전하를 디스차아지하는 디스차아지부;
    상기 파이팅 노드를 전원 전압 또는 접지 전압으로 유지시키는 전압 유지부;
    상기 파이팅 노드의 전압의 논리 레벨을 반전시켜 상기 게이티드 클럭 신호로서 출력하는 출력부를 구비하고,
    상기 클럭 게이티드 회로는,
    상기 파이팅 노드로부터 전하를 디스차아지하는 동안, 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단하는 차단부; 및
    상기 클럭 신호가 상기 제 2 논리이고 상기 파이팅 노드가 완전히 디스차아지가 되기 전에 상기 인에이블 신호가 비활성화될 때, 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압 공급의 차단을 방지하는 차단 방지부를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서, 상기 전압 유지부는,
    상기 파이팅 노드의 전압의 논리 레벨을 반전시킨 제어 신호에 응답하여 게이팅되고 일 단이 전원 전압원과 연결되는 제 1 키퍼 트랜지스터; 및
    상기 제어 신호에 응답하여 게이팅되고 일 단이 접지 전압원과 연결되는 제 2 키퍼 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서, 상기 차단부는,
    상기 클럭 신호에 응답하여 게이팅되고,
    일 단이 상기 제 1 키퍼 트랜지스터의 타 단과 연결되며 타 단이 상기 파이팅 노드와 연결되는 차단 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 21 항에 있어서, 상기 차단 방지부는,
    상기 인에이블 신호가 비활성화되는 구간에서 턴-온되고,
    상기 제 1 키퍼 트랜지스터의 타 단과 상기 파이팅 노드 사이에 상기 차단 트랜지스터와 병렬로 연결되어 차단 방지 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 1 인에이블 신호 및/또는 제 2 인에이블 신호가 비활성화되는 구간에서, 클럭 신호의 논리 레벨과 무관하게 특정 논리 레벨로 고정된 게이티드 클럭 신호를 생성하는 클럭 게이티드 회로에 있어서,
    상기 클럭 신호가 제 1 논리를 갖는 구간에서 제 1 전압을 파이팅 노드로 인가하는 클럭 신호 수신부;
    상기 제 1 인에이블 신호 및/또는 상기 제 2 인에이블 신호가 활성화된 구간에서 상기 클럭 신호가 상기 제 1 논리에서 제 2 논리로 천이할 때, 상기 파이팅 노드로부터 전하를 디스차아지하는 디스차아지부;
    상기 파이팅 노드를 전원 전압 또는 접지 전압으로 유지시키는 전압 유지부;
    상기 파이팅 노드의 전압의 논리 레벨을 상기 게이티드 클럭 신호로서 출력하는 출력부를 구비하고,
    상기 클럭 게이티드 회로는,
    상기 파이팅 노드로부터 전하를 디스차아지하는 동안, 상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단하는 차단부를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서, 상기 전압 유지부는,
    상기 파이팅 노드의 전압의 논리 레벨을 반전시킨 제어 신호에 응답하여 게이팅되고 일 단이 전원 전압원과 연결되는 제 1 키퍼 트랜지스터; 및
    상기 제어 신호에 응답하여 게이팅되고 일 단이 접지 전압원과 연결되는 제 2 키퍼 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서, 상기 차단부는,
    상기 클럭 신호에 응답하여 게이팅되고,
    일 단이 상기 제 1 키퍼 트랜지스터의 타 단과 연결되며 타 단이 상기 파이팅 노드와 연결되는 차단 트랜지스터를 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서, 상기 클럭 게이티드 회로는,
    상기 클럭 신호가 상기 제 2 논리이고 상기 파이팅 노드가 완전히 디스차아지가 되기 전에 상기 제 1 인에이블 신호 및/또는 상기 제 2 인에이블 신호가 비활성화될 때,
    상기 전압 유지부에 의한 상기 파이팅 노드로의 전원 전압의 공급을 차단을 방지하는 차단 방지부를 더 구비하는 것을 특징으로 하는 클럭 게이티드 회로.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 26 항에 있어서, 상기 차단 방지부는,
    상기 제 1 인에이블 신호에 응답하여 게이팅되는 제 1 차단 방지 트랜지스터;
    상기 제 2 인에이블 신호에 응답하여 게이팅되는 제 2 차단 방지 트랜지스터를 구비하고,
    상기 제 1 키퍼 트랜지스터의 타 단과 상기 파이팅 노드 사이에서 상기 차단 트랜지스터와 병렬로 연결되는 것을 특징으로 하는 클럭 게이티드 회로.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서, 상기 디스차아지부는,
    상기 클럭 신호의 논리 천이 구간에서 소정 지연 시간 후에 활성화되는 클럭 펄스 신호에 응답하여 상기 파이팅 노드를 디스차아지하는 것을 특징으로 하는 클럭 게이티드 회로.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제 28 항에 있어서, 상기 디스차아지부는,
    상기 클럭 펄스 신호의 활성화에 응답하여 턴-온되는 제 1 디스차아지 트랜지스터;
    상기 제 1 인에이블 신호의 활성화에 응답하여 턴-온되는 제 2 디스차아지 트랜지스터; 및
    상기 제 1 인에이블 신호의 활성화에 응답하여 턴-온되는 제 3 디스차아지 트랜지스터를 구비하고,
    상기 제 1 디스차아지 트랜지스터는,
    상기 파이팅 노드와 상기 제 2 디스차아지 트랜지스터 및 상기 제 3 디스차아지 트랜지스터 사이에 직렬로 연결되는 것을 특징으로 하는 클럭 게이티드 회로.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
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