KR102500860B1 - 비동기식 샘플링 장치 및 칩 - Google Patents

비동기식 샘플링 장치 및 칩 Download PDF

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Abstract

본 출원은 비동기식 샘플링 장치(100) 및 칩을 개시한다. 비동기식 샘플링 장치는 피어 엔드로부터 제1 입력 데이터 스트링을 수신하도록 구성되고, 비동기식 샘플링 장치는, 제1 입력 데이터 스트링을 버퍼링하도록 구성되는, 제1 레지스터(102), 여기서 상기 제1 입력 데이터 스트링(d1)은 상기 피어 엔드의 피어 엔드 클럭에 따라 상기 제1 레지스터에 쓰이고; 및 게이티드 클럭(CLK_G)을 생성하도록 구성되는, 게이티드 클럭 생성 유닛(106)을 포함하고, 여기서 상기 게이티드 클럭의 주파수는 상기 피어 엔드 클럭의 주파수와 동일하고, 또한 상기 제1 입력 데이터 스트링은 상기 게이티드 클럭에 따라 제1 출력 데이터 스트링(d1ff)으로서 상기 제1 레지스터로부터 읽힌다.

Description

비동기식 샘플링 장치 및 칩
본 출원은 비동기식 샘플링 장치 및 칩에 관한 것으로서, 보다 상세하게는,
Figure 112022092138999-pct00001
변조를 이용한 비동기식 샘플링 장치 및 칩에 관한 것이다.
통신 시스템들에 있어서, 시스템들 간의 정보 전달은 종종 비동기식 클럭들의 문제에 직면한다; 즉, 시스템들 간의 클럭들은 서로 독립적이고 비동기적이어서, 로컬과 피어 엔드 사이의 데이터 속도들에 있어서 예기치 못하는 차이들로 귀결된다; 그러므로, 비동기식 샘플링은 통신 시스템들에 있어서 매우 중요한 기술이다. 로컬 클럭으로 신호를 다시 샘플링하는 비동기식 샘플링 속도 컨버터들을 이용하는 것과 같은, 현재의 관행은 하드웨어 구조 및 전력-집약적 관점에서 더 복잡하다; 이로써, 절전을 강조하는 응용들에 있어서 절전 및 수용가능한 성능 모두를 달성하는 것은 관련 분야에서 중요한 과제가 되어 왔다.
본 출원의 하나의 목적은 상기에서 언급된 문제들을 다루는 비동기식 샘플링 장치 및 칩을 개시하는 데 있다.
본 출원의 일 실시예는, 피어 엔드로부터 제1 입력 데이터 스트링을 수신하도록 구성되는, 비동기식 샘플링 장치를 개시하는데, 이 비동기식 샘플링 장치는: 상기 제1 입력 데이터 스트링을 버퍼링하도록 구성되는, 제1 레지스터, 여기서 상기 제1 입력 데이터 스트링은 상기 피어 엔드의 피어 엔드 클럭에 따라 상기 제1 레지스터에 쓰이고; 및 게이티드 클럭을 생성하도록 구성되는, 게이티드 클럭 생성 유닛을 포함하고, 여기서 상기 게이티드 클럭의 주파수는 상기 피어 엔드 클럭의 주파수와 동일하고, 또한 상기 제1 입력 데이터 스트링은 상기 게이티드 클럭에 따라 제1 출력 데이터 스트링으로서 상기 제1 레지스터로부터 읽히는 것을 특징으로 한다.
본 출원의 일 실시예는 상기에서 언급되는 비동기식 샘플링 장치를 포함하는, 칩을 개시한다.
본 출원의 실시예들은 비용 및 전력 소비를 감소시키기 위해 비동기식 샘플링 장치를 개선한다.
도 1은 본 출원의 제1 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다.
도 2는 본 출원의 실시예에 따른 게이티드 클럭 생성 유닛을 보여주는 개략도이다.
도 3은 본 출원의 제2 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다.
도 4는 본 출원의 제3 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다.
도 5는 본 출원의 제4 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다.
이하의 개시는 본 발명의 다른 특징들을 구현하기 위한, 다수의 다양한 실시예들, 또는 예들을 제공한다. 구성요소들 및 배치들의 구체적인 예들이 본 개시를 단순화하기 위해 이하에서 설명된다. 물론, 이해할 수 있는 바와 같이, 이것들은 단지 예들에 불과하고 한정하고자 하는 것은 아니다. 예를 들어, 이하의 상세한 설명에 제1 특징 또는 제2 특징의 형성은 제1 및 제2 특징들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 특징들이 제1 및 제2 특징들 사이에 형성될 수 있는 실시예들을 포함할 수 있어, 제1 및 제2 특징들이 직접 접촉하지 않을 수 있다. 이에 더하여, 본 개시는 다양한 예들에서 참조부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순함과 명확함을 위한 것이고 그 자체로 설명되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
나아가, "아래", "아래쪽", "하부", "위", "위쪽" 등과 같은, 공간적으로 상대적인 용어들은, 도면에 도시된 바와 같이 다른 요소(들) 또는 특징(들)에 대한 요소 또는 특징의 관계를 기술하기 위해 설명을 용이하게 하기 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향에 더하여 사용 시 또는 작동 중 장치의 다른 방향들을 포함하고자 한다. 장치는 달리 방향지어질 수 있고(예. 90도 회전되거나 또는 다른 방향들로) 또한 여기에 사용된 공간적으로 상대적인 기술자들(descriptors)이 이에 따라 해석될 수 있다.
본 발명의 더 넓은 범위를 표현하는 수치 범위들 및 변수들이 근사치임에도 불구하고, 특정 예들에서 표현되는 수치 값들은 가능한 한 정확하게 보고된다. 하지만, 수치 값은 원래 각각의 시험 측정들에서 표준 편차로부터 필수적으로 기인하는 소정의 오차들을 포함한다. 또한, 여기서 사용되는 바와 같이, 용어 "대략"은 일반적으로 주어진 값 또는 범위의 10%, 5%, 1% 또는 0.5% 내를 의미한다. 또는, 용어 "대략"은 당업자에 의해 고려될 때 평균의 수용가능한 표준 오차 내를 의미한다. 이해될 수 있는 바와 같이, 작동/작업 예들과는 달리, 또는 구체적으로 달리 표현되지 않는 한, 여기에 개시된 물질들의 양들, 지속 시간들, 온도들, 작동 조건들, 양의 비율들, 등과 같은 수치 범위들, 양들, 값들 및 비율들 모두는 용어 "대략"에 의해 모든 예들에서 변형되는 바와 같이 이해되어야 한다. 따라서, 반도래 지시되지 않는 한, 본 개시 및 첨부된 청구항들에서 표현되는 수치 변수들은 원하는 만큼 변경될 수 있는 근사치들이다. 최소한, 각각의 수치 변수는 적어도 보고되는 유효 숫자들의 수를 고려하고 또한 일반적인 반올림 기술들을 적용하여 해석되어야 한다. 범위들은 하나의 끝점에서 다른 끝점까지로 또는 두 끝점들 사이로 여기서 표현될 수 있다. 여기에 개시되는 모든 범위들은 달리 기술되지 않는 한 끝점들을 포함한다.
통신 시스템들에 있어서, 정보는 종종 2 또는 그 이상의 시스템들 간에 전달되는데, 여기서 각 시스템의 주파수는 서로 다를 수 있고, 이것은 비동기식 주파수(frequency asynchronous)로 지칭된다. 이러한 주파수 차이가 적절하게 처리되지 않으면, 정보를 전달할 때 문제들이 발생할 수 있다. 예를 들어, 오디오 신호들을 위한 사양들은 32kHz, 44.1kHz, 48kHz, 등과 같이 많은 다양한 주파수 표준들을 가진다; 따라서, 신호들의 샘플링 속도 변환은 오디오 신호들을 처리하기 위해 흔하게 사용되는 기술이고; 소위 샘플링 속도 변환은 신호의 샘플링 속도를 변경하는 것을 의미한다. 2 종류의 샘플링 속도 변환이 있는데, 이는 동기식 샘플링 속도 변환 및 비동기식 샘플링 속도 변환이다. 동기식 샘플링 속도 변환은 변환 전후의 비트 속도 클럭들이 동기식이고, 이때 비트 속도들 간의 비가 일정한 것을 의미하고; 비동기식 샘플링 속도 변환은 변환 전후의 비트 속도 클럭들이 비동기식이고 독립적이고, 이때 비트 속도들의 비는 시간에 따라 느리게 변하는 것을 의미하는데, 이것은 또한 비트 속도들 간의 비가 무리수일 수 있고, 이로써 고정 배율(fix magnification)을 갖는 일반적인 보간 필터들을 이용해 구현될 수 없음을 의미한다. 복잡한 보간에 대하여 비동기식 샘플링 속도 컨버터들을 이용하는 것과 같은, 현재 관행들은, 하드웨어 구조 및 전력-집약적 관점에서 더 복잡하고; 따라서, 절전을 강조하는 응용들에 있어서 절전 및 수용가능한 성능 모두를 달성하는 것은 관련 분야에서 엄청난 과제가 되어 왔다.
도 1은 본 출원의 제1 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다. 도 1에 도시된 비동기식 샘플링 장치(100)는 피어 엔드(도면들에 미도시)로부터 제1 입력 데이터 스트링(d1)을 수신하고 또한 비동기식 데이터 샘플링을 수행하도록 구성되고, 이때 피어 엔드는 피어 엔드 클럭(CLK_P)에 따라 쓰기 제어 신호(wcrtl1)를 생성하고, 또한 쓰기 제어 신호(wcrtl1)에 따라 비동기식 샘플링 장치(100)의 제1 레지스터(102)로 제1 입력 데이터 스트링(d1)을 쓰고, 피어 엔드 클럭(CLK_P)의 주파수(fp)와 로컬 클럭(CLK_L)의 주파수(fl) 사이에 제1 주파수 차이가 있다. 본 실시예에 있어서, 피어 엔드 클럭(CLK_P)의 주파수(fp)와 로컬 클럭(CLK_L)의 주파수(fl) 사이의 제1 주파수 차이는 설계 선택(design choice)의 결과가 아니라 불가피하게 겪게 되는 문제이다. 제1 주파수 차이가 존재하는 이유는, 예를 들어 피어 엔드 클럭(CLK_P)과 로컬 클럭(CLK_L)이 다른 트랜지스터 오실레이터들로 인해 직접 또는 간접적으로 생성되기 때문이고; 피어 엔드 클럭(CLK_P)과 로컬 클럭(CLK_L)이 이론상 동일한 목표 주파수를 가질지라도, 실제로는, 다른 트랜지스터 오실레이터들을 이용하는 것이 의심할 여지 없이 이 차이를 야기시키고, 이로써, 피어 엔드 클럭(CLK_P)의 주파수(fp)와 로컬 클럭(CLK_L)의 주파수(fl) 사이에 다소 약간의 차이들이 있을 수 있다.
비동기식 샘플링 장치(100)는, 제1 레지스터(102), 게이티드 클럭 생성 유닛(106) 및 디지털 신호 처리 유닛(108)을 포함하고, 예를 들어, 본 실시예에 있어서, 제1 레지스터(102)는 제1 입력 데이터 스트링(d1)을 버퍼링하도록 구성되고, 제1 레지스터(102)는 선입선출 레지스터이다. 비동기식 샘플링 장치(100)는 제1 입력 데이터 스트링(d1)를 수신하고 제1 입력 데이터 스트링(d1)을 제1 레지스터(102)에 쓰고, 제1 입력 데이터 스트링(d1)은 제1 출력 데이터 스트링(d1ff)으로서 제1 레지스터(102)로부터 더 읽히고; 비동기식 샘플링 장치(100)에 의해 수신되는 제1 입력 데이터 스트링(d1)은 피어 엔드로부터 전송되기 때문에; 다시 말하면, 제1 입력 데이터 스트링(d1)이 로컬 클럭(CLK_L)이 아닌 피어 엔드 클럭(CLK_P)에 따라 생성되기 때문에, 제1 입력 데이터 스트링(d1)은 피어 엔드의 피어 엔드 클럭(CLK_P)에 따라 제1 레지스터(102)에 쓰인다. 로컬 클럭(CLK_L)이 제1 레지스터(102)로부터 제1 입력 데이터 스트링(d1)을 직접 읽도록 이용되면, 제1 레지스터(102)는 조금 후 오버플로우 또는 언더플로우를 불가피하게 경험하게 될 것이다. 본 실시예에 있어서, 비동기식 샘플링 장치(100)는 로컬 클럭(CLK_L)을 이용하지 않고 대신 게이티드 클럭(CLK_G)에 의해 생성되는 읽기 제어 신호(rctrl1)에 따라 제1 출력 데이터 스트링(d1ff)으로서 제1 입력 데이터 스트링(d1)을 읽는다. 비동기식 샘플링 장치(100)에 의해 생성되는 게이티드 클럭(CLK_G)의 주파수는 피어 엔드 클럭(CLK_P)의 주파수와 동일해야 하므로, 본 실시예의 제1 레지스터(102)는 오버플로우 또는 언더플로우 문제를 경험하지 않을 것이다.
비동기식 샘플링 장치(100)는 제1 주파수 차이(fdelta)를 더 수신하는데, 여기서 fdelta = 피어 엔드 클럭(CLK_P)의 주파수(fp) - 로컬 클럭(CLK_L)의 주파수(fl)이다. 비동기식 샘플링 장치의 게이티드 클럭 생성 유닛(106)은 제1 주파수 차이(fdelta), 주파수 상승을 위한 미리 결정된 여유(MH), 로컬 클럭(CLK_L) 및 비동기식 샘플링 속도 변환 클럭(CLK_A)에 따라 게이티드 클럭(CLK_G)을 생성하고 또한 읽기 제어 신호(rctrl1)를 생성하고 제1 출력 데이터 스트링(d1ff)으로서 제1 레지스터(102)로부터 제1 입력 데이터 스트링(dl)을 읽도록 디지털 신호 처리 유닛(108)으로 게이티드 클럭(CLK_G)을 제공한다; 본 실시예에 있어서, 주파수 상승을 위한 미리 결정된 여유(MH)는 미리 결정된 값이고, 본 출원은 이에 한정되지는 않지만, 주파수 상승을 위한 미리 결정된 여유(MH)는 또한 외부 소스로부터 비동기식 샘플링 장치(100)로 제공될 수 있다. 게다가, 제1 주파수 차이(fdelta)는 균등한 효과를 갖는 다른 신호들로 대체될 수 있는데, 예를 들어, 제1 주파수 차이(fdelta)는 로컬 클럭(CLK_L)의 주파수에 대한 피어 엔드 클럭(CLK_P)의 주파수(fp)의 비(ratio)로 교체될 수 있고, 그후 제1 주파수 차이(fdelta)는 이 비에 따라 획득될 수 있다. 도 2는 본 출원의 실시예에 따른 게이티드 클럭 생성 유닛을 보여주는 개략도이고 이 도면은 게이티드 클럭 생성 유닛(106)의 상세사항들을 보여준다. 도 2에 도시된 바와 같이, 게이티드 클럭 생성 유닛(106)은 비동기식 샘플링 속도 변환 속도 생성 유닛(1062) 및
Figure 112022092138999-pct00002
변조기(1066)를 포함한다. 본 실시예에 있어서, 비동기식 샘플링 속도 변환 클럭(CLK_A)의 주파수(fa)는 로컬 클럭(CLK_L)보다 더 크다. 구체적으로, 비동기식 샘플링 속도 변환 클럭(CLK_A)의 주파수(fa)는 로컬 클럭(CLK_L)의 주파수(fl) * (1+주파수 상승을 위한 미리 결정된 여유(MH))이다; 즉, fa - fl = fl * MH이고, 여기서 주파수 상승을 위한 미리 결정된 여유(MH)는 0보다 크다. 본 실시예에 있어서, 비동기식 샘플링 속도 변환 클럭(CLK_A)과 로컬 클럭(CLK_L)은 위상 고정 루프(phase locked loop, 도면들에서는 미도시)에 의해 생성될 수 있다.
본 실시예에 있어서, 비동기식 샘플링 속도 변환 클럭(CLK_A)을 생성하기 위해 로컬 클럭(CLK_L)의 주파수를 증가시켜야 하는 이유는 게이티드 클럭(CLK_G)의 주파수(fg)를 조정하도록 더 정교한 게이티드 클럭(CLK_G)을 생성하는 데 있다. 이 경우에 있어서, 주파수 상승을 위한 미리 결정된 여유(MH)가 커질수록, 게이티드 클럭(CLK_G)의 주파수(fg)의 조정이 더 정교할수록, 그 결과는 더 향상된다; 하지만, 하드웨어의 복잡도 및 전력 소비는 이에 대응하여 증가되고; 본 실시예에 있어서, 주파수 상승을 위한 미리 결정된 여유(MH)는 0보다 크고 1보다 작다; 구체적으로, 주파수 상승을 위한 미리 결정된 여유(MH)는 대략 0.1 내지 0.2이다, 하지만 본 출원은 이에 한정되지는 않고, 실제 적용에 따라 달라져야 한다.
비동기식 샘플링 속도 변환 속도 생성 유닛(1062)은 제1 주파수 차이(fdelta) 및 주파수 상승을 위한 미리 결정된 여유(MH)에 따라 비동기식 샘플링 속도 변환 속도(R)를 생성한다. 예를 들어, 비동기식 샘플링 속도 변환 속도(R) = (fp/fl) / (1+MH), 즉, (1+fdelta/fl) / (1+MH)이다. 제1 주파수 차이(fdelta)가 종종 (ppm 레벨에서) 0에 매우 근접하기 때문에, (1+fdelta/fl)는 1에 접근하고; 이에 따라, 주파수 상승을 위한 미리 결정된 여유(MH)가 0에 접근하지 않는 한, 주파수 상승을 위한 미리 결정된 여유(MH)는 비동기식 샘플링 속도 변환 속도(R)가 0과 같지 않도록 해줄 수 있고 또한 1과는 다른 차이를 가지게 된다; 비동기식 샘플링 속도 변환 속도(R)가 1에 너무 근접하면,
Figure 112021106350451-pct00003
변조기(1066)의 잡음 성형 능력을 위태롭게 할 수 있다.
Figure 112021106350451-pct00004
변조기(1066)는 비동기식 샘플링 속도 변환 속도(R) 및 비동기식 샘플링 속도 변환 클럭(CLK_A)에 따라 게이티드 클록(CLK_G)을 생성하고, 여기서 게이티드 클럭(CLK_G)은 1 비트 시퀀스이고; 시간에 따라, 게이티드 클럭(CLK_G)의 주파수는 비동기식 샘플링 속도 변환 클럭(CLK_A)의 주파수와 비동기식 샘플링 속도 변환 속도(R)의 곱과 같아진다; 다시 말하면, 이렇게 생성되는 게이티드 클럭(CLK_G)의 주파수(fg)에 대하여, fg = 비동기식 샘플링 속도 변환 속도(R) * 비동기식 샘플링 속도 변환 클럭(CLK_A), 즉, ((fp/fl) / (1+MH)) * (fl * (1+ MH)) = fp이고, 따라서, 게이티드 클럭(CLK_G)의 주파수(fg)는 피어 엔드 클럭(CLK_P)의 주파수(fp)와 같다. 게이티드 클럭(CLK_G)의 지터 레벨은 주파수 상승을 위한 미리 결정된 여유(MH)의 값과 관련이 있는데, 주파수 상승을 위한 미리 결정된 여유(MH)가 커질수록, 정교함은 더 나아지고, 게이티드 클럭(CLK_G)의 지터는 더 작아진다.
Figure 112022092138999-pct00005
변조기(1066)가 잡음을 성형할 수 있기 때문에, 그리고
Figure 112022092138999-pct00006
변조기(1066)가 속도 변환을 샘플링하기 위한 더 높은 오버-샘플링 속도를 이용하기 때문에, 더 간단한 방식으로 더 나은 성능을 달성하게 된다. 구체적으로,
Figure 112022092138999-pct00007
변조기(1066)에 의해 도입되는 샘플링 속도 변환 잡음은 더 높은 주파수에 위치되어, 베이스밴드 신호 대역으로부터 분리되고; 다시 말하면,
Figure 112022092138999-pct00008
변조기(1066)에 의해 도입되는 샘플링 속도 변환 잡음은 베이스밴드 신호에 영향을 주지 않으면서 백-엔드 회로를 이용해 개별적으로 억제될 수 있다. 본 실시예에 있어서,
Figure 112022092138999-pct00009
변조기(1066)는 1-비트
Figure 112022092138999-pct00010
변조기이다. 하지만, 본 출원은 이에 한정되지 않는다. 본 실시예에 있어서, 비동기식 샘플링 장치의 디지털 신호 처리 유닛(108)은 게이티드 클럭(CLK_G)에 따라 읽기 제어 신호(rctrl1)를 생성하고; 읽기 제어 신호(rctrl1)에 따라 제1 레지스터(102)로부터 제1 입력 데이터 스트링(d1)를 읽고; 제1 출력 데이터 스트링(d1ff)에 디지털 신호 처리를 수행하고; 또한 디지털 신호 처리를 거친 출력 데이터 스트링(d1dsp)을 생성한다.
도 3은 본 출원의 제2 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다. 도 1에 도시된 비동기식 샘플링 장치(100)와 비교하면, 도 3에 도시된 비동기식 샘플링 장치(200)는 주파수 차이 예측 유닛(204)을 더 포함하고, 더 구체적으로, 디지털 신호 처리 유닛(108)은 보간 필터(208)를 이용해 구현될 수 있다. 주파수 차이 예측 유닛(204)은 상기에서 설명된 바와 같이, 제1 레지스터(102)에서 사용된 저장량(fflv)에 따라 피어 엔드 클럭(CLK_P)과 로컬 클럭(CLK_L) 사이의 제1 주파수 차이(fdelta), fdelta = 피어 엔드 클럭(CLK_P)의 주파수(fp) - 로컬 클럭(CLK_L)의 주파수(fl)를 예측한다. 구체적으로, 주파수 차이 예측 유닛(204)은 로컬 클럭(CLK_L)과 제1 레지스터(102)에서 사용된 저장(fflv)에 따라 제1 주파수 차이(fdelta)를 예측한다. 예를 들어, 일부 실시예들에 있어서, 주파수 차이 예측 유닛(204)은 로컬 클럭(CLK_L)이 미리 결정된 시간 내에서 획득되는 제1 레지스터(102)의 저장 변화(storage change)에 따라 제1 주파수 차이(fdelta)를 생성한다. 예를 들어, 저장 변화는 로컬 클럭(CLK_L)의 1000 클럭 주기들의 전달 후 소정 시각에서 각각 획득되는, 제1 레지스터(102)에서 사용된 대응하는 저장(fflv)에 기초하여 획득될 수 있다; 본 출원은 특히 주파수 차이 예측 유닛(204)을 구현하기 위한 수단을 한정하는 것은 아니고, 또한 주파수 차이 예측 유닛(204)은 하드웨어, 소프트웨어, 또는 펌웨어를 이용해 구현될 수 있다. 저장에 있어서의 변화가 커질수록, 피어 엔드 클럭(CLK_P)과 로컬 클럭(CLK_L) 사이의 제1 주파수 차이(fdelta)가 커지고, 그 역도 마찬가지이다. 본 출원에 있어서, 주파수 차이 예측 유닛(204)을 구현하기 위한 수단은 동일 또는 유사한 목적이 달성될 수 있는 한, 이에 한정되지 않는다.
보간 필터(208)는 게이티드 클럭(CLK_G)에 따라 제1 레지스터(102)로부터 읽힌 제1 출력 데이터 스트링(d1ff)에 보간 필터링 프로세스를 수행하고 또한 보간 필터 출력 데이터 스트링(d1if)을 생성하여, 신호 대역을 깨끗하게 유지하도록 허용하게 한다. 일부 실시예들에 있어서, 보간 필터(208)는 베이스밴드 디지털 신호 처리 회로로 대체될 수 있다.
도 4는 본 출원의 제3 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다. 도 3에 도시된 비동기식 샘플링 장치(200)와 비교하면, 도 4에 도시된 비동기식 샘플링 장치(300)는 제2 레지스터(302) 및 데시메이션 필터(308)를 더 포함하고, 여기서 제2 레지스터(302)는 선입선출 레지스터일 수 있는데, 제2 입력 데이터 스트링(d2df)을 버퍼링하도록 구성된다. 데시메이션 필터(308)는 게이티드 클럭(CLK_G)에 따라 쓰기 제어 신호(wcrtl2)를 생성하고 쓰기 제어 신호(wcrtl2)에 따라 제2 레지스터(302)에 제2 입력 데이터 스트링(d2df)을 쓴다; 피어 엔드는 피어 엔드 클럭(CLK_P)에 따라 읽기 제어 신호(rcrtl2)를 생성하고 읽기 제어 신호(rcrtl2)에 따라 제2 레지스터(302)로부터 제2 출력 데이터 스트링(d2ff)으로서 제2 입력 데이터 스트링(d2df)을 읽는다. 제1 레지스터(102)와 유사하게, 게이티드 클럭(CLK_G)의 주파수가 피어 엔드 클럭(CLK_P)의 주파수와 동일하기 때문에, 제2 레지스터(302)는 오버플로우 또는 언더플로우와 같은 문제를 겪지는 않을 것이다. 본 실시예에 있어서, 데시메이션 필터(308)는 게이티드 클럭(CLK_G)에 따라 데시메이션 필터 입력 데이터 스트링(d2ad)에 데시메이션 필터링 프로세스를 수행하고 제2 입력 데이터 스트링(d2df)을 생성하여, 신호 어라이어싱 생성을 막게 된다. 일부 실시예들에 있어서, 데시메이션 필터(308)는 베이스밴드 디지털 신호 처리 회로로 대체될 수 있다.
도 5는 본 출원의 제4 실시예에 따른 비동기식 샘플링 장치를 보여주는 개략도이다. 도 4에 도시된 비동기식 샘플링 장치(300)와 비교하면, 도 5에 도시된 비동기식 샘플링 장치(400)는 디지털-대-아날로그 컨버터(314)를 더 포함하고, 이것은 비동기식 샘플링 속도 변환 클럭(CLK_A)에 따라 보간 필터 출력 데이터 스트링(d1if)에 디지털-대-아날로그 변환을 수행하고 아날로그 신호(d1da)를 출력한다. 도 5에 도시된 비동기식 샘플링 장치(400)는 아날로그-대-디지털 컨버터(316)를 더 포함하고, 이때 아날로그-대-디지털 컨버터(316)는 게이티드 클럭(CLK_G)에 따라 아날로그-대-디지털 입력 데이터 스트링(d2)에 아날로그-대-디지털을 수행하고 데시메이션 필터 입력 데이터 스트링(d2ad)를 생성한다. 예를 들어, 본 실시예는 블루투스 헤드폰 시스템에 적용가능하고, 여기서 피어 엔드는 제1 입력 데이터 스트링(d1)을 블루투스를 통해 비동기식 샘플링 장치(400)로 전송하고, 비동기식 샘플링 장치(400)는 출력된 아날로그 신호(d1da)를 디지털-대-아날로그 컨버터(314)를 통해 재생하기 위해 헤드폰 스피커(도면들에는 미도시)로 전송한다. 반대로, 비동기식 샘플링 장치(400)는 아날로그-대-디지털 입력 데이터 스트링(d2)을 마이크(도면들에는 미도시)을 통해 생성하고 아날로그-대-디지털 컨버터(316)를 통해 아날로그-대-디지털 입력 데이터 스트링(d2)을 디지털 영역으로 변환하고 또한 피어 엔드가 제2 출력 데이터 스트링(d2ff)을 읽어내는 데 이용한다. 본 실시예에 있어서 모든 데이터는 단일-비트 또는 멀티-비트일 수 있고, 구체적인 비트 수는 데이터의 크기에 따라 결정될 수 있다.
본 출원은 비동기식 샘플링 장치(100/200/300/400)을 포함하는, 칩을 더 제공한다.
본 출원 실시예는 로컬 클럭을 이용해 신호를 다시 샘플링하기 위해 비동기식 샘플링 속도 컨버터를 이용하는 대신, 비동기식 샘플링 속도 변환을 위한 게이티드 클럭을 생성하기 위해
Figure 112022092138999-pct00011
변조를 이용함으로써, 비동기식 샘플링 장치를 개선시킨다; 종래의 비동기식 샘플링 속도 컨버터는 종종 다수-비트 승산(multiplication calculation)을 필요로 한다; 게이티드 클럭을 생성하기 위해 본 비동기식 샘플링 장치에 따른
Figure 112022092138999-pct00012
변조를 이용하는 회로는 비동기식 샘플링 속도 컨버터의 로컬 클럭을 이용하여 신호에 다시 샘플링을 수행하는 회로에 비해서 계산 복잡도 측면에서 더 단순하기 때문에, 본 출원의 실시예들은 종래의 비동기식 샘플링 속도 컨버터들에 비하여 하드웨어 크기 및 전력 소비를 크게 감소시킨다.
이상에서 수 개의 실시예들의 특징들을 개략적으로 설명하였고 당업자라면 본 개시의 다양한 측면들을 잘 이해할 수 있을 것이다. 당업자라면 본 개시를 동일한 목적을 수행하기 위한 절차들 및 구조들을 설계 또는 변형하거나 및/또는 여기에 도입된 실시예들의 동일한 장점들을 달성하기 위한 기초로서 용이하게 이용할 수 있음이 이해되어야 한다. 당업자는 또한 이러한 균등한 실시예들이 여전히 본 개시의 사상 및 범위에 속하고, 본 개시의 사상 및 범위를 벗어나지 않으면서 이에 다양한 변경들, 대체들 및 변형들이 수행될 수 있음을 인지하여야 한다.
도면들에서 사용되는 참조부호들은 이하에 열거된다.
100, 200, 300, 400 비동기식 샘플링 장치
102 제1 레지스터
106 게이티드 클럭 생성 유닛
108 디지털 신호 처리 유닛
1062 비동기식 샘플링 속도 변환 속도 생성 유닛
1066
Figure 112022092138999-pct00013
변조기
204 주파수 차이 예측 유닛
208 보간 필터
308 데시메이션 필터
302 제2 레지스터
314 디지털-대-아날로그 컨버터
316 아날로그-대-디지털 컨버터
d1 제1 입력 데이터 스트링
d1ff 제1 출력 데이터 스트링
d1dsp 출력 데이터 스트링
d1if 보건 필터 출력 데이터 스트링
fflv 저장량
fdelta 제1 주파수 차이
CLK_P 피어 엔드 클럭
CLK_L 로컬 클럭
CLK_G 게이티드 클럭
CLK_A 비동기식 샘플링 속도 변환 클럭
MH 주파수 상승을 위한 미리 결정된 여유
R 비동기식 샘플링 속도 변환 속도
d2ff 제2 출력 데이터 스트링
d2df 제2 입력 데이터 스트링
d2ad 데시메이션 필터 입력 데이터 스트링
d2 아날로그-대-디지털 입력 데이터 스트링
d1da 아날로그 신호
retrl1, retrl2 읽기 제어 신호
wertl1, wetrl2 쓰기 제어 신호

Claims (19)

  1. 피어 엔드로부터 제1 입력 데이터 스트링을 수신하도록 구성되는, 비동기식 샘플링 장치에 있어서,
    상기 제1 입력 데이터 스트링을 버퍼링하도록 구성되는, 제1 레지스터, 여기서 상기 제1 입력 데이터 스트링은 상기 피어 엔드의 피어 엔드 클럭에 따라 상기 제1 레지스터에 쓰이고; 및
    게이티드 클럭을 생성하도록 구성되는, 게이티드 클럭 생성 유닛을 포함하고, 여기서 상기 게이티드 클럭의 주파수는 상기 피어 엔드 클럭의 주파수와 동일하고, 또한 상기 제1 입력 데이터 스트링은 상기 게이티드 클럭에 따라 제1 출력 데이터 스트링으로서 상기 제1 레지스터로부터 읽히며,
    상기 게이티드 클럭 생성 유닛은 상기 피어 엔드 클럭과 상기 비동기식 샘플링 장치의 로컬 클럭 사이의 제1 주파수 차이에 따라 게이티드 클럭을 생성하고,
    또한, 상기 게이티드 클럭 생성 유닛은 상기 제1 주파수 차이, 주파수 상승을 위한 미리 결정된 여유, 상기 로컬 클럭 및 비동기식 샘플링 속도 변환 클럭에 따라 게이티드 클럭을 생성하며, 여기서 상기 비동기식 샘플링 속도 변환 클럭의 주파수는 상기 로컬 클럭의 주파수보다 더 크고, 또한 상기 비동기식 샘플링 속도 변환 클럭의 주파수와 상기 로컬 클럭의 주파수 사이의 제2 주파수 차이는 상기 로컬 클럭의 주파수와 상기 주파수 상승을 위한 미리 결정된 여유의 곱인, 비동기식 샘플링 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 게이티드 클럭 생성 유닛은
    상기 제1 주파수 차이 및 상기 주파수 상승을 위한 미리 결정된 여유에 따라 비동기식 샘플링 속도 변환 속도를 생성하도록 구성되는, 비동기식 샘플링 속도 변환 속도 생성 유닛; 및
    상기 로컬 클럭, 상기 비동기식 샘플링 속도 변환 속도 및 상기 비동기식 샘플링 속도 변환 클럭에 따라 상기 게이티드 클럭을 생성하도록 구성되는,
    Figure 112022092138999-pct00014
    변조기를 포함하는, 비동기식 샘플링 장치.
  5. 삭제
  6. 제 1 항에 있어서, 상기 비동기식 샘플링 속도 변환 클럭의 주파수와 상기 로컬 클럭의 주파수 사이의 차이는 상기 로컬 클럭의 주파수와 상기 주파수 상승을 위한 미리 결정된 여유의 곱인, 비동기식 샘플링 장치.
  7. 제 1 항에 있어서, 상기 제1 레지스터에서 사용되는 저장량에 따라 상기 제1 주파수 차이를 예측하도록 구성되는, 주파수 차이 예측 유닛을 더 포함하는, 비동기식 샘플링 장치.
  8. 제 7 항에 있어서, 상기 주파수 차이 예측 유닛은 상기 제1 레지스터에서 사용되는 저장량 및 상기 로컬 클럭에 따라 상기 제1 주파수 차이를 예측하는, 비동기식 샘플링 장치.
  9. 제 8 항에 있어서, 상기 주파수 차이 예측 유닛은 상기 로컬 클럭에 따라 미리 결정된 시간 내에서 상기 제1 레지스터에 있어서의 저장 변화를 획득하고, 또한 상기 미리 결정된 시간 및 상기 저장 변화에 따라 상기 제1 주파수 차이를 예측하는, 비동기식 샘플링 장치.
  10. 제 1 항에 있어서, 상기 게이티드 클럭에 따라 읽기 제어 신호를 생성하도록 구성되는, 보간 필터를 더 포함하여, 상기 제1 레지스터로부터 상기 제1 입력 데이터 스트링을 읽고 보간 필터링 프로세스를 수행하고 보간 필터 출력 데이터 스트링을 생성하는, 비동기식 샘플링 장치.
  11. 제 10 항에 있어서, 상기 비동기식 샘플링 속도 변환 클럭에 따라 상기 보간 필터 출력 데이터 스트링에 디지털-대-아날로그 변환을 수행하도록 구성되는, 디지털-대-아날로그 컨버터를 더 포함하는, 비동기식 샘플링 장치.
  12. 제 1 항에 있어서, 제2 입력 데이터 스트링을 버퍼링하도록 구성되는, 제2 레지스터를 더 포함하고, 여기서 상기 제2 입력 데이터 스트링은 상기 게이티드 클럭에 따라 상기 제2 레지스터에 쓰이고, 상기 제2 입력 데이터 스트링은 상기 피어 엔드 클럭에 따라 제2 출력 데이터 스트링으로서 상기 제2 레지스터로부터 읽히고, 상기 피어 엔드는 상기 비동기식 샘플링 장치로부터 상기 제2 출력 데이터 스트링을 수신하는, 비동기식 샘플링 장치.
  13. 제 12 항에 있어서, 상기 게이티드 클럭에 따라 데시메이션 필터 입력 데이터 스트링에 데시메이션 필터링 프로세스를 수행하고 상기 제2 입력 데이터 스트링을 생성하고, 또한 상기 게이티드 클럭에 따라 쓰기 제어 신호를 생성하고, 상기 쓰기 제어 신호에 따라 상기 제2 레지스터에 상기 제2 입력 데이터 스트링을 쓰도록 구성되는, 데시메이션 필터를 더 포함하는, 비동기식 샘플링 장치.
  14. 제 13 항에 있어서, 상기 게이티드 클럭에 따라 아날로그-대-디지털 입력 데이터 스트링에 아날로그-대-디지털 변환을 수행하고 또한 상기 데시메이션 필터 입력 데이터 스트링을 생성하도록 구성되는, 아날로그-대-디지털 컨버터를 더 포함하는, 비동기식 샘플링 장치.
  15. 삭제
  16. 삭제
  17. 제 1 항에 있어서, 상기 주파수 상승을 위한 미리 결정된 여유는 0보다 크고 1보다 작은, 비동기식 샘플링 장치.
  18. 삭제
  19. 제 1 항, 제 4 항, 제 6 항 내지 제 14 항, 제 17 항 중 어느 한 항에 따른 비동기식 샘플링 장치를 포함하는 것을 특징으로 하는, 칩.
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