JP2023093327A - 有理サンプリング周波数較正デジタル‐アナログ変換器を用いてアナログ‐デジタル変換器を較正するためのシステムおよび方法 - Google Patents

Abstract

【課題】アナログ‐デジタル変換システムを提供する。【解決手段】クロック発生器が、第1の周波数で第1のクロック信号を生成する。アナログ‐デジタル変換器（ADC）が、入力アナログ信号をデジタル信号に変換する。ADCは、第1の周波数での第1のクロック信号に基づいて動作する。較正デジタル‐アナログ変換器（DAC）がデジタル基準データからアナログ基準信号を生成する。分数レート・クロック発生器が、第1のクロック信号から第2のクロック信号を生成する。第2のクロック信号は、第1の周波数の分数レートである第2の周波数であり、較正DACは、第2の周波数で動作する。等化器が、ADCの出力を処理して、ADCが受ける歪みを除去し、較正回路が、デジタル基準データおよびADCのアナログ基準信号への出力に基づいて、等化器のための係数を生成する。【選択図】図１

Description

マルチチャネル・トランシーバ・チップは、複数の受信器アナログ‐デジタル変換器（ADC）を含むことがある。これらのADCは、要求される性能を達成するために、何らかの形で較正を必要とある。ADCの較正のために、基準信号は、オンチップ較正デジタル‐アナログ変換器（DAC）によって生成されてもよい。基準信号は、較正フェーズの間、ADCの追加の入力に分配される。既知の基準信号の助けを借りて、ADC補正機能を実行するデジタル処理ユニットのある種のパラメータが決定されてもよく、これは非線形成分も含むことがある。

較正は、たとえば、スタートアップ時またはシステムによって定義される特定のメンテナンス期間の間に、フォアグラウンドにおいてトラフィック信号なしで、または、トラフィック信号を同時に処理している間に、完全にバックグラウンドにおいて行われてもよい。後者の場合、基準信号は通例小さく、受信機のアナログ入力段におけるトラフィック入力信号に重ねられる（加算される）。受信機のデジタル・バックエンドにおいて、既知の注入された基準信号は、次いで、所望のトラフィック信号のサンプリングされ量子化されたバージョンから差し引かれてもよく、または、そのスペクトル特性は、それがトラフィック信号スペクトルに干渉せず、よって、ADCの下流のデジタル・フィルタで容易にフィルタ除去されうるようなものであってもよい。

装置および／または方法のいくつかの例は、単なる例示として、添付の図面を参照して、以下に記載される。

アナログ‐デジタル変換のための例示的なシステムのブロック図である。

較正DACを用いたADCの較正のための解析を示す。

ADC較正のために構成されたマルチチャネル・トランシーバの例示的なフロアプランを示す。

較正下のADCと同じサンプリング周波数をもつ較正DACサンプルの場合を示す。

ADCサンプリング周波数の有理数割合をもつ較正DACサンプリングを示す。

例示的な分数クロック発生器を示す。

乗算遅延ロックループを用いて実装された分数レート・クロック発生器の別の例を示す。

オープンループ・クロック乗算器を用いて実装された分数レート・クロック発生器の別の例を示す。

ADCを較正するための方法のフロー図である。

本明細書に開示された例が実装されうるユーザー装置を示す。

本明細書に開示された例が実装されうる基地局またはインフラストラクチャー設備無線ヘッドを示す。

ここで、さまざまな例が、いくつかの例が示される添付の図面を参照して、より完全に説明される。図面において、線、層および／または領域の太さは、明確のため誇張されることがある。

よって、さらなる例は、さまざまな修正および代替形態が可能であるが、そのいくつかの特定の例が図面に示され、下記で詳細に説明される。しかしながら、この詳細な説明は、さらなる例を、記載された特定の形に限定するものではない。さらなる例は、本開示の範囲内にあるすべての修正、等価物、および代替物をカバーしうる。同様の数字は、図面の記述全体を通して、同様または類似の要素を指し、それらは、同じまたは類似の機能を提供しつつ、互いと比較して、同一の形でまたは修正された形で実装されうる。

ある要素が別の要素に「接続されている」または「結合されている」と呼ばれるとき、それらの要素は、直接接続または結合されてもよく、または一つまたは複数の介在要素を介していてもよいことが理解されよう。2つの要素AとBが「または」を用いて組み合わされるとき、これは、すべての可能な組み合わせ、すなわち、Aのみ、Bのみ、ならびにAとBを開示すると理解されるべきである。同じ組み合わせについての代替的な表現は「AおよびBのうちの少なくとも1つ」である。同じことは、2つより多くの要素の組み合わせにも当てはまる。

特定の例を記述する目的で本明細書中で使用される用語は、さらなる例を限定することを意図するものではない。「a」、「an」および「the」のような単数形が使用され、単一の要素のみを使用することが明示的にも暗黙的にも必須であると定義されない場合は、さらなる例は、同じ機能を実装するために複数の要素を使用してもよい。同様に、下記で機能が複数の要素を用いて実装されると記載されるときに、さらなる例は、同じ機能を単一の要素または処理エンティティを用いて実装してもよい。用語「有する」、「有している」、「含む」および／または「含んでいる」は、使用される場合、記載された特徴、整数、ステップ、動作、プロセス、工程、要素および／またはコンポーネントの存在を指定するが、一つまたは複数の他の特徴、整数、ステップ、動作、プロセス、工程、要素、コンポーネントおよび／またはそれらの任意のグループの存在または追加を妨げるものではないことがさらに理解されよう。

別段の定義がない限り、すべての用語（技術用語および科学用語を含む）は、本明細書において、それらの例が属する技術分野の通常の意味において使用される。

ADCの較正のために、較正対象のADCと同じ速度でサンプリングする較正DAC（CALDAC）を用いて基準信号が生成されてもよく、DAC出力の周波数イメージを抑制するためにアナログ・フィルタ（アンチエイリアス・フィルタ）が使用されてもよい。ADC（およびCALDAC）サンプリング・レートf_adcおよび較正のために考慮される最大入力周波数f_max＜f_adc/2を用いると、このアンチエイリアス・フィルタは、（イメージ）信号周波数f＞f_adc/2＋(f_adc/2－f_max)において十分な抑制を提供するべきである。というのも、CALDACからのフィルタリングが不十分なスペクトル・イメージは、もとの入力信号と区別できないからである。したがって、較正のために使用される基準信号における残差スペクトル・イメージ（限られたCALDAC出力フィルタ・イメージ除去に起因する）は、デジタル補正されたADCの較正後精度に上限を課す。

f_adc/2に近いf_maxでは、非常にシャープなアンチエイリアス・フィルタが必要とされる。正確な高次オンチップLCフィルタは、実装が難しく、かなりのシリコン面積を占め、特にオンチップ実装において有意な損失を受ける。さらに、異なるサンプリングレート（f_adc）でのADC動作（および較正）が望まれる場合、RF多重化機能をもつ複数のフィルタ（これは、さらに多くのシリコン面積と、RFマルチプレクサのための潜在的に困難な実装を必要とする）、または、単一の同調可能なLCフィルタ（これは狭い周波数範囲内でのみ可能）のいずれかを必要とする。

あるいはまた、較正DACは、ADCサンプリング・レートの整数倍、f_dac＝n・f_adcで動作させられてもよく、nは正の整数である。これは、較正DACイメージをn・f_adc/2＋(n・f_adc/2－f_max)に押し出し、アンチエイリアス・フィルタ仕様を大幅に緩和する。しかしながら、fdac＝n・f_adcでの較正DACサンプリングは、そのような高いサンプリング・レートが可能なDACを必要とする。時間インターリーブされたDACが使用されてもよいが、較正DACにおける時間インターリーブエラーを抑制するために較正ステップを必要とする。さもなければ、これらは、f_adcでの較正DACサンプリングのもとのスペクトル・イメージと厳密に同じイメージ周波数において、基準信号におけるスプリアス・スペクトル成分につながる。

ADC較正のためのシステムの例を開示する。システムは、ADCの較正のための較正DACを含む。例では、較正DACは、ADCサンプリング周波数f_adcの有利割合p/q（pおよびqは正の整数）、すなわちf_dac＝p/q・f_adcでサンプリングする。適切に選択された整数pおよびqによるf_dac＝p/q・f_adcの特定の選択は、ADC障害を補正するデジタル処理が、較正DACからのエイリアスで生じたスペクトル成分と、較正対象のADCにおいて線形または非線形に生成される信号成分とを区別することを許容する。この場合、較正DACの出力にシャープな（オンチップ）アンチエイリアス・フィルタは必要ない。さらに、較正DACは、ADCサンプリング周波数の倍数で動作させられる必要はない。

図1は、アナログ‐デジタル変換のための例示的なシステム100のブロック図である。システム100は、クロック発生器150と、ADC（単数または複数）110（すなわち、主ADC）と、観察ADC 122と、較正DAC 120と、分数レート・クロック発生器160と、等化器130と、適応回路140とを含む。クロック発生器150（たとえば、PLL）は、第1の周波数で第1のクロック信号を生成するように構成される。第1のクロック信号は、システム100内のすべてのコンポーネントに分配されるグローバル・クロック信号であってもよい。第1の周波数は、ADCサンプリング周波数f_adcであってもよい。

ADC 110は、入力アナログ信号をデジタル信号に変換するように構成される。ADC 110は、較正中であり、第1の周波数における第1のクロック信号に基づいて動作する。較正DAC 120は、ADC 110の較正のために、デジタル基準データからアナログ基準信号（較正信号）を生成するように構成される。アナログ基準信号は、ADC 110の較正のためにマルチプレクサを介してADC 110に注入される。アナログ基準信号は正弦波（単数または複数）であってもよい。アナログ基準信号は、単一トーン信号でもマルチトーン信号でもよい。正弦波以外の他の信号、たとえばチャープ、ノイズ様信号などが使用されてもよい。

分数レート・クロック発生器160は、第1のクロック信号から第2のクロック信号を生成するように構成される。第2のクロック信号は、第1の周波数の分数レートである第2の周波数である。分数レートは、1に近くてもよい。第2のクロック信号は、較正DAC 120に送られ、較正DAC 120は、第2の周波数（f_dac）で動作する。

観察ADC 122は、アナログ較正信号をデジタル領域に変換する。基準推定回路124は、ADC 110の適応等化のために、サンプリングされた較正信号から基準信号を生成する。基準推定回路124は、サンプリングされた基準信号から較正DAC 120が被る線形または非線形歪みを除去または低減することができる。適応回路140は、基準信号（すなわち、観測ADC 122および基準推定回路124を介して復元された基準データ、または代替的に、デジタル基準データ102）と、ADC 110のアナログ基準信号（すなわち、較正信号）への出力とに基づいて、等化器130の係数を生成するように構成される。任意の従来のデジタル適応アルゴリズムが、適応回路140のために使用されうる。たとえば、最小平均二乗（least mean square、LMS）、再帰最小二乗（recursive least square、RLS）などのために使用されうる。観察ADC 122および基準推定回路124を使用する代わりに、デジタル基準データが、等化器130の係数の生成のために、適応回路140によって使用されてもよい。

等化器130は、ADC 110またはADC 110に先行する任意のシステム、たとえばフィルタ、バッファ、電力増幅器などによって生じる（線形および／または非線形）歪みを除去／低減するために、ADC 110の出力を処理するように構成される。等化器130は、デジタル非線形フィルタ、たとえば多項式またはヴォルテラ・フィルタ、または線形フィルタ、たとえば有限インパルス応答（FIR）フィルタまたは無限インパルス応答（IIR）フィルタであってもよい。

システム100は、第1の周波数で受信されたデジタル基準データ102を第2の周波数で較正DAC 120に供給するように構成されたデータ・レート変換ブロック105を含んでいてもよい。データ・レート変換ブロック105は、デジタル基準データ102のq個の受信サンプルのうちq－p個のサンプルをスキップするように構成されてもよい。データ・レート変換ブロック105は、デジタル基準データ102を第1の周波数から第2の周波数に変換するように構成されたデジタル分数レート・フィルタであってもよい。

図2は、較正DACを用いたADCの較正のための解析を示す。簡単のため、線形系を考える。しかしながら、解析は非線形系に拡張できる。システム200は、アナログ入力信号s(t)202を受信する。実際的なADCは、処理された信号に歪みを生じさせる可能性のある未知のシステム205と、理想的なADC 210とを含むものと考えられてもよい。アナログ入力信号202は、未知のシステム205によって処理され、次いで、理想的なADC 210によってサンプリングされる。アナログ入力信号s(t) 202は、未知のシステム205によって歪められる。未知のシステム205は、現実的なADC 210の一部であるか、またはADCに先行する任意のシステム、たとえば、フィルタ、バッファ、電力増幅器などをさらに含んでいてもよい。

未知のシステム205は、インパルス応答q(t)および周波数応答Q(f)を有する。未知のシステム205の出力は、サンプリング周波数F_adcを有するADC 210（理想的なADC）によってサンプリングされる。ADC 210の出力は、未知のシステム205によって生じる歪みを除去／低減するために等化器230によって処理される。ねらいは、もとの信号のサンプル、すなわちs(nT_adc)を復元するデジタル等化器230の係数／パラメータを見つけることである。アナログ入力信号s(t) 202は、ADCのナイキスト・ゾーンの1つに帯域制限されているが、Q(f)は、入力信号の周波数範囲の外側でゼロではないと想定できる。以下の解析では、第1ナイキスト・ゾーンが考慮される。しかしながら、この解析は他のナイキスト・ゾーンにも適用される。

未知のシステム205の特性は、一つまたは複数のアナログ較正信号203（すなわち、アナログ基準信号）を未知のシステム205に供給することによって決定されうる。アナログ較正信号203をr(t)とする。較正DAC 220は、デジタル較正信号r_dac(n) 201からアナログ較正信号r(t) 203を生成する。較正信号r(t) 203は、未知のシステム222によって処理され、次いで、ADC 224によってサンプリングされる。未知のシステム205および未知のシステム222は、同じシステムであってもよく、ADC 210およびADC 224は、同じコンポーネントであってもよい。

未知のシステム222の出力は、次のように書ける：

バー付きのr(t)〔￣r(t)と書くこともある〕は、ADC 224によってF_adcでサンプリングされる。サンプリング・プロセスの出力は、次式で表される：

式（2）は周波数領域で次のように書き換えられる：

もとの入力信号を用いると、

基準信号が第1ナイキスト・ゾーンに帯域制限されている場合、

未知のシステム205/222の周波数応答は、

が既知なので、

次のように第1のナイキスト・ゾーン内で推定されうる。

これから、等化器230の係数／パラメータは、たとえば未知のシステム205/222の周波数応答を反転することによって、システム特徴付け回路240によって推定されうる。あるいはまた、他の等化技術が適用されてもよい。

Q(f)は、推定されるべき全スペクトルをカバーするいくつかの信号を用いて推定されうる。たとえば、異なる周波数の複数の正弦波、または推定されるべきスペクトルをカバーする狭帯域信号の任意の他の組み合わせが使用されうる。

アナログ基準信号203が較正DAC 220によって生成されると想定すると、較正DAC 220の出力は次のように表せる：

ここで、p(t)は、較正DAC 220の後のアンチエイリアス・フィルタで畳み込みされる較正DAC整形インパルス応答であり、rdac(t)は、P(f)＝P_ideal(f)を用いて理想的なDACによって生成される連続時間アナログ信号である：

r(t)のフーリエ変換は：

である。

上述のように、理想的な基準信号は、第1ナイキスト・ゾーンに帯域制限される、すなわち、－F_dac/2＜f＜F_dac/2について、R_dac(f)＝0である。しかしながら、P(f)＝P_ideal(f)でない限り、R(f)は帯域制限されない。その後、ADCによって測定される基準信号は、エイリアシングエラーA(f)を含む。

次のようにR_dac(f)が狭帯域信号である場合を考える：

この場合、f∈f_Oにおけるエイリアスされた成分、すなわち、所望される信号の上にはいるサンプリング・イメージは以下の条件を満たすべきである：

F_dac＝F_adcについては、k＝－nについての所望される信号の上にエイリアス成分がある、すなわち、

例において、基準信号は、F_dac＝(K/M)F_adcである較正DACで生成され、この場合については、f∈f_Oにおけるエイリアスされた成分は、次式を満たすべきである：

KとMが互いに素であるとすると、エイリアスを引き起こす最初のイメージは、

において生じる。エイリアスされた成分は次のようになる：

DACアンチエイリアス・フィルタの帯域制限要件は、抑制されるべき最低周波数が－f_low＋F_adcではなく－f_low＋KF_adcなので、大幅に緩和される。

図3は、各ADCに分配される既知のアナログ基準信号に基づいてADC較正のために構成されたマルチチャネル・トランシーバのフロアプランの例を示す。トランシーバは、複数のADC 310およびDAC 320と、位相ロックループ（PLL）330とを含む。DAC 320のうちの一つまたは複数が較正DAC 322として使用されてもよく、ADC 310のうちの一つまたは複数がフィードバックADC 312（FBADC）として使用されてもよい。PLL 330（クロック発生器）は、グローバル・クロック信号を生成するための高性能オンチップPLLであってもよい。較正DAC 322は、ADC 310の較正のためのアナログ基準信号を生成する。フィードバックADC 312は、送信チェーン観察、たとえば、電力増幅器デジタル予歪（digital predistortion、DPD）トレーニングなどのために使用されてもよい。高性能オンチップPLL 330からのグローバル・クロック分配により、較正DAC 322を含むすべての変換器は、同じ低ジッタ・サンプリング・クロックを受け取る。

図4は、較正中のADC 310と同じサンプリング周波数をもつ較正DAC 322（CALDAC）サンプルの場合を示す。f_dac＝f_adcでは、図4に示されるように、アンチエイリアス・フィルタ340（LCフィルタ）が較正DAC 322の出力に配置される必要がある。上述したように、広帯域較正シナリオでは、ADCおよび較正DACのナイキスト周波数f_adc/2およびf_dac/2にそれぞれ近い上側較正周波数エッジを有する場合、アンチエイリアス・フィルタ340は、最低イメージ周波数の十分な抑制を伴うシャープな遷移を表示するために、高次であるべきである。そのようなフィルタは、特にオンチップで実装される場合、伝送帯域においてかなりの損失を受け、また、かなりのシリコン面積を占める。

難しいケースは、PLL 330によって提供されるサンプリング・クロックが、たとえばいくつかの可能な無線システムの周波数計画ニーズに対応するために、いくつかの可能な値を有する場合である。クロック周波数の変動があまり大きくなければ、LCフィルタ（アンチエイリアス・フィルタ340）を調整可能／トリム可能にすればよい。他方、クロック周波数における可能な変化が大きすぎる場合（たとえば、30%より大きい場合）、特に高次LCフィルタについて、LCフィルタ340の調整が困難または不可能になる。この場合、RFマルチプレクサを備えた複数のフィルタが使用されてもよい。しかしながら、多数のアナログLCフィルタのためのシリコン面積要求は、明らかに増加的に高価になり、一方、RF信号の多重化も、特に、基準信号についての高い線形性が望まれる場合には、それ自身の困難を呈する。

本明細書に開示されるいくつかの例では、較正DAC 322は、ADCサンプリング周波数（f_adc）の有理数割合を用いてサンプリングすることができる。図5は、ADCサンプリング周波数（f_adc）の有理数割合p/qをもつ較正DACサンプリングを示す。PLL 330は、周波数F_adcをもつサンプリング・クロック信号332をADC 310に供給する。分数レート・クロック発生器350も、該サンプリング・クロック信号322を受信し、較正DAC 322のために周波数f_dacで分数レート・クロック信号352を生成する。分数レート・クロック発生器350は、サンプリング・クロック信号322の周波数（f_adc）を、分数レートf_dac、すなわち正の整数pおよびqを用いてf_dac＝p/q・f_adcに変換する。分数レート・クロック信号352は、較正DAC 322のためのサンプリング・クロックとして使用される。

較正DAC 322は、デジタル基準信号（すなわち、ADC較正のために使用されるアナログ基準信号のデジタル表現）からアナログ基準信号を生成する。較正DAC 322のための入力データ（すなわち、デジタル基準信号（CALDACデータ））がADCサンプリングレート（f_adc）において利用可能である場合、較正DAC 322の入力側で、因子p/qでのデジタル分数レート変換が実行されてもよい。分数レート変換ブロック360は、デジタル基準信号のレートをf_dac（＝p/q・f_adc）に変換する。

一例では、pおよびqは、同様の大きさの、pのほうがqよりやや小さいまたはやや大きい、整数であってもよい。このようにして、較正対象のADC 310および較正DAC 322のサンプリング・レートは、同様のままであることができ、これは、それぞれの第1および第2のナイキスト周波数帯にも当てはまる。たとえば、分数レートは、f_dac＝15/16・f_adc、f_dac＝31/32・f_adc、f_dac＝63/64・f_adcなど、または対応する逆数因子を用いたものであってもよい。

図6は、例示的な分数クロック発生器600を示す。この例では、分数クロック発生器600は、（整数の）リング発振器電圧制御発振器（VCO）608を用いて実装される。リング発振器VCO 608は、リング状に結合されたインバータのチェーンを含み、1つのインバータの出力が後続のインバータの入力に結合され、最後のインバータの出力がリング内の最初のインバータの入力に結合される。リング発振器VCO 608は、制御信号612によって制御されるある周波数で発振する。リング発振器VCO 608は、分数クロック信号352（f_dac）を出力する。分数クロック発生器600は、整数クロック分周器602を含む。整数クロック分周器602は、PLL 330から受信されたクロック信号332（f_adc）をqで除算する。フィードバック経路内の整数クロック分周器610は、分数クロック信号352（f_dac）をpで除算する。位相検出器604は、分周器602の出力（f_ref）と分周器610の出力との間の位相差を検出し、誤差信号を生成する。リング発振器VCO 608のための制御信号612は、誤差信号に基づいてループ・フィルタ606によって生成される。整数クロック分周器610は、基準入力クロックのp倍の乗算を提供し、それにリング発振器VCO 608がロックする。すなわち、f_ref＝f_adc/q＝f_dac/pである。クロック生成の全体的な入出力周波数関係は、fdac＝p/q・f_adcとなる。いわゆるオールデジタルPLLとして実装されると、リング発振器PLLは、シリコン面積および電力散逸に関してきわめて効率的に実装できる。それはまた、非常に広い周波数範囲にわたって調整可能でき、それにより、広い範囲のADCサンプリング周波数にわたって較正DACの動作が、同じ分数クロック発生回路によって可能となる。

あるいはまた、そのような異なるクロックがシステム内に存在し、分数クロック生成器350にとって容易にアクセス可能である場合には、分数クロック生成器350は、f_adcとは異なる入力クロックを受信してもよい。たとえば、クロックf_adc/mがすでに存在し、CALDACの位置で容易にアクセス可能であってもよい。次いで、分数クロック発生器600のクロック分周器602は、q＝n×mとしてクロックをnで分周して、CALDACのサンプリング・クロックのためにp/q×f_adcを提供してもよい。極端なケースは、整数乗算因子、すなわち整数k＝f_adc/f_refを想定して、中央PLLの基準周波数を直接使用することである。すると、小さな整数k1を用いて、q＝1、p＝k±k1となる。CALDACサンプリング周波数がf_adcに近い、すなわちp/q～1であるべきであれば、十分に大きいkについてのみ意味がある。他方、中央PLLが分数PLLであり、そのようなものとして動作させられる場合、最初にf_adcをqで分周し、p倍のクロック乗算演算のための基準入力周波数としてf_adc/qを使用する上記の方法（たとえば、ローカル整数PLLを使用する）は、最も簡単な方法であろう。

いくつかの例では、較正DAC 322の高周波イメージ成分をフィルタリングするために低次LCフィルタ370が較正DAC 322の出力に追加されてもよく、これは、ADC較正動作をより簡単にする。

上記で説明したように、較正DAC 322に入力されるデジタル基準データ（CALDACデータ）は、デジタル基準データがADCサンプリング・レートf_adcで提示される場合には、分数レート・データ変換によって提供されてもよい。一例では、データ・レート変換ユニット360は、たとえば、CALDACデータがオンチップメモリ、たとえば、ランダム・アクセス・メモリ（RAM）から多相形式（multiphase form）で提示される場合、q個の受信サンプルのうちq－p個のサンプルをスキップしてもよい（q＞p、すなわち、f_caldac＝p/q×f_adc＜f_adcの場合）。p＞qの場合、つまりf_caldac＞f_adcの場合は、実際の分数レート変換フィルタがアップサンプリングのために使用されてもよい。これは、サンプリング・レートに一致するため、すなわち、レートf_dacでサンプルを較正DAC 322に呈示するために、q個のサンプルをバッファリングして、p個のサンプルのみを較正DAC 322に転送することを必要とする。オンチップRAMにおけるデータ準備は、これを考慮に入れる必要がある。あるいはまた、もとのサンプリング・レートf_adcから分数レートf_dacに変換するためにデジタル分数レート・フィルタが使用されてもよい。較正DAC 322に呈示されるサンプルは、レートf_adcで受信されるもとのサンプルから、レートf_dacでデジタル分数レート・フィルタによって再サンプリングされてもよい。

代替的に、PLLを有する分数レート・クロック発生器350は、異なる仕方で実装されてもよい。たとえば、たとえば可用性およびシステム要件との互換性によって駆動される、より洗練されたPLLが、分数レート・クロック発生器350のために使用されてもよい。リング発振器PLLは、その単純性、面積効率、および同じVCOコアで達成可能な広い出力周波数範囲に起因する利点を有するが、固定クロックレートを有するシステムでは、システム内のLC PLLが、分数クロック信号を生成するために（再）利用されてもよい。

代替的に、整数PLLの代わりに分数PLLが使用されて、有理数割合として入力周波数に関係する出力周波数を生成してもよく、すなわち、pおよびqは整数ではなく有理数である。これは、較正DAC 322のためのサンプリング・レートの選択において一層の柔軟性を、特に、非常に小さなきざみ（基準周波数のあるフラクション）で出力周波数を変化させる能力を許容する。この場合、較正DAC入力におけるデジタル基準データ（CALDACデータ）のデータ・レートを変換するために、デジタル分数レート変換フィルタが使用されてもよい。分数PLLは、LC VCOまたはリング発振器VCOのいずれかで実装されうる。

図7は、乗算遅延ロックループ（DLL）で実装された分数レート・クロック発生器700の別の例を示す。分数レート・クロック発生器700は、PLL 330からクロック信号332を受信する。整数クロック分周器702は、クロック信号332をqで分周する。分周されたクロック信号f_ref＝f_adc/qは、DLL 710および位相検出器704に供給される。DLL 710は、直列に結合された遅延ゲート712のチェーンを含む。f_refの分周されたクロック信号は、遅延ゲート712によって遅延され、位相検出器704に出力される。位相検出器704は、f_refの分周されたクロック信号とDLL 710の出力との間の位相差を検出し、誤差信号を生成する。誤差信号は、ループ・フィルタ706によってフィルタリングされ、遅延制御ユニット708は、ループ・フィルタ706からのフィルタリングされた誤差信号に基づいて、DLL 710のための制御信号716を生成する。DLL 710における遅延ゲート712の伝搬速度は、DLL 710の入力および出力が同相になるように制御信号716によって制御される。エッジ組み合わせ器714は、DLL 710の遅延ラインからタップされたp＋1個のクロック位相信号から分数レート・クロック信号352を生成する。

乗算DLL（mDLL）は、PLLの完全な柔軟性は提供しないが、実装するのがより容易であり、潜在的にはより面積効率がよい。乗算因子pのプログラム可能性は、プログラム可能なクロック逓倍器（図7には示されていない）を用いてフィードバック位相について異なるタップを使用することによって、遅延ラインの長さ（出力クロック位相の数）を変化させることによって達成できる。ただし、遅延セルが、所与の入力基準周波数についての遅延ラインの異なる長さを受け入れるのに十分な調整範囲を有すればである。

図8は、開ループクロック逓倍器（周波数逓倍器）を用いて実装された分数レート・クロック発生器800の別の例を示す。分数レート・クロック発生器800は、整数クロック分周器802および周波数逓倍器804を含む。分数レート・クロック発生器800は、PLL 330からクロック信号332を受信する。整数クロック分周器802は、クロック信号332をqで分周する。次いで、周波数逓倍器804は、分周されたクロック信号（f_adc/q）にpを乗算し、分数レート・クロック信号352 f_dac＝p/q・f_adcを生成する。

要件に依存して、たとえば、周波数逓倍器804は、かなりの調整範囲を提供することができる注入同期リング発振器（injection-locked ring oscillator、ILRO）として実現されてもよい。例では、調整された注入同期周波数逓倍器のチェーンを有する、より狭帯域の解決策が使用されてもよい。周波数制御ループを追加することにより、注入同期発振器アプローチは、完全なPLLと同様の設計の複雑さを代償として、単一のステージでの実質的な乗算因子をも許容する。一般に、周波数調整されたアプローチは、オンチップ・インダクタ構造を必要とし、より高い出力周波数について効率的である。

図9は、ADCを較正するための方法のフロー図である。この方法は、第1の周波数で第1のクロック信号を生成することを含む（902）。第1のクロック信号は、システム内のすべてのコンポーネントに分配されるグローバル・クロック信号であってもよい。第1の周波数は、ADCのサンプリング周波数（f_adc）であってもよい。本方法は、ADCによって入力アナログ信号をデジタル信号に変換することをさらに含み、ADCは、第1の周波数の第1のクロック信号に基づいて動作する（904）。この方法は、さらに、較正DACによって、デジタル基準データからアナログ基準信号を生成することを含む（906）。アナログ基準信号（較正信号）はADCの較正のためにADCに注入される。この方法は、さらに、分数レート・クロック発生器によって、第1のクロック信号または第3のクロック信号から第2のクロック信号を発生させることを含む（908）。第3のクロック信号は、第3の周波数f3にあり、ADCクロックf_adcまたは中央PLL基準周波数と整数周波数関係をもつ。たとえば、第3のクロック信号は、中央PLLの基準周波数（またはその分周されたバージョン）であってもよい。これは、分数レート・クロック発生器350の入力において異なる分周因子q2を使用することを必要とする。q1＝f_adc/f3 → q＝q1×q2 → q2＝q/q1＝q×f3/f_adc。全体として、f_caldac＝p/q2×f3＝p/q×f_adc/f3×f3＝p/q×f_adcとなる。前述のように、分数レート・クロック発生器が分数PLLとして実装される場合、pは整数ではなく有理数であることができる。

第2のクロック信号は、第1の周波数の分数レートである第2の周波数であり、較正DACは、第2の周波数で動作する。本方法はさらに、ADCが受ける歪みを除去するために、ADCの出力を等化器によって処理することを含む（910）。この方法は、デジタル基準データと、較正基準信号へのADCの出力とに基づいて、等化器のための係数を生成することをさらに含む（912）。この方法は、第1の周波数で受信されたデジタル基準データを、第2の周波数で較正DACに供給することを含むことができる。分数レートは1に近くてもよい。

図10は、本明細書に開示された例が実装されうるユーザー装置1000を示す。たとえば、本明細書に開示される例は、無線フロントエンド・モジュール1015、ベースバンド・モジュール1010などにおいて実装されてもよい。ユーザー装置1000は、いくつかの側面では移動装置であってもよく、アプリケーション・プロセッサ1005、ベースバンドプロセッサ1010（ベースバンド・モジュールとも呼ばれる）、無線フロントエンド・モジュール（RFEM）1015、メモリ1020、接続モジュール1025、近接場通信（NFC）コントローラ1030、オーディオドライバ1035、カメラドライバ1040、タッチスクリーン1045、ディスプレイドライバ1050、センサー1055、取り外し可能メモリ1060、電力管理集積回路（PMIC）1065、およびスマートバッテリー1070を含む。

いくつかの側面では、アプリケーション・プロセッサ1005は、たとえば、一つまたは複数のCPUコアと、キャッシュ・メモリ、低ドロップアウト電圧レギュレータ（LDO）、割込みコントローラ、シリアルインターフェース、たとえばシリアル周辺インターフェース（SPI）、インター集積回路（I2C）またはユニバーサル・プログラマブル・シリアル・インターフェース・モジュール、リアルタイム・クロック（RTC）、インターバルおよびウォッチドッグ・タイマーを含むタイマー・カウンタ、汎用入力-出力（IO）、セキュア・デジタル／マルチメディア・カード（SD/MMC）などのメモリ・カード・コントローラ、ユニバーサル・シリアル・バス（USB）・インターフェース、モバイルインダストリープロセッサインターフェース（MIPI）インターフェースおよびジョイント・テスト・アクセス・グループ（JTAG）テスト・アクセス・ポートのうちの一つまたは複数とを含むことができる。

いくつかの側面では、ベースバンド・モジュール1010は、たとえば、一つまたは複数の集積回路、メイン回路基板にはんだ付けされた単一のパッケージ化された集積回路、および／または2つ以上の集積回路を含むマルチチップモジュールを含むはんだ付け基板として実装されてもよい。

図11は、本明細書に開示された例が実装されうる基地局またはインフラストラクチャー設備の無線ヘッド1100を示している。たとえば、本明細書に開示された例は、無線フロントエンド・モジュール1115、ベースバンド・モジュール1110などで実装されてもよい。基地局無線ヘッド1100は、アプリケーション・プロセッサ1105、ベースバンド・モジュール1110、一つまたは複数の無線フロントエンド・モジュール1115、メモリ1120、電力管理回路1125、電力ティー（power tee）回路1130、ネットワーク・コントローラ1135、ネットワークインターフェースコネクタ1140、衛星ナビゲーション受信機モジュール1145、およびユーザー・インターフェース1150のうちの一つまたは複数を含んでいてもよい。

いくつかの側面では、アプリケーション・プロセッサ1105は、一つまたは複数のCPUコアと、キャッシュ・メモリ、低ドロップアウト電圧レギュレータ（LDO）、割込みコントローラ、シリアルインターフェース、たとえばSPI、I2Cまたはユニバーサル・プログラマブル・シリアル・インターフェース・モジュール、リアルタイム・クロック（RTC）、インターバルおよびウォッチドッグ・タイマーを含むタイマー・カウンタ、汎用IO、SD/MMCなどのメモリ・カード・コントローラ、USBインターフェース、MIPIインターフェースおよびJTAGテスト・アクセス・ポートのうちの一つまたは複数とを含むことができる。

いくつかの側面では、ベースバンドプロセッサ1010は、たとえば、一つまたは複数の集積回路、メイン回路基板にはんだ付けされた単一のパッケージ化された集積回路、または2つ以上の集積回路を含むマルチチップモジュールを含むはんだ付け基板として実装されてもよい。

いくつかの側面では、メモリ1120は、ダイナミックランダムアクセスメモリ（DRAM）および／または同期ダイナミックランダムアクセスメモリ（SDRAM）を含む揮発性メモリ、および高速な電気的に消去可能なメモリ（一般にフラッシュメモリと呼ばれる）、相変化ランダムアクセスメモリ（PRAM）、磁気抵抗ランダムアクセスメモリ（MRAM）、および／または3次元クロスポイントメモリを含む不揮発性メモリ（NVM）のうちの一つまたは複数を含んでいてもよい。メモリ1120は、はんだ付けパッケージ化集積回路、ソケット付きメモリ・モジュール、およびプラグイン・メモリカードのうちの一つまたは複数として実装されてもよい。

いくつかの側面では、電力管理集積回路1125は、電圧レギュレータ、サージプロテクタ、電力アラーム検出回路、およびバッテリーもしくはキャパシタなどの一つまたは複数のバックアップ電源のうちの一つまたは複数を含んでいてもよい。電力アラーム検出回路は、ブラウンアウト（不足電圧）条件およびサージ（過電圧）条件のうちの一つまたは複数を検出しうる。

いくつかの側面では、電力ティー回路1130は、単一のケーブルを使用して、基地局無線ヘッド1110への電力供給およびデータ接続性の両方を提供するために、ネットワーク・ケーブルから引き出される電力を提供してもよい。

いくつかの側面では、ネットワーク・コントローラ1135は、イーサネットのような標準的なネットワーク・インターフェース・プロトコルを使用して、ネットワークへの接続性を提供してもよい。ネットワーク接続性は、電気的（一般に、銅相互接続と称される）、光または無線のいずれかである物理的接続を使用して提供されうる。

いくつかの側面では、衛星ナビゲーション受信機モジュール1145は、全地球測位システム（GPS）、Globalnaya Navigatsionnaya Sputnikovaya Sistema（GLONASS）、Galileoおよび／またはBeiDouなどの一つまたは複数のナビゲーション衛星群によって送信された信号を受信および復号する回路を含んでいてもよい。受信機1145は、位置データまたは時間データの一つまたは複数を含んでいてもよいデータを、アプリケーション・プロセッサ1105に提供してもよい。アプリケーション・プロセッサ1105は、時間データを使用して、他の無線基地局と動作を同期させることができる。

いくつかの側面では、ユーザー・インターフェース1150は、リセット・ボタンなどの物理的または仮想的ボタン、発光ダイオード（LED）などの一つまたは複数のインジケーター、および表示スクリーンのうちの一つまたは複数を含んでいてもよい。

もう一つの例は、コンピュータ・プログラムがコンピュータ、プロセッサ、またはプログラム可能なハードウェア・コンポーネント上で実行されるときに、本明細書に記載の方法のうちの少なくとも1つを実行するためのプログラム・コードを有するコンピュータ・プログラムである。もう一つの例は、実行されるときに本明細書に記載されるような方法を実装するか、または装置を実現する機械読み取り可能な命令を含む機械読み取り可能な記憶である。さらなる例は、実行されるときに機械に本明細書に記載の方法のいずれかを実行させるコードを含む機械読み取り可能な媒体である。

本明細書に記載される実施例は、以下のように要約されうる。

一例（たとえば、実施例1）は、アナログ‐デジタル変換システムに関する。システムは、第1の周波数で第1のクロック信号を生成するように構成されたクロック発生器と、入力アナログ信号をデジタル信号に変換するように構成されたADCであって、前記ADCは前記第1の周波数での第1のクロック信号に基づいて動作する、ADCと、デジタル基準データからアナログ基準信号を生成するように構成された較正DACと、前記第1のクロック信号または第3のクロック信号から第2のクロック信号を生成するように構成された分数レート・クロック発生器であって、前記第2のクロック信号は前記第1の周波数の分数レートである第2の周波数であり、前記較正DACは前記第2の周波数で動作し、前記第3のクロック信号は前記第1の周波数と整数の周波数関係をもつ第3の周波数にある、分数レート・クロック発生器と、前記ADCが受ける歪みを除去するように前記ADCの出力を処理するように構成された等化器と、前記ADCの出力に基づいて前記等化器のための係数を生成して前記基準信号をアナログ化するように構成された適応回路とを含む。

別の例（たとえば、実施例2）は、前述の実施例（たとえば、実施例1）に関するものであり、システムは、第1の周波数で受信されたデジタル基準データを第2の周波数で較正DACに供給するように構成されたデータ・レート変換ブロックをさらに含む。

別の例（たとえば、実施例3）は、前述の実施例（たとえば、実施例2）に関するものであり、データ・レート変換ブロックがq個の受領されたサンプルのうちq－p個のサンプルをスキップするように構成され、前記分数レートがp/qである。

別の例（たとえば、実施例4）は、前述の実施例（たとえば、実施例2～3のいずれか1つ）に関するものであり、データ・レート変換ブロックは、デジタル基準データを第1の周波数から第2の周波数に変換するように構成されたデジタル分数レート・フィルタである。

別の例（たとえば、実施例5）は、前述の実施例（たとえば、実施例1～4のいずれか1つ）に関するものであり、分数レートが1に近い。

別の例（たとえば、実施例6）は、前述の実施例（たとえば、実施例1～5のいずれか1つ）に関するものであり、前記分数レート・クロック発生器は、前記第1のクロック信号をqの因子で分周するように構成された第1の分周器と、前記第2のクロック信号を生成するように構成されたリング発振器と、前記リング発振器の出力をpの因子で分周するように構成された第2の分周器と、前記第1の分周器と前記第2の分周器の出力の間の位相差を検出し、誤差信号を生成するように構成された位相検出器と、前記リング発振器の発振周波数を制御するための前記リング発振器への制御信号を生成するように前記誤差信号をフィルタリングするように構成されたループ・フィルタとを含む。

別の例（たとえば、実施例7）は、前述の実施例（たとえば、実施例6）に関するものであり、pおよびqは正の整数である。

別の例（たとえば、実施例8）は、前述の実施例（たとえば、実施例6）に関するものであり、pおよびqは有理数である。

別の例（たとえば、実施例9）は、前述の実施例（たとえば、実施例1～8のいずれか1つ）に関するものであり、前記分数レート・クロック発生器は、前記第1のクロック信号をqの因子で分周することによって基準クロック信号を生成するように構成された分周器と、直列に結合された遅延ゲートのチェーンを含む遅延ラインであって、前記遅延ラインは、前記基準クロック信号を一端で受領し、他端で遅延された基準クロック信号を出力する、遅延ラインと、前記基準クロック信号と前記遅延された基準クロック信号との間の位相差を検出して誤差信号を生成するように構成された位相検出器と、誤差信号をフィルタリングするように構成されたループ・フィルタと、フィルタリングされた誤差信号に基づいて制御信号を生成するように構成された遅延制御ブロックであって、前記遅延ラインは前記制御信号によって制御される、遅延制御ブロックと、前記遅延ラインからタップされたp＋1個のクロック位相を組み合わせて前記第2のクロック信号を生成するように構成されたエッジ組み合わせ器とを含む。

別の例（たとえば、実施例10）は、前述の実施例（たとえば、実施例1～8のいずれか1つ）に関するものであり、前記分数レート・クロック発生器は、前記第1のクロック信号をqの因子で分周することによって基準クロック信号を生成するように構成された分周器と、前記基準クロック信号にpの因子を乗算するように構成された周波数逓倍器とを含む。

別の例（たとえば、実施例11）は、前述の実施例（たとえば、実施例10）に関するものであり、周波数逓倍器は、注入同期リング発振器である。

別の例（たとえば、実施例12）は、前述の実施例（たとえば、実施例1～11のいずれか）に関し、前記較正DACからの前記アナログ基準信号をフィルタリングするように構成されたLCフィルタをさらに含む。

別の例（たとえば、実施例13）は、実施例1～12のいずれか1つのアナログ‐デジタル変換システムを含むユーザー装置に関する。

別の例（たとえば、実施例14）は、実施例1～12のいずれか1つのアナログ‐デジタル変換システムを含む基地局に関する。

別の例（たとえば、実施例15）は、ADCを較正するための方法に関する。本方法は、第1の周波数で第1のクロック信号を生成するステップと、ADCによって入力アナログ信号をデジタル信号に変換するステップであって、前記ADCは前記第1の周波数での第1のクロック信号に基づいて動作する、ステップと、較正DACによってデジタル基準データからアナログ基準信号を生成するステップと、分数レート・クロック発生器によって、前記第1のクロック信号または第3のクロック信号から第2のクロック信号を生成するステップであって、前記第2のクロック信号は前記第1の周波数の分数レートである第2の周波数であり、前記較正DACは前記第2の周波数で動作し、前記第3のクロック信号は、前記第1の周波数と整数の周波数関係を有する第3の周波数である、ステップと、等化器によって前記ADCの出力を処理して、前記ADCが受ける歪みを除去するステップと、前記デジタル基準データおよび前記ADCの前記アナログ基準信号への前記出力に基づいて前記等化器のための係数を生成するステップとを含む。

別の例（たとえば、実施例16）は、前述の実施例（たとえば、実施例15）に関するものであり、第1の周波数で受領されたデジタル基準データを、第2の周波数で較正DACに供給することをさらに含む。

別の例（たとえば、実施例17）は、前述の実施例（たとえば、実施例15～16のいずれか1つ）に関するものであり、分数レートが1に近い。

別の例（たとえば、実施例18）は、前述の実施例（たとえば、実施例15～17のいずれか1つ）に関するものであり、較正DACからのアナログ基準信号をフィルタリングするステップをさらに含む。

別の例（たとえば、実施例19）は、実行されたときに、機械に実施例15～18のいずれか1つの方法を実行させるコードを含む非一時的な機械読み取り可能媒体に関する。

前に詳述した実施例および図の一つまたは複数と一緒に言及され記載された側面および特徴は、他の実施例の同様の特徴を置き換えるために、またはその特徴を他の実施例に追加的に導入するために、一つまたは複数の他の実施例と組み合わされてもよい。

実施例は、さらに、コンピュータ・プログラムであってもよく、またはこれに関連していてもよい。該コンピュータ・プログラムは、該コンピュータ・プログラムがコンピュータまたはプロセッサ上で実行されるときに上記の方法の一つまたは複数を実行するためのプログラム・コードを有する。さまざまな上述の方法のステップ、動作またはプロセスは、プログラムされたコンピュータまたはプロセッサによって実行されてもよい。実施例は、また、命令の機械実行可能、プロセッサ実行可能またはコンピュータ実行可能なプログラムをエンコードする、機械、プロセッサまたはコンピュータで読み取り可能なデジタルデータ記憶媒体のようなプログラム記憶デバイスをカバーすることもできる。これらの命令は、上記方法の工程の一部または全部を実行するまたは実行させる。プログラム記憶デバイスは、たとえば、デジタルメモリ、磁気ディスクおよび磁気テープのような磁気記憶媒体、ハードドライブ、または光学的に読み取り可能なデジタルデータ記憶媒体を含んでいてもよく、またはそれらであってもよい。さらなる実施例は、上述の方法の工程を実行するようにプログラムされたコンピュータ、プロセッサまたは制御ユニット、または上述の方法の工程を実行するようにプログラムされた、（フィールド）プログラマブル論理アレイ（(F)PLA）または（フィールド）プログラマブルゲートアレイ（(F)PGA）をもカバーしうる。

本稿および図面は、単に本開示の原理を例解するものである。さらに、本明細書に記載されているすべての例は、主として、本開示の原理および発明者によって当該技術を促進するために寄与される概念を理解する際に読者を助けるために、教育目的のみをはっきりと目的としている。本明細書において開示の原理、側面、および例を記載するすべての陳述、ならびにそれらの特定の例は、それらの等価物を包含することが意図されている。

ある機能を実行する「…ための手段」として記される機能ブロックは、ある機能を実行するように構成された回路を指すことができる。よって、「何かのための手段」は、「何かのために構成された、または何かに好適な手段」として、たとえば、それぞれのタスクのために構成された、またはそれに好適なデバイスまたは回路として実装されてもよい。

「手段」、「センサー信号を提供する手段」、「送信信号を生成する手段」とラベル付けされた任意の機能ブロックを含む、図に示されたさまざまな要素の機能は、「信号プロバイダー」、「信号処理ユニット」、「プロセッサ」、「コントローラ」などのような専用のハードウェア、ならびに適切なソフトウェアと関連してソフトウェアを実行することができるハードウェアの形で実現することができる。プロセッサによって提供される場合、機能は、単一の専用プロセッサによって、単一の共用プロセッサによって、または一部が共有されてもよい複数の個々のプロセッサによって提供されてもよい。しかしながら、用語「プロセッサ」または「コントローラ」は、ソフトウェアを実行することができるだけのハードウェアに限定されるものではなく、デジタル信号プロセッサ（DSP）ハードウェア、ネットワークプロセッサ、特定用途向け集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）、ソフトウェアを記憶するための読み出し専用メモリ（ROM）、ランダムアクセスメモリ（RAM）、および不揮発性記憶装置を含むことができる。他のハードウェアも、通常のものであれカスタム化されたものであれ、含まれうる。

ブロック図は、たとえば、本開示の原理を実装する高レベルの回路図を示すことができる。同様に、フローチャート、フロー図、状態遷移ダイヤグラム、疑似コードなどは、さまざまなプロセス、動作またはステップを表すことができ、これらは、たとえば、コンピュータまたはプロセッサが明示的に示されているか否かにかかわらず、コンピュータ読み取り可能な媒体において実質的に表現されていて、よってコンピュータまたはプロセッサによって実行されてもよい。明細書または特許請求の範囲に開示されている方法は、これらの方法のそれぞれの工程を実行するための手段を有する装置によって実装されてもよい。

明細書またはクレームに開示された複数の工程、プロセス、動作、ステップまたは機能の開示は、たとえば技術的理由のため、明示的または暗示的に別段の記述がない限り、特定の順序内にあるとは解釈されなくてもよいことが理解されるべきである。したがって、複数の工程または機能の開示は、そのような工程または機能が技術的理由により入れ替え可能でない場合を除き、それらを特定の順序に限定するものではない。さらに、いくつかの例では、単一の工程、機能、プロセス、動作またはステップは、それぞれ、複数のサブ工程、サブ機能、サブプロセス、サブ動作、またはサブステップを含んでいてもよく、またはそれらに分割されてもよい。明示的に除外されない限り、そのようなサブ工程が含まれてもよく、この単一の工程の開示の一部であってもよい。

さらに、以下の請求項は、詳細な説明に組み込まれており、各請求項は、別個の実施例としてそれ自立しうる。各請求項は、別個の例として自立しうるが、従属請求項は、請求項において一つまたは複数の他の請求項との特定の組み合わせに言及することがあるが、他の例は、その従属請求項の、それぞれの他の従属請求項または独立請求項の主題事項との組み合わせも含むことができることに留意されたい。そのような組み合わせは、特定の組み合わせが意図されていないと述べられていない限り、本明細書において明示的に提案される。さらに、請求項の特徴を任意の他の独立請求項に含めることが意図されている。たとえその請求項がその独立請求項を直接引用していない場合であってもである。

１０２ デジタル基準
１０５ データ・レート変換
１１０ ADC
１２０ 較正DAC
１２２ 観察ADC
１２４ 基準推定
１３０ 等化器
１４０ 適応
１５０ クロック発生器
１６０ 分数レート・クロック発生器

２０１ デジタル較正信号rdac(n)
２０２ 入力信号s(t)
２０３ アナログ較正信号r(n)
２０５ 未知のシステムQ(f)
２１０ ADC(Fadc)
２２０ 較正DAC
２２２ 未知のシステムQ(f)
２２４ ADC(Fadc)
２３０ 等化器P(f)
２４０ システム特徴付け

６０２ 分周器1/q
６０４ 位相検出器
６０６ チャージポンプ+ループ・フィルタ
６０８ リングOSC VCO
６１０ 分周器1/p
７０２ 分周器1/q
７０４ 位相検出器
７０６ ループ・フィルタ
７０８ 遅延制御
７１４ エッジ組み合わせ器
８０２ 分周器1/q
８０４ ILRO p倍

９０２ 第1の周波数で第1のクロック信号を生成
９０４ ADCによって入力アナログ信号をデジタル信号に変換。ADCは、第1の周波数の第1のクロック信号に基づいて動作
９０６ 較正DACによって、デジタル基準データからアナログ基準信号を生成
９０８ 分数レート・クロック発生器によって、第1のクロック信号または第3のクロック信号から第2のクロック信号を生成。第2のクロック信号は、第1の周波数の分数レートである第2の周波数であり、較正DACは、第2の周波数で動作する
９１０ ADCが受ける歪みを除去するために、ADCの出力を等化器によって処理
９１２ デジタル基準データとADCの出力とに基づいて、等化器のための係数を生成

１０２５ 接続性モジュール
１０３０ NFCコントローラ
１０３５ オーディオ・ドライバ
１０４０ カメラ・ドライバ
１０１５ 無線フロントエンド・モジュール
１０１０ ベースバンド・モジュール
１００５ アプリケーション・プロセッサ
１０２０ メモリ
１０４５ タッチスクリーン
１０５０ ディスプレイ・ドライバ
１０５５ センサー
１０６０ リムーバブル・メモリ
１０７０ スマート・バッテリー

１１４５ GPS受信機
１１５０ ユーザー・インターフェース
１１１５（２箇所） 無線フロントエンド・モジュール
１１１０ ベースバンド・モジュール
１１０５ アプリケーション・プロセッサ
１１２０ メモリ
１１３５ ネットワーク・コントローラ
１１３０ 電力ティー

Claims (24)

1. 第1の周波数で第1のクロック信号を生成するように構成されたクロック発生器と；
   入力アナログ信号をデジタル信号に変換するように構成されたアナログ‐デジタル変換器（ADC）であって、前記ADCは前記第1の周波数での前記第1のクロック信号に基づいて動作する、ADCと；
   デジタル基準データからアナログ基準信号を生成するように構成された較正デジタル‐アナログ変換器（DAC）と；
   前記第1のクロック信号からまたは第3のクロック信号から第2のクロック信号を生成するように構成された分数レート・クロック発生器であって、前記第2のクロック信号は前記第1の周波数の分数レートである第2の周波数であり、前記較正DACは前記第2の周波数で動作し、前記第3のクロック信号は前記第1の周波数と整数の周波数関係をもつ第3の周波数にある、分数レート・クロック発生器と；
   前記ADCが受ける歪みを除去するように前記ADCの出力を処理するように構成された等化器と；
   前記ADCの前記アナログ基準信号への前記出力に基づいて前記等化器のための係数を生成するように構成された適応回路とを有する、
   アナログ‐デジタル変換システム。
2. 前記第1の周波数で受領された前記デジタル基準データを前記第2の周波数で前記較正DACに供給するように構成されたデータ・レート変換ブロックをさらに有する、請求項１に記載のアナログ‐デジタル変換システム。
3. 前記データ・レート変換ブロックがq個の受領されたサンプルのうちq－p個のサンプルをスキップするように構成され、前記分数レートがp/qである、請求項２に記載のアナログ‐デジタル変換システム。
4. 前記データ・レート変換ブロックは、前記デジタル基準データを前記第1の周波数から前記第2の周波数に変換するように構成されたデジタル分数レート・フィルタである、請求項２に記載のアナログ‐デジタル変換システム。
5. 前記分数レートが1に近い、請求項１ないし４のうちいずれか一項に記載のアナログ‐デジタル変換システム。
6. 前記分数レート・クロック発生器は：
   前記第1のクロック信号をqの因子で分周するように構成された第1の分周器と；
   前記第2のクロック信号を生成するように構成されたリング発振器と；
   前記リング発振器の出力をpの因子で分周するように構成された第2の分周器と；
   前記第1の分周器と前記第2の分周器の出力の間の位相差を検出し、誤差信号を生成するように構成された位相検出器と；
   前記リング発振器の発振周波数を制御するための前記リング発振器への制御信号を生成するように前記誤差信号をフィルタリングするように構成されたループ・フィルタとを有する、
   請求項１ないし５のうちいずれか一項に記載のアナログ‐デジタル変換システム。
7. pおよびqが正の整数である、請求項６に記載のアナログ‐デジタル変換システム。
8. pおよびqが有理数である、請求項６に記載のアナログ‐デジタル変換システム。
9. 前記分数レート・クロック発生器は：
   前記第1のクロック信号をqの因子で分周することによって基準クロック信号を生成するように構成された分周器と；
   直列に結合された遅延ゲートのチェーンを含む遅延ラインであって、前記遅延ラインは、前記基準クロック信号を一端で受領し、遅延された基準クロック信号を他端で出力する、遅延ラインと；
   前記基準クロック信号と前記遅延された基準クロック信号との間の位相差を検出して誤差信号を生成するように構成された位相検出器と；
   誤差信号をフィルタリングするように構成されたループ・フィルタと；
   フィルタリングされた誤差信号に基づいて制御信号を生成するように構成された遅延制御ブロックであって、前記遅延ラインは前記制御信号によって制御される、遅延制御ブロックと；
   前記遅延ラインからタップされたp＋1個のクロック位相を組み合わせて前記第2のクロック信号を生成するように構成されたエッジ組み合わせ器とを有する、
   請求項１ないし５のうちいずれか一項に記載のアナログ‐デジタル変換システム。
10. 前記分数レート・クロック発生器が：
    前記第1のクロック信号をqの因子で分周することによって基準クロック信号を生成するように構成された分周器と；
    前記基準クロック信号にpの因子を乗算するように構成された周波数逓倍器とを有する、
    請求項１ないし５のうちいずれか一項に記載のアナログ‐デジタル変換システム。
11. 前記周波数逓倍器が、注入同期リング発振器である、請求項１０に記載のアナログ‐デジタル変換システム。
12. 前記較正DACからの前記アナログ基準信号をフィルタリングするように構成されたLCフィルタをさらに有する、
    請求項１ないし１１のうちいずれか一項に記載のアナログ‐デジタル変換システム。
13. アナログ‐デジタル変換器（ADC）を較正する方法であって：
    第1の周波数で第1のクロック信号を生成するステップと；
    ADCによって、入力アナログ信号をデジタル信号に変換するステップであって、前記ADCは前記第1の周波数での前記第1のクロック信号に基づいて動作する、ステップと；
    較正デジタル‐アナログ変換器（DAC）によってデジタル基準データからアナログ基準信号を生成するステップと；
    分数レート・クロック発生器によって、前記第1のクロック信号からまたは第3のクロック信号から第2のクロック信号を生成するステップであって、前記第2のクロック信号は前記第1の周波数の分数レートである第2の周波数にあり、前記較正DACは前記第2の周波数で動作し、前記第3のクロック信号は、前記第1の周波数と整数の周波数関係を有する第3の周波数である、ステップと；
    等化器によって前記ADCの出力を処理して、前記ADCが受ける歪みを除去するステップと；
    前記デジタル基準データおよび前記ADCの前記アナログ基準信号への前記出力に基づいて前記等化器のための係数を生成するステップとを含む、
    方法。
14. データ・レート変換ブロックによって、第1の周波数で受領されたデジタル基準データを、第2の周波数で較正DACに供給することをさらに含む、請求項１３に記載の方法。
15. 前記データ・レート変換ブロックがq個の受領されたサンプルのうちq－p個のサンプルをスキップし、前記分数レートがp/qである、請求項１４に記載の方法。
16. 前記データ・レート変換ブロックは、前記デジタル基準データを前記第1の周波数から前記第2の周波数に変換するように構成されたデジタル分数レート・フィルタである、請求項１４に記載の方法。
17. 前記分数レートが1に近い、請求項１３ないし１６のうちいずれか一項に記載の方法。
18. 前記分数レート・クロック発生器は前記第2のクロック信号を生成することを：
    第1の分周器によって、前記第1のクロック信号をqの因子で分周し；
    リング発振器によって、前記第2のクロック信号を生成し；
    第2の分周器によって、前記リング発振器の出力をpの因子で分周し；
    前記第1の分周器と前記第2の分周器の出力の間の位相差を検出し、誤差信号を生成し；
    前記リング発振器の発振周波数を制御するための前記リング発振器への制御信号を生成するように前記誤差信号をフィルタリングすることによって行う、
    請求項１３ないし１７のうちいずれか一項に記載の方法。
19. pおよびqが正の整数である、請求項１８に記載の方法。
20. pおよびqが有理数である、請求項１８に記載の方法。
21. 前記分数レート・クロック発生器は前記第2のクロック信号を生成することを：
    前記第1のクロック信号をqの因子で分周することによって基準クロック信号を生成し；
    直列に結合された遅延ゲートのチェーンを含む遅延ラインを用いて前記基準クロック信号を遅延させ；
    前記基準クロック信号と前記遅延された基準クロック信号との間の位相差を検出して誤差信号を生成し；
    前記誤差信号をフィルタリングし；
    フィルタリングされた誤差信号に基づいて、制御信号であって、前記遅延ラインが該制御信号によって制御される、制御信号を生成し；
    前記遅延ラインからタップされたp＋1個のクロック位相を組み合わせて前記第2のクロック信号を生成することによって行う、
    請求項１３ないし１７のうちいずれか一項に記載の方法。
22. 前記分数レート・クロック発生器が前記第2のクロック信号を生成することを：
    前記第1のクロック信号をqの因子で分周することによって基準クロック信号を生成し；
    前記基準クロック信号にpの因子を乗算することによって行う、
    請求項１３ないし１７のうちいずれか一項に記載の方法。
23. 前記周波数逓倍器が、注入同期リング発振器である、請求項１３ないし２２のうちいずれか一項に記載の方法。
24. 前記較正DACからの前記アナログ基準信号をフィルタリングするステップをさらに含む、請求項１３ないし２３のうちいずれか一項に記載の方法。

Images