JP2002110920A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2002110920A JP2000295234A JP2000295234A JP2002110920A JP 2002110920 A JP2002110920 A JP 2002110920A JP 2000295234 A JP2000295234 A JP 2000295234A JP 2000295234 A JP2000295234 A JP 2000295234A JP 2002110920 A JP2002110920 A JP 2002110920A
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Abstract

(57)【要約】 【課題】 回路が動作している場合のリーク電流を削減
することが困難であった。 【解決手段】 低リーク組合せ回路１１、１２は低閾値
電圧のトランジスタにより構成された論理回路と、この
論理回路に制御信号に応じてオン、オフされるトランジ
スタにより構成されている。制御信号ＥＮ１、ＥＮ２に
応じて低リーク組合せ回路１１、１２の出力端に接続さ
れたフリップフロップ回路１３、１４がデータを取り込
む時のみ、制御信号ＥＮ１、ＥＮ２により低リーク組合
せ回路１１、１２をアクティブとしている。したがっ
て、低リーク組合せ回路１１、１２はデータを出力する
時だけ電源が供給され、その他の時は電源が供給されて
いないため、リーク電流を削減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば携帯端末等
のバッテリーにより駆動される電子機器に適用される半
導体集積回路に関する。
【０００２】
【従来の技術】プロセスの微細化及び電源電圧の低下に
伴って、トランジスタの閾値電圧が低下されている。こ
のように、閾値電圧を低下することにより、トランジス
タを高速動作させることができる反面、スタンバイ時に
おけるトランジスタのリーク電流の増大が大きな問題と
なっている。
【０００３】特に、携帯端末等のバッテリーにより駆動
される電子機器に搭載されるＬＳＩでは、待ち受け時間
を多く取る必要があるため、スタンバイ電流を削減する
ことが重要となる。このスタンバイ電流を削減するた
め、従来ＭＴ（Multi Threshold）−ＣＭＯＳ回路を採
用したり、スタンバイ時にＬＳＩの電源をオフとして停
止中の電流を削減するという手段が採用されている。
【０００４】図１３は、上記ＭＴ−ＣＭＯＳ回路の一例
を示している。このＭＴ−ＣＭＯＳ回路は、低閾値電圧
回路ブロック１と、ＰチャネルＭＯＳトランジスタＱ
１、ＮチャネルＭＯＳトランジスタＱ２とにより構成さ
れている。低閾値電圧回路ブロック１は、仮想電源線Ｖ
ＤＤ１と仮想接地線ＶＳＳ１との相互間に接続された閾
値電圧の低い複数のトランジスタにより構成されてい
る。すなわち、この低閾値電圧回路ブロック１は、図示
せぬ複数の論理回路からなるセルを含んでいる。前記ト
ランジスタＱ１は仮想電源線ＶＤＤ１と電源線ＶＤＤの
相互間に接続され、前記トランジスタＱ２は仮想接地線
ＶＳＳ１と接地線ＶＳＳの相互間に接続されている。こ
れらトランジスタＱ２、Ｑ１は制御信号Ｅによりそれぞ
れ制御される。
【０００５】アクティブ時（動作時）、制御信号Ｅが活
性化されると、トランジスタＱ１、Ｑ２がオンする。こ
のため、これらトランジスタＱ１、Ｑ２を介して低閾値
電圧回路ブロック１に電源電圧が供給される。低閾値電
圧回路ブロック１は閾値電圧の低いトランジスタにより
構成されているため高速に動作する。
【０００６】また、スタンバイ時、制御信号Ｅが非活性
とされると、トランジスタＱ１、Ｑ２がオフする。この
ため、電源線ＶＤＤから接地線ＶＳＳに至るパスが遮断
され、リーク電流の発生が防止される。
【０００７】図１３に示すＭＴ−ＣＭＯＳ回路は、トラ
ンジスタＱ１、Ｑ２により低閾値電圧回路ブロック１全
体に対する電源の供給を制御している。これに対して、
論理回路中の一部のセルのみを閾値電圧の低いトランジ
スタにより構成することが考えられている。
【０００８】図１４は、ゲート回路２内の例えばクリテ
ィカルパスを構成する斜線で示す論理回路と、ゲート回
路２前後のフリップフロップ回路（いずれも斜線で示
す）のみを閾値電圧の低いトランジスタにより構成した
例を示している。このような構成とすることにより、低
閾値電圧のトランジスタの数を削減することができるた
め、スタンバイ時のリーク電流を低減することができる
とともに、高速動作が可能となる。
【０００９】
【発明が解決しようとする課題】ところで、リーク電流
は半導体チップあるいはゲート回路が停止しているとき
のみだけではなく、動作中においても流れている。近
時、半導体集積回路の低消費電力化が進み、この動作中
におけるリーク電流が本来の動作消費電流と比べて無視
できない程に大きな割合を占めるようになってきてい
る。
【００１０】しかし、上記図１３、図１４に示す回路
は、アクティブ時に低閾値電圧のトランジスタを介して
リーク電流が流れる。アクティブ時のリーク電流を削減
する手段としては、トランジスタの閾値電圧を高める以
外に方法がない。しかし、閾値電圧を高く設定した場
合、回路の動作速度が低下するため得策ではない。
【００１１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、回路が動作
している場合においても、リーク電流を削減することが
でき、消費電流を大幅に削減することが可能な半導体集
積回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】本発明は、回路が停止し
ているときにリーク電流を削減する手法を、動作してい
る回路に適用することにより、動作時のリーク電流を削
減することを可能としている。
【００１３】すなわち、本発明の半導体集積回路は、上
記課題を解決するため、電源が供給された動作状態と、
電源が遮断されたリーク低減状態とを制御信号に応じて
切替え可能な組合せ回路と、前記組合せ回路の出力端に
接続され、前記制御信号に応じて前記組合せ回路の出力
信号を記憶するフリップフロップ回路とを有し、前記組
合せ回路は、前記フリップフロップ回路が前記制御信号
に応じて動作するとき、前記制御信号により動作状態に
設定されることを特徴とする。
【００１４】前記組合せ回路は、閾値電圧の低い複数の
第１のトランジスタによって構成されたゲート回路と、
前記ゲート回路と電源線の相互間に接続され、前記制御
信号によりオン、オフされる閾値電圧の高い第２のトラ
ンジスタとを具備している。
【００１５】また、本発明の半導体集積回路は、制御信
号に応じて入力データを保持するフリップフロップ回路
と、フリップフロップ回路の出力端に接続され、電源が
供給された動作状態と、電源が遮断されたリーク低減状
態とを有し、前記制御信号に応じて前記動作状態に設定
され、前記フリップフロップ回路の出力データを受ける
組合せ回路とを具備している。
【００１６】前記組合せ回路は、閾値電圧の低い複数の
第１のトランジスタによって構成されたゲート回路と、
前記ゲート回路と電源線の相互間に接続され、前記制御
信号によりオン、オフされる閾値電圧の高い第２のトラ
ンジスタと、前記ゲート回路の出力端に接続され、前記
制御信号に応じて前記第２のトランジスタがオフされる
時、前記ゲート回路の出力信号を保持する保持回路とを
具備している。
【００１７】前記組合せ回路は、閾値電圧の低い複数の
第１のトランジスタによって構成された第１のゲート回
路と、前記ゲート回路と電源線の相互間に接続され、前
記制御信号によりオン、オフされる閾値電圧の高い第２
のトランジスタと、前記第１のゲート回路に並列接続さ
れ、常時電源が供給される閾値電圧の高い複数の第３の
トランジスタにより構成されたバイパス回路とを具備し
ている。
【００１８】さらに、本発明の半導体集積回路は、第１
の制御信号に応じて第１の入力データを保持する第１の
フリップフロップ回路と、第２の制御信号に応じて第２
の入力データを保持する第２のフリップフロップ回路
と、前記第１、第２の制御信号のいずれかが供給された
場合、第３の制御信号を出力する第３のフリップフロッ
プ回路と、前記第１、第２のフリップフロップ回路の出
力端に接続され、電源が供給された動作状態と、電源が
遮断されたリーク低減状態とを有し、前記第３の制御信
号に応じて前記動作状態に設定され、前記第１、第２の
フリップフロップ回路の出力データを受ける組合せ回路
とを具備している。
【００１９】また、本発明は、待機状態を設定するスタ
ンバイ信号と、前記スタンバイ信号により前記制御信号
を遮断する遮断回路をさらに具備している。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態を示すものであり、半導体集積回路内のゲー
ト回路の一部を示している。図１において、低リーク組
合せ回路１１、１２は、閾値電圧が低いトランジスタに
より構成された論理回路である。この論理回路に対する
電源の供給は制御信号ＥＮ１、ＥＮ２により制御され
る。低リーク組合せ回路１１の入力端にはデータＤＴ
１、ＤＴ２が供給される。これら低リーク組合せ回路１
１、１２の出力端には、フリップフロップ回路１３、１
４の入力端Ｄが接続されている。前記フリップフロップ
回路１３の出力端Ｑから出力される信号は、データＤＴ
３とともに、前記低リーク組合せ回路１２の入力端に供
給される。
【００２２】また、アンド回路１５の入力端にはクロッ
ク信号ＣＬＫと制御信号ＥＮ１が供給されている。この
アンド回路１５の出力信号は、前記フリップフロップ回
路１３のクロック信号入力端ＣＫに供給されている。さ
らに、アンド回路１６の入力端にはクロック信号ＣＬＫ
と制御信号ＥＮ２が供給されている。このアンド回路１
６の出力信号は、前記フリップフロップ回路１４のクロ
ック信号入力端ＣＫに供給されている。
【００２３】前記制御信号ＥＮ１、ＥＮ２は、図示せぬ
制御回路、又は図示せぬ別の組合せ回路により発生され
る。
【００２４】図３は、前記低リーク組合せ回路１１の一
例を示し、図４は図３を具体的に示す回路図を示してい
る。図３、図４において、低リーク組合せ回路１１は、
例えばナンド回路１１ａを用いて構成されている。この
ナンド回路１１ａは閾値電圧の低いトランジスタにより
構成されている。
【００２５】ナンド回路１１ａと電源線ＶＤＤの相互間
には、閾値電圧の高いＰチャネルＭＯＳトランジスタ１
１ｂが接続されている。このトランジスタ１１ｂのゲー
トにはインバータ回路１１ｃを介して制御信号ＥＮ１が
供給されている。また、ナンド回路１１ａと接地線ＶＳ
Ｓの相互間には、閾値電圧の高いＮチャネルＭＯＳトラ
ンジスタ１１ｄが接続されている。このトランジスタ１
１ｄのゲートには制御信号ＥＮ１が供給されている。し
たがって、制御信号ＥＮ１がローレベルの場合、トラン
ジスタ１１ｂ、１１ｄがともにオフしているため、ナン
ド回路１１ａには電源が供給されない。また、制御信号
ＥＮ１がハイレベルの場合、トランジスタ１１ｂ、１１
ｄがともにオンするため、ナンド回路１１ａに電源が供
給される。
【００２６】低リーク組合せ回路１１はナンド回路１１
ａに限定されるものではなく、他の論理回路を用いても
よい。また、低リーク組合せ回路１２は、低リーク組合
せ回路１１と同様の構成、あるいは他の論理回路により
構成される。
【００２７】上記構成において、図２を参照して図１の
動作について説明する。
【００２８】図２に示すように、制御信号ＥＮ１、ＥＮ
２がともにローレベルの場合、低リーク組合せ回路１
１、１２には電源が供給されない。このため、低リーク
組合せ回路１１、１２はオフし、リーク電流が発生しな
い。
【００２９】この状態において、例えばフリップフロッ
プ回路１３にデータを取り込むため、制御信号ＥＮ１が
ハイレベルとされると、この制御信号ＥＮ１により低リ
ーク組合せ回路１１がアクティブとされる。このため、
低リーク組合せ回路１１にデータＤＴ１、ＤＴ２が供給
される。制御信号ＥＮ１は、例えばクロック信号ＣＬＫ
の１サイクルと同一のパルス幅を有し、クロック信号Ｃ
ＬＫの立ち上がりより若干速く立ち上がる。このため、
クロック信号ＣＬＫ及び制御信号ＥＮ１が供給されるア
ンド回路１５の出力信号ＣＫ１は、制御信号ＥＮ１の立
ち上がった後、クロック信号ＣＬＫが立ち上がった時点
でハイレベルとなる。
【００３０】フリップフロップ回路１３はアンド回路１
５の出力信号ＣＫ１に応じて、低リーク組合せ回路１１
の出力信号を取り込む。低リーク組合せ回路１１の出力
信号は、制御信号ＥＮ１が立ち上がった後、クロック信
号ＣＬＫが立ち上がるまでの期間Ｔ１内に確定してい
る。したがって、フリップフロップ回路１３は、低リー
ク組合せ回路１１の出力信号を確実に保持することがで
きる。
【００３１】低リーク組合せ回路１２も、制御信号ＥＮ
２とクロック信号ＣＬＫに応じて、低リーク組合せ回路
１１と同様に動作する。
【００３２】尚、第１の実施形態の場合、低リーク組合
せ回路１１、１２は、フリップフロップ回路１３、１４
がデータを取り込む際アクティブとされ、出力データが
確定した後にフリップフロップ回路１３、１４がデータ
を取り込むように構成されている。このため、低リーク
組合せ回路１１、１２は、動作が停止されたリーク低減
状態において、出力データが不定でも問題ない。
【００３３】上記第１の実施形態によれば、低リーク組
合せ回路１１、１２を低閾値電圧のトランジスタにより
構成された論理回路と、この論理回路に制御信号に応じ
てオン、オフされるトランジスタ１１ｂ、１１ｄにより
構成し、各低リーク組合せ回路１１、１２の出力端に接
続されたフリップフロップ回路１３、１４がデータを取
り込む時、低リーク組合せ回路１１、１２をアクティブ
としている。したがって、低リーク組合せ回路１１、１
２はデータを出力する時だけ電源が供給され、その他の
時は電源が供給されていないため、リーク電流を削減す
ることができる。
【００３４】しかも、低リーク組合せ回路は、低閾値電
圧のトランジスタにより構成されているため、高速動作
が可能である。
【００３５】（第２の実施形態）図５は、本発明の第２
の実施形態を示している。第１の実施形態は、低リーク
組合せ回路の出力端に設けられたフリップフロップ回路
がデータを取り込む時、低リーク組合せ回路をアクティ
ブとした。これに対して、第２の実施形態は、低リーク
組合せ回路の入力端に設けられたフリップフロップ回路
がデータを取り込む時、低リーク組合せ回路をアクティ
ブとすることを特徴としている。
【００３６】図５において、フリップフロップ回路２１
の入力端ＤにはデータＤＴ１が供給される。このフリッ
プフロップ回路２１の出力端Ｑから出力されるデータＤ
Ｔ１と他のデータＤＴ２は低リーク組合せ回路２２に供
給される。クロック信号ＣＬＫと制御信号ＥＮ１はアン
ド回路２３の入力端に供給され、このアンド回路２３の
出力信号ＣＫは前記フリップフロップ回路２１のクロッ
ク信号入力端ＣＫに供給される。
【００３７】また、前記制御信号ＥＮ１はフリップフロ
ップ回路２４の入力端Ｄに供給され、クロック信号ＣＬ
Ｋはフリップフロップ回路２４のクロック信号入力端Ｃ
Ｋに供給される。このフリップフロップ回路２４の出力
端Ｄから出力される制御信号ＭＴＥは前記低リーク組合
せ回路２２に供給される。
【００３８】この低リーク組合せ回路２２の出力信号
は、フリップフロップ回路２５の入力端Ｄに供給され
る。クロック信号ＣＬＫと制御信号ＥＮ２はアンド回路
２６の入力端に供給され、このアンド回路２６の出力信
号はフリップフロップ回路２５のクロック信号入力端Ｃ
Ｋに供給される。
【００３９】上記低リーク組合せ回路２２は、後述する
ように、電源が供給されていないリーク低減状態におい
て、直前の動作時の出力データを保持する機能を有して
いる。
【００４０】上記構成において、図６を参照して図５に
示す回路の動作について説明する。
【００４１】アンド回路２３は、制御信号ＥＮ１がハイ
レベルとされた状態において、クロック信号ＣＬＫに同
期した制御信号ＣＫを発生する。この制御信号ＣＫに応
じてフリップフロップ回路２１はデータＤＴ１を保持す
る。
【００４２】また、フリップフロップ回路２４は、クロ
ック信号ＣＬＫに応じて制御信号ＥＮ１を１サイクル保
持する。低リーク組合せ回路２２は、フリップフロップ
回路２４から出力される制御信号ＭＴＥに応じてアクテ
ィブとされ、フリップフロップ回路２１の出力端Ｄから
供給されるデータＤＴ１と、図示せぬ他の回路から供給
されるデータＤＴ２を受け、出力信号を出力する。
【００４３】低リーク組合せ回路２２は、フリップフロ
ップ回路２４から供給される制御信号ＭＴＥに応じて、
クロック信号ＣＬＫの１サイクルの間のみアクティブと
され、電源が切れる。このため、確定したデータを保持
する必要がある。この低リーク組合せ回路２２に保持さ
れたデータは、制御信号ＥＮ２がハイレベルとされ、ア
ンド回路２６を介してフリップフロップ回路２５が動作
されると、フリップフロップ回路２５に保持される。
【００４４】図７は、低リーク組合せ回路２２の一例を
示している。図７において、図３、図４と同一部分には
同一符号を付し異なる部分についてのみ説明する。
【００４５】この低リーク組合せ回路２２は、例えばナ
ンド回路１１ａの出力端にデータ保持回路３１が接続さ
れている。このデータ保持回路３１は、ナンド回路１１
ａの出力端に接続されたインバータ回路３１ａと、この
インバータ回路３１ａの出力端とナンド回路１１ａの出
力端との間に接続されたクロックド・インバータ回路３
１ｂとにより構成されている。このクロックド・インバ
ータ回路３１ｂは制御信号／ＭＴＥにより制御される。
【００４６】制御信号ＭＴＥに応じてトランジスタ１１
ｂ、１１ｄがオンとされ、低リーク組合せ回路２２がア
クティブとされた時、前記クロックド・インバータ回路
３１ｂは、ナンド回路１１ａの出力データを保持しな
い。一方、トランジスタ１１ｂ、１１ｄがオフされる
と、直前のナンド回路１１ａの出力データを保持する。
【００４７】図８は、低リーク組合せ回路２２の他の例
を示している。図８において、図３、図４と同一部分に
は同一符号を付し異なる部分についてのみ説明する。
【００４８】この低リーク組合せ回路２２は、図７に示
すデータ保持回路２２に代えてバイパス回路３２を有し
ている。このバイパス回路３２は、ナンド回路１１ａと
同一の構成とされ、ナンド回路１１ａに並列に接続され
ている。このバイパス回路３２は電源線ＶＤＤと接地線
ＶＳＳとの相互間に直接接続されている。ナンド回路１
１ａが閾値電圧の低いトランジスタにより構成されてい
るのに対して、このバイパス回路３２は、閾値電圧の高
いトランジスタにより構成されている。
【００４９】ナンド回路１１ａは、トランジスタ１１
ｂ、１１ｄがオンの時、アクティブとされるのに対し
て、バイパス回路３２は常にアクティブとされている。
このため、トランジスタ１１ｂ、１１ｄがオンの時、ナ
ンド回路１１ａとバイパス回路３２はいずれも同じ論理
の信号を出力する。
【００５０】一方、トランジスタ１１ｂ、１１ｄがオフ
の時、ナンド回路１１ａは動作しないが、バイパス回路
３２は半導体チップあるいはゲート回路がアクティブと
されている時、常時電源が供給されているため継続して
動作する。したがって、バイパス回路３２により直前の
出力データが継続して出力される。
【００５１】上記第２の実施形態によれば、低リーク組
合せ回路２２の前段に設けられたフリップフロップ回路
２１のデータが更新される１サイクルの期間だけ、制御
信号ＭＴＥがハイレベルとなり、低リーク組合せ回路２
２をアクティブとしている。このため、低リーク組合せ
回路２２は、クロック信号ＣＬＫの１サイクルの期間だ
け電流が供給され、アクティブとされる。したがって、
半導体チップあるいはゲート回路がアクティブの状態に
おいても、低リーク組合せ回路２２はアクティブ期間が
短いため、消費電流を低減することができる。
【００５２】また、低リーク組合せ回路２２は、データ
保持機能を有している。このため、低リーク組合せ回路
２２の後段に設けられたフリップフロップ回路２５は、
任意のタイミングにより供給される制御信号ＥＮ２によ
り、低リーク組合せ回路２２のデータを受けることがで
きる。
【００５３】（第３の実施形態）図９は、本発明の第３
の実施形態を示すものである。図９に示す回路は図５に
示す回路を変形したものである。したがって、図５と同
一部分には同一符号を付し、異なる部分についてのみ説
明する。
【００５４】図９において、データＤＴ２はフリップフ
ロップ回路２７の入力端Ｄに供給される。制御信号ＥＮ
３は、クロック信号ＣＬＫとともにアンド回路２８に供
給される。このアンド回路２８の出力信号ＣＫ２は、フ
リップフロップ回路２７のクロック信号入力端ＣＫに供
給される。このフリップフロップ回路２７の出力端Ｑか
ら供給されるデータＤＴ２は低リーク組合せ回路２２に
供給される。
【００５５】また、前記制御信号ＥＮ１、ＥＮ３はオア
回路２９を介して前記フリップフロップ回路２４の入力
端Ｄに供給される。
【００５６】上記構成において動作について説明する。
図９に示す回路の場合、フリップフロップ回路２１、２
７は制御信号ＥＮ１、ＥＮ３に応じて、データＤＴ１、
ＤＴ２をそれぞれ保持する。フリップフロップ回路２４
は、制御信号ＥＮ１、ＥＮ３のいずれかがハイレベルと
されると、オア回路２９の出力信号に応じてクロック信
号ＣＬＫの１サイクルに対応して制御信号ＭＴＥを発生
する。このため、低リーク組合せ回路２２は制御信号Ｍ
ＴＥに応じてクロック信号ＣＬＫの１サイクルの間アク
ティブとされ、フリップフロップ回路２１、２７から出
力されるデータＤＴ１、ＤＴ２を受ける。この低リーク
組合せ回路２２は、アクティブ期間が終了すると、直前
のデータを保持し停止する。
【００５７】上記第３の実施形態によっても、第２の実
施形態と同様の効果を得ることができる。
【００５８】尚、第３の実施形態の場合、低リーク組合
せ回路２２の後段に複数系統のクロック信号を持つ場合
も同様の制御方法により、実現することが可能である。
【００５９】（第４の実施形態）図１０は、本発明の第
４の実施形態を示すものである。図１０に示す回路は、
図１に示す回路を変形したものであり、図１と同一部分
には同一符号を付し異なる部分についてのみ説明する。
【００６０】上記第１乃至第３の実施形態は、半導体チ
ップあるいはゲート回路が動作時におけるリーク電流の
低減について説明してきた。第４の実施形態は、半導体
チップあるいはゲート回路が動作時のみならずスタンバ
イ時におけるリーク電流の低減を可能としている。
【００６１】図１０において、アンド回路４１には制御
信号ＥＮ１と、スタンバイを示すスタンバイ信号／ＳＴ
ＢＹが供給されている。このアンド回路４１の出力端か
ら出力される制御信号ＥＮ１Ｓは、低リーク組合せ回路
１１に供給されている。また、アンド回路４２には制御
信号ＥＮ２と、スタンバイ信号／ＳＴＢＹが供給されて
いる。このアンド回路４２の出力端から出力される制御
信号ＥＮ２Ｓは、低リーク組合せ回路１２に供給されて
いる。このスタンバイ信号／ＳＴＢＹは、例えば半導体
チップあるいはゲート回路をスタンバイ状態に設定する
信号である。
【００６２】上記構成において、動作について説明す
る。動作時において、スタンバイ信号／ＳＴＢＹは、ハ
イレベルとされている。このため、図１０に示す回路
は、制御信号ＥＮ１、ＥＮ２に応じて、図１に示す回路
と同様に動作する。
【００６３】これに対して、スタンバイ信号／ＳＴＢＹ
がローレベルとされ、スタンバイ状態とされると、アン
ド回路４１、４２から出力される制御信号ＥＮ１Ｓ、Ｅ
Ｎ２Ｓはローレベルとされる。このため、低リーク組合
せ回路１１、１２は、強制的に非動作状態とされ、低リ
ーク状態に設定される。
【００６４】上記第４の実施形態によれば、スタンバイ
信号／ＳＴＢＹにより、低リーク組合せ回路１１、１２
を非動作状態に設定している。したがって、動作時のみ
ならずスタンバイ時においても、リーク電流を低減する
ことが可能である。
【００６５】尚、上記第１乃至第４の実施形態は、本発
明を図１１に示す一般的なゲーテッド・クロック方式の
回路に適用した場合について説明した。すなわち、図１
１に示すように、フリップフロップ回路５１に対するク
ロック信号の入力を制御する制御信号により、低リーク
組合せ回路５２を制御したが、これに限定されるもので
はない。
【００６６】例えば図１２に示すフィードバック方式の
データ転送回路に本発明を適用することも可能である。
この場合、例えば組合せ回路６１とフリップフロップ回
路６２の相互間に設けられたマルチプレクサ（ＭＵＸ）
６３に供給される制御信号を低リーク組合せ回路６４に
供給し、マルチプレクサ（ＭＵＸ）６３の動作に連動し
て低リーク組合せ回路６４を制御すればよい。
【００６７】また、本発明は、第１の実施形態と第２、
第３の実施形態とを組み合わせて実施することも可能で
ある。さらに、第４の実施形態を第１乃至第３の実施形
態に組み合わせて実施することも可能である。
【００６８】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
【００６９】
【発明の効果】以上、詳述したように本発明によれば、
回路が動作している場合においても、リーク電流を削減
することができ、消費電流を大幅に削減することが可能
であり、しかも高速動作が可能な半導体集積回路を提供
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す構成図。
【図２】図１の動作を示すタイミングチャート。
【図３】図１に示す低リーク組合せ回路の一例を示す回
路構成図。
【図４】図３に示す回路構成図を具体的に示す回路図。
【図５】本発明の第２の実施形態を示す構成図。
【図６】図２の動作を示すタイミングチャート。
【図７】図５に示す低リーク組合せ回路の一例を示す回
路構成図。
【図８】図５に示す低リーク組合せ回路の他の例を示す
回路構成図。
【図９】本発明の第３の実施形態を示す構成図。
【図１０】本発明の第４の実施形態を示す構成図。
【図１１】ゲーテッド・クロック方式を示す構成図。
【図１２】フィードバック方式のデータ転送回路を示す
構成図。
【図１３】ＭＴ−ＣＭＯＳ回路の一例を示す回路図。
【図１４】ゲート回路中の一部の論理回路を低閾値電圧
のトランジスタにより構成従来の回路図。
【符号の説明】
１１、１２、２２…低リーク組合せ回路、 １３、１４…フリップフロップ回路、 １５、１６…アンド回路、 １１ｂ、１１ｄ…閾値電圧の高いトランジスタ、 ２１、２４、２５、２７…フリップフロップ回路、 ２３、２６、２８、４１、４２…アンド回路、 ３１…データ保持回路、 ３２…バイパス回路、 ＣＬＫ…クロック信号、 ＥＮ１、ＥＮ２、ＥＮ３…制御信号、 ／ＳＴＢＹ…スタンバイ信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 薗田 大資 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 座間 英匡 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 小泉 正幸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 宇佐美 公良 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 金沢 正博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 河邉 直之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F038 DF08 DF16 EZ20 5J056 AA00 BB17 BB49 CC03 DD13 DD18 DD44 GG04

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 電源が供給された動作状態と、電源が遮
    断されたリーク低減状態とを制御信号に応じて切替え可
    能な組合せ回路と、 前記組合せ回路の出力端に接続され、前記制御信号に応
    じて前記組合せ回路の出力信号を記憶するフリップフロ
    ップ回路とを有し、 前記組合せ回路は、前記フリップフロップ回路が前記制
    御信号に応じて動作するとき、前記制御信号により動作
    状態に設定されることを特徴とする半導体集積回路。
  2. 【請求項２】 前記組合せ回路は、閾値電圧の低い複数
    の第１のトランジスタによって構成された論理回路と、 前記論理回路と電源線の相互間に接続され、前記制御信
    号によりオン、オフされる閾値電圧の高い第２のトラン
    ジスタとを具備することを特徴とする請求項１記載の半
    導体集積回路。
  3. 【請求項３】 制御信号に応じて入力データを保持する
    フリップフロップ回路と、 フリップフロップ回路の出力端に接続され、電源が供給
    された動作状態と、電源が遮断されたリーク低減状態と
    を有し、前記制御信号に応じて前記動作状態に設定さ
    れ、前記フリップフロップ回路の出力データを受ける組
    合せ回路とを具備することを特徴とする半導体集積回
    路。
  4. 【請求項４】 前記組合せ回路は、閾値電圧の低い複数
    の第１のトランジスタによって構成された論理回路と、 前記論理回路と電源線の相互間に接続され、前記制御信
    号によりオン、オフされる閾値電圧の高い第２のトラン
    ジスタと、 前記論理回路の出力端に接続され、前記制御信号に応じ
    て前記第２のトランジスタがオフされる時、前記論理回
    路の出力信号を保持する保持回路とを具備することを特
    徴とする請求項３記載の半導体集積回路。
  5. 【請求項５】 前記組合せ回路は、閾値電圧の低い複数
    の第１のトランジスタによって構成された第１の論理回
    路と、 前記論理回路と電源線の相互間に接続され、前記制御信
    号によりオン、オフされる閾値電圧の高い第２のトラン
    ジスタと、前記第１の論理回路に並列接続され、常時電
    源が供給される閾値電圧の高い複 数の第３のトランジスタにより構成されたバイパス回路
    とを具備することを特徴とする請求項３記載の半導体集
    積回路。
  6. 【請求項６】 第１の制御信号に応じて第１の入力デー
    タを保持する第１のフリップフロップ回路と、 第２の制御信号に応じて第２の入力データを保持する第
    ２のフリップフロップ回路と、 前記第１、第２の制御信号のいずれかが供給された場
    合、第３の制御信号を出力する第３のフリップフロップ
    回路と、 前記第１、第２のフリップフロップ回路の出力端に接続
    され、電源が供給された動作状態と、電源が遮断された
    リーク低減状態とを有し、前記第３の制御信号に応じて
    前記動作状態に設定され、前記第１、第２のフリップフ
    ロップ回路の出力データを受ける組合せ回路とを具備す
    ることを特徴とする半導体集積回路。
  7. 【請求項７】 待機状態を設定するスタンバイ信号と、 前記スタンバイ信号により前記制御信号を遮断する遮断
    回路をさらに具備することを特徴とする請求項１乃至５
    のいずれかに記載の半導体集積回路。
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