JP2014526175A - パイプライン方式のパワーゲーティング - Google Patents
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Abstract
【選択図】図2
Description
Claims (10)
- 複数のソース記憶素子と、
複数のデスティネーション記憶素子と、
前記複数のソース記憶素子の間に接続された複数のパワーゲーティングされたゲートであって、前記デスティネーション記憶素子へ供給する複数のパワーゲーティングされたゲートと、
パワー供給ノードと、前記パワーゲーティングされたゲートとの間に直列に接続された1つ以上のパワーゲートであって、デアサートされた、スリープ状態を示す制御信号に応じて、前記パワーゲーティングされたゲートを通る電流フローを低減し、アサートされた、ウェイク状態を示す制御信号に応じて、前記パワーゲーティングされたゲートを通る電流フローを可能にする1つ以上のパワーゲートと、
1つ以上の前記ソース記憶素子をクロッキング可能にする1つ以上のソースクロックイネーブル信号を受信し、少なくとも1つのデスティネーションクロックイネーブル信号を受信するように接続された制御ロジックであって、前記ソースクロックイネーブル信号の何れかのアサーションに応じて、前記制御信号が前記ウェイク状態を示すように構成されている、制御ロジックと、を備え、
前記制御ロジックは、前記1つ以上のソースクロックイネーブル信号のすべてがデアサートされ、且つ、前記デスティネーションクロックイネーブル信号がアサートされた後にのみ、前記制御信号が前記スリープ状態を示すように構成されており、これによって、前記パワーゲーティングされたゲートにより供給された値を処理するために、前記デスティネーション記憶素子がクロックされるのを可能にする、
装置。 - 前記制御ロジックは状態機械を含み、
状態機械は、アサートされた前記ソースイネーブルの何れかに応じて、新たなソースイネーブル制御信号を、前記1つ以上のソースイネーブルが有効にされていることを示す前記状態機械の第1の状態にアサートし、前記ソース記憶素子の前記イネーブルのすべてがデアサートされ、且つ、前記少なくとも1つのデスティネーションクロックイネーブル信号がアサートされているのに応じて、前記新たなソースイネーブルを前記状態機械の第2の状態にデアサートし、前記状態機械の前記第2の状態に移行した後にのみ、前記パワーゲートのための前記制御信号をデアサートする、請求項1に記載の装置。 - 第1のデスティネーションクロックイネーブル信号を前記新たなソースイネーブル制御信号と組み合わせて、前記デスティネーションクロックイネーブル信号を生成するためのロジックゲートを備える、請求項2に記載の装置。
- 前記1つ以上のパワーゲートは、前記パワーゲーティングされたゲートとグランドとの間において直列の1つ以上のNMOSトランジスタを含み、又は前記パワーゲーティングされたゲートと電源電圧との間において直列の1つ以上のPMOSトランジスタを含む、請求項1〜3の何れか1項に記載の装置。
- 前記制御ロジックは、遮断信号を供給して、デスティネーション記憶素子のクロッキングを、前記ソース記憶素子がクロックされた後まで遮断するように構成されており、前記遮断信号は、前記デスティネーション記憶素子のクロッキングを有効にするのに用いられる前記デスティネーションクロックイネーブル信号と論理的に組み合わされている、請求項1〜3の何れか1項に記載の装置。
- 前記ソース記憶素子と前記デスティネーション記憶素子との間に接続された少なくとも1つゲートであって、前記ソース記憶素子に対してより近い位置に存在する少なくとも1つのゲートをさらに備え、
前記少なくとも1つのゲートは、前記デスティネーション記憶素子のみに供給する出力信号を有し、前記ソース記憶素子と前記デスティネーション記憶素子との間の他のゲートがパワーゲーティングされるのに対し、前記少なくとも1つのゲートは、パワーゲーティングから除外されている、請求項1〜3の何れか1項に記載の装置。 - 制御信号にしたがって1つ以上のパワーゲートを制御することによって、1つ以上のソース記憶素子と、1つ以上のデスティネーション記憶素子との間に接続された複数のパワーゲーティングされたゲートにおける電流フローを制御するステップと、
前記1つ以上のソース記憶素子のクロッキングを有効にする1つ以上のソースイネーブル信号を受信し、前記1つ以上のソースイネーブル信号の何れかのアサーションに応じて、前記制御信号が前記1つ以上のパワーゲートにウェイク状態を示すようにし、これによって、前記複数のパワーゲーティングされたゲートにおける電流フローを可能とするステップと、
デスティネーションクロックイネーブル信号を受信し、第1及び第2の条件が真であるのに応じて、前記制御信号にスリープ状態を示させるステップと、を含み、
前記第1の条件は、前記1つ以上のソースクロックイネーブル信号のすべてがデアサートされるということであり、前記第2の条件は、前記デスティネーションクロックイネーブル信号がアサートされているということであり、これによって、前記デスティネーション記憶素子がクロックされて、前記パワーゲーティングされたゲートによって供給された入力を記憶するのを可能にし、前記スリープ状態は、前記複数のパワーゲーティングされたゲートの電流フローを阻む、
方法。 - 前記1つ以上のソースイネーブルがアサートされるのに応じて、状態機械の第1の状態に移行し、新たなソースイネーブル制御信号を、前記状態機械の前記第1の状態にアサートするステップと、
前記ソース記憶素子のすべての前記ソースイネーブルがデアサートされ、且つ、少なくとも1つの前記デスティネーションクロックイネーブル信号がアサートされるのに応じて、第2の状態に移行し、前記新たなソースイネーブル制御信号を、前記状態機械の前記第2の状態にデアサートするステップと、を含む、
請求項7に記載の方法。 - 遮断信号を供給して、前記デスティネーション記憶素子のクロッキングを、前記ソース記憶素子がクロックされた後まで遮断するステップをさらに含む、
請求項8に記載の方法。 - 前記遮断信号を第1のデスティネーションクロックイネーブル信号と組み合わせて、前記デスティネーションクロックイネーブル信号を生成するステップをさらに含む、
請求項9に記載の方法。
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Citations (3)
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---|---|---|---|---|
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