CN103650346A - 管道功率门控技术 - Google Patents

Abstract

减少耦合在源存储元件与目标存储元件之间的多个门中的漏泄电流，这是通过响应于任何源时钟赋能信号的断言来唤醒所述多个门以便允许电流流动来进行。响应于目标时钟赋能信号的断言以及一个或多个源时钟赋能信号全部被取消的断言来使所述门休眠，以便减少所述多个门中的漏泄电流，所述目标时钟赋能信号赋能对所述目标存储元件的定时。

Description

管道功率门控技术

背景

技术领域

本发明涉及集成电路中的功率节省，并且更具体地说，涉及在运行时间期间减少漏泄电流。

背景技术

集成电路中的功率消耗可以归因于活跃开关电路和空闲电路两者。即使当电路空闲时，来自晶体管的漏泄电流也会导致不希望的功率消耗。用来节省功率的先前解决方案已识别已空闲一段时间的大型体系结构特征，并且已通过降低供应的电压和/或供应给未使用的电路的时钟信号的频率来在这类电路中实行功率节省。举例来说，在多核心处理器中，可通过降低供应的频率和/或电压，同时将如输入块/输出块的其它功能块保持活动，来使核心中的一个或多个处在较低功率消耗状态。然而，特别是在如移动设备、膝上型电脑和平板电脑的电池驱动设备中，需要寻找用来节省功率的额外方法来延长电池寿命，减少热生成，并且减轻冷却要求。即使在台式机或服务器系统中，降低功率消耗也会引起减少的热生成、通过减少电力使用而实现的成本节省以及降低的冷却要求。功率节省问题依然是集成电路和系统设计的一个重要方面。

发明公开

可通过专注于集成电路的小颗粒特征来实现额外的功率节省。

一个实施方案提供一种减少耦合在源存储元件与目标存储元件之间的多个门中的漏泄电流的方法。所述方法包括响应于一个或多个源时钟赋能信号中的任何一个的断言来唤醒所述多个门以便允许电流流动。响应于休眠条件来使所述多个门休眠，以便抑制电流流动，从而减少所述多个门中的漏泄电流，所述休眠条件包括目标时钟赋能信号的断言。

在一个实施方案中，所述休眠条件包括一个或多个源时钟赋能信号全部被取消断言。

在一个实施方案中，所述方法包括：通过将处在第一值的控制信号供应给一个或多个功率门来唤醒所述多个门，以及通过将处在第二值的控制信号供应给所述一个或多个功率门来使所述多个门休眠。

在另一个实施方案中，一种装置包括多个源存储元件和多个目标存储元件。多个功率门控的门耦合在所述源存储元件与所述目标存储元件之间，并且对所述目标存储元件进行供应。一个或多个功率门串联耦合在电源节点与所述功率门控的门之间。所述功率门响应于控制信号被取消断言从而指示休眠状态来减少通过所述功率门控的门的电流流动；以及响应于控制信号被断言从而指示唤醒状态来允许通过所述功率门控的门的电流流动。控制逻辑被耦合来接收赋能对所述源存储元件中的一个或多个的定时的一个或多个源时钟赋能信号。所述控制逻辑还接收至少一个目标时钟赋能信号。所述控制逻辑响应于所述源时钟赋能信号中的任何一个的断言来导致所述控制信号指示唤醒状态，且所述控制逻辑被进一步配置来仅在所述源时钟赋能信号中的一个或多个全部被取消断言且所述至少一个目标时钟赋能信号已被断言从而允许所述目标存储元件被定时来消耗由所述功率门控的门供应的值之后，才导致所述控制信号指示休眠状态。

在一个实施方案中，所述控制逻辑包括状态机，所述状态机响应于源赋能中的任何一个被断言来在所述状态机的第一状态中断言新的源赋能控制信号，其中所述第一状态指示所述源赋能中的一个或多个被断言，并且响应于所述源存储元件的赋能全部被取消断言且所述至少一个目标时钟赋能信号被赋能来在所述状态机的第二状态中取消断言所述新的源赋能，并且响应于进入所述状态机的第二状态来取消断言所述控制信号。

在一个实施方案中，所述装置包括逻辑门，所述逻辑门用来将第一目标时钟赋能信号与所述新的源赋能信号组合来产生所述目标时钟赋能信号。

在一个实施方案中，所述控制逻辑通过在所述源赋能信号中的一个或多个被断言之后将用于所述目标存储元件的所述目标时钟赋能信号阻断至少一个时钟周期，来确保直到功率门控的逻辑被完全充电才对所述目标存储元件定时。

在一个实施方案中，所述一个或多个功率门包括串联在所述功率门控的门与地面之间的一个或多个NMOS晶体管。

在一个实施方案中，所述一个或多个功率门包括串联在所述功率门控的门与电源电压之间的一个或多个PMOS晶体管。

在一个实施方案中，所述控制逻辑被配置来供应阻断信号来阻断目标触发器的定时，直到源触发器已被定时之后。在一个实施方案中，所述阻断信号与用来赋能目标触发器的定时的目标时钟赋能信号在逻辑上组合。

在一个实施方案中，所述装置包括耦合在所述源存储元件与所述目标存储元件之间且更靠近所述源存储元件的至少一个门，所述至少一个门具有仅仅对所述目标存储元件进行供应的输出信号，所述至少一个门不受功率门控，而所述源存储元件与所述目标存储元件之间的其它门受功率门控。

在另一个实施方案中，提供一种方法，所述方法包括通过使用控制信号控制一个或多个功率门来控制多个功率门控的门中的电流流动，所述功率门控的门耦合在一个或多个源存储元件与一个或多个目标存储元件之间。接收赋能对所述源存储元件中的一个或多个的定时的一个或多个源赋能信号，并且响应于所述一个或多个源赋能信号中的任何一个的断言，导致所述控制信号向一个或多个功率门指示唤醒状态，从而允许电流流过所述多个功率门控的门。所述控制信号响应于第一条件和第二条件为真来指示休眠状态，所述第一条件是所述源时钟赋能信号中的一个或多个全部被取消断言，且所述第二条件是所述目标时钟赋能信号已被断言从而允许所述目标存储元件被定时来消耗由所述功率门控的门供应的值，所述休眠状态阻止所述多个功率门控的门中的电流流动。

所述方法可进一步包括进入状态机的第一状态并且响应于所述源赋能中的一个或多个被断言来进在状态机的第一状态中断言新的源赋能控制信号；以及进入第二状态并且响应于所述源存储元件的源赋能全部被取消断言且至少一个目标时钟赋能信号被断言来在所述状态机的第二状态中取消断言所述新的源赋能控制信号。

所述方法可进一步包括将第一目标时钟赋能信号与新的源赋能控制信号在逻辑上组合来产生所述目标时钟赋能信号。

所述方法可进一步包括将所述控制信号供应给串联在所述功率门控的门与地面之间的一个或多个NMOS晶体管，所述一个或多个功率门包括所述NMOS晶体管。

所述方法可进一步包括将所述控制信号供应给串联在所述功率门控的门与电源电压之间的一个或多个PMOS晶体管，所述一个或多个功率门包括所述PMOS晶体管。

所述方法可进一步包括供应阻断信号来阻断所述目标存储元件的定时，直到所述源存储元件已被定时之后。

所述方法可进一步包括将所述阻断信号与第一目标时钟赋能信号组合来产生所述目标时钟赋能信号。

附图简述

通过参看附图，可以更好地理解本发明，并且可以使本发明的众多目标、特征和优势对于本领域技术人员来说显而易见。

图1展示适合于使用本发明的实施方案的集成电路的概要图。

图2示出根据本发明的一个实施方案的功率门控逻辑门的概要图。

图3示出与图2的实施方案相关联的时序图。

图4A示出示例性功率门控方法。

图4B示出利用额外功率门的示例性功率门控方法。

图4C示出示例性功率门控功率方法的概要图，其中通过使门不受功率门控来减轻时序约束。

图5示出一种配置，其中A组中的门与B组中的门受功率门控，且AB组中的门未受功率门控。

图6示出一种配置，其中逻辑覆盖范围相比图5的配置有所增大。

图7示出多个组的另一种配置，所述配置提供与图5的配置相比有所改进的逻辑覆盖范围以及与图6的配置相比有所改进的功率节省。

不同图中相同或类似的参考符号的使用指示类似或相同的项。

实施本发明的方式

对多组门的功率门控通过减少门中的晶体管的漏泄电流来在运行时间操作期间实现额外的功率节省。在一个实施方案中，功率门由串联在功率门控的门与这些门的电源VDD和/或GND之间的晶体管(或并联的许多晶体管)形成。随后选择性地控制所述功率门来使所述门与VDD和/或地面断开，因此当所述门不使用时可以减少漏泄电流。

参看图1，概要框图示出如微处理器的集成电路101，其包括如处理核心的多个宏观体系结构特征102，可通过使所述处理核心处在提供不同性能水平的功率状态，从休眠状态到完全加电状态，来控制所述处理核心的功率。除此之外，所述宏观体系结构特征中的一个或多个具有多组门103，在运行时间期间可以控制所述多组门来减少在完全(或减少的)操作状态期间的功率消耗。

图2示出在运行时间期间如何控制所述多组门来减少功率消耗的示例性实施方案。参看图2，nFET功率门201串联在功率门控的门203与GND之间。功率门控的门203对应于图1中所示的那组门103。受功率门控的门通常是“与(AND)”门、“或(OR)”门、“或非(NOR)”门、“与非(NAND)”门以及类似的逻辑门，且在图2中表示为功率门控的门203。当门203空闲时，可以切断功率门201，从而减少跨所述门上的电压并且因此减少来自所述门的漏泄电流。除此之外，或代替使用nFET201，可将pFET202与VDD串联使用，且可将其切断来降低跨所述门上的电压，从而减少漏泄电流。

运行时间功率门控的一个显著问题是，有充足的时间来使所述门从休眠转变为完全加电，即，有足够的时间来唤醒。也就是说，当接通功率门201时，功率门控的门响应于功率门201(或202)的接通来完全充电至其完全加电状态需要时间。一种方法是在设计中包括足够的时序余量，例如时序设计中的保护带，以便确保所述门被完全加电。然而，这种时序损失在如微处理器的高性能集成电路中一般来说不可接受。

控制逻辑205监测源触发器207的时钟门赋能221和223，以便确定何时唤醒功率门控的门以及何时使其休眠。应注意，“与”门208也可被视为控制逻辑205的一部分，并且帮助控制目标触发器的定时，如本文进一步描述的。应注意，尽管图2中展示触发器，但是代替图2中所示的触发器或除此之外，可以使用如锁存器的任何源存储元件和目标存储元件。

图2示出一个示例性实施方案的基本操作和构造。一组所选目标触发器209确定可受功率门控的那组门203。也就是说，如果一个门的全部输出路径仅仅在目标触发器209中的一个处终止，那么所述门可受功率门控。具有通往所述目标触发器以外的地方的输出路径的门不受功率门控。举例来说，逆变器215具有输出路径217，所述输出路径通往目标触发器209以外的某处。因此，逆变器215未被包括为功率门控的门203的一部分。控制逻辑205包括状态机，所述状态机控制功率门，监测时钟门赋能，并且确定何时唤醒功率门控的门以及功率门控的门何时可以休眠。

考虑初始休眠状态。在图2中所示的初始休眠状态中，目标触发器209的定时被阻断且功率门控的门203在休眠。术语“休眠”是指功率门201(或202)被切断来减少漏泄电流。在休眠状态中，控制逻辑205中的状态机处于第一状态，在所述第一状态中WAKE信号被取消断言。图3示出与图2中所示的电路相关联的时序图。

参看图3，假设时钟信号线224上是时钟信号CLK301。锁存器226和228被用来为源触发器207的时钟信号供应赋能信号ENA1221和ENA2223。在“与”门230和232中对赋能信号与时钟信号进行与运算。门203响应于经由“或”门225、227和229延迟之后的源触发器时钟门赋能221或223中的任何一个的断言(在302处展示)来唤醒。状态机触发器231在在下一个周期的上升边缘上断言其输出(在304处)，从而变为第二状态。在DEST_ENA_3信号在“与”门208的输出处的断言(在306处)的一定延迟之后，产生触发器231的输出的断言。随后，目标触发器209在经由锁存器210和“与”门212的延迟之后被定时。假设用于目标触发器的赋能(ENA3)将在此时被断言。使用所述状态机，源赋能在302处的断言与目标赋能在306处的断言之间存在至少一个周期的延迟，从而允许功率门控的门在目标触发器时钟被解除阻断并且被定时之前有时间来完全充电。

功率门控的门203由控制逻辑205保持唤醒，直到所述目标触发器被定时。一旦在DEST_ENA_3236在306处被断言并且源赋能221和223被取消断言之后对目标触发器进行定时，那么在308处状态机触发器的输出在上升时钟边缘处取消断言，从而返回到第一状态，从而通过WAKE信号在310处的取消断言来导致功率门控的门休眠。用于目标触发器209的任何其它时钟由“与”门208阻断，直到源触发器被再次定时。当然，如果源触发器不改变，那么目标触发器不会改变。在目标触发器输入被消耗之前，阻断功能允许一个完整的时钟周期。

一个实施方案可具有多个目标赋能。如果是这样，那么在使功率门控的门休眠之前，需要等待，直到全部目标时钟赋能信号已被断言。由于可以想象的是目标赋能可能在不同的时间抵达，因此信号可存储在触发器中并且随后当全部比特已被断言至少一次时进行重置且被供应给逻辑，以便经由触发器231导致休眠。在一个实施方案中，可对比特进行编码来节省触发器的数量。

图4A示出一个实施方案，在这个实施方案中源触发器402与目标触发器404之间的功率门控的门403耦合至单个功率门405。在图4B中，使用多个功率门407和409。如果存在大量功率门控的门，那么将WAKE发布至功率门可能需要几级缓冲器。图4B展示通过将门分割成关键时序门(连接至WAKE1)和非关键时序门(连接至WAKE2)，可以如何放宽时序要求。因此，功率门407接收WAKE1且功率门409接收WAKE2。暂时最靠近源触发器的门是最关键的。在图4B中所示的实施方案中，与WAKE2相比，用于关键门的功率门不使用缓冲器(或使用更少的缓冲器)来接收WAKE1。为便于说明，展示了使用一个缓冲器来产生WAKE2，且不使用缓冲器来产生WAKE1。可能需要其它数量的缓冲器，这取决于具体实行方案以及唤醒信号中的每一个所驱动的功率门的数量。

时序要求是严格的，但是可放宽。源触发器的赋能的“或”供应状态机触发器231。然而，由于触发器231的时钟启动休眠功能而不是唤醒功能，因此可以延迟这个时钟。

第二个时序约束在于，到所述门被使用的时候，其应被完全加电，否则时序可能受影响。到源触发器输出可以转变的时候，这些门应被唤醒。通过不对紧接在源触发器之后的各级门进行功率门控，可以放宽这个时序约束。参看图4C，门411和415未被功率门控且与功率门控的门417一起被包括，以便给控制信号WAKE提供额外的时序余量来唤醒功率门控的逻辑门。图4B和图4C中所示的这两种时序放宽技术减少了漏泄节省。如图4C中所示，可通过权衡多少门受到功率门控的覆盖范围来放宽设置要求。

本文所述的主动功率门控方法适用于微处理器设计，但是一般来说广泛适用于电路设计。由于本文所述的技术一般来说可应用于数字电路，因此本文所述的主动功率门控可实现大的覆盖范围，这又意味着更多的功率节省。时序影响是适度的。时序影响是由一个项在时钟赋能路径中在“与”门208中被与运算而产生，并且对一个或多个源赋能信号来说，存在来自“或”树的额外负载。由于时钟门控效率相比当前方法有所改进，因此本文的主动功率门控在其对漏泄节省的影响方面将自动改进。

本文所述的功率门控可导致在功率门控的域中对低VT(LVT)门或甚至是超低VT(ULVT)门的更高使用量，因为漏泄功率被选择性地和瞬时地减少。当进行性能-功率权衡时，主动模式功率门控使漏泄功率与动态功率处于同等水平。

图2中所述的方法的额外益处在于动态功率很可能也被降低，这是由于“与”门208对用于目标触发器的时钟的时钟阻断功能。也就是说，如果目标时钟由控制逻辑205阻断，那么发生额外的功率节省。

如上文已经描述，管道功率门控(PPG)在运行时间期间减少不活动电路的漏泄。在某些实施方案中，有可能增大PPG的逻辑覆盖范围同时保留最初的功率节省，以便增加漏泄节省。

参看图5，考虑所示出的配置，在所述配置中供应目标触发器501的A组中的门以及供应目标触发器503的B组中的门被功率门控。AB组中的门未被功率门控，因为它们在超过一组目标(A组目标触发器和B组目标触发器)中终止。无论何时A组目标触发器或B组目标触发器被定时，必须唤醒AB组的门。

另一个重要问题是，在无隔离门的情况下，功率门控的域输出不得驱动完全加电的门。后果将是交叉电流和可能的可靠性受损。隔离门是被配置来选择性地忽略输入并且需要全轨信号对其进行控制的门。对A组门和B组门来说，隔离门是目标触发器，且隔离控制是时钟。向AB组门的输出添加隔离门如果被普遍应用，将会影响时序。

如图6中所示，可通过将多组目标触发器组合为单组目标触发器来增大逻辑覆盖范围。如图6中所示，A组门和B组门被归入到更大的AB组中。图6中所示的电路增大逻辑覆盖范围，但是这个方法的主要问题是，实际上可能减少静态功率节省和动态功率节省。现在使A组门休眠的频率很可能比在最初配置中要低，这是因为它们是由A组源赋能和B组源赋能中的任何一个来唤醒。类似地，动态功率很可能增大，这是因为A组目标触发器是在ENA3A或ENA3B而不是仅ENA3A被断言时被定时。相同的静态缺点和动态缺点适用于B组门。

除此之外，图6中所示的方法有两个其它问题。第一，当存在超过两组目标时，应组合哪一组门尚不清楚。考虑如果还有C组门、AC组门、BC组门以及ABC组门的情况。如果全部组被归入ABC组中，那么以上所述的功率节省问题更糟糕。如果形成AB组，那么AC组、BC组和ABC组不包括在逻辑覆盖范围中(在无逻辑复制的情况下)。第二个问题是，当各组被组合时，必须重写寄存器传输语言(RTL)描述来重组逻辑。

图7展示用于组合功率门控的组的示例性方法，所述方法提供改进的逻辑覆盖范围和功率节省。与图6中的电路不同，图7中的A组门和B组门受功率门控，频率与它们在图5中的最初配置中受功率门控的频率相同。而且，A组目标触发器和B组目标触发器被定时，频率与它们在最初配置中被定时的频率相同。因此，在图7中，AB组门增加了漏泄节省。在这种方法中，无论何时A组门或B组门被唤醒，AB组门也被唤醒。驱动A组功率门的“与”门的功能是确保AB组门在A组门被唤醒之前被唤醒，即，所述“与”是用于功率降额(power deracing)。相同的原理也适用于驱动B组功率门的“与”门。

图7所描述的方法提供的另一个优势是，任何组的形成不会阻止其它组的形成。如果还存在C组门、AC组门、BC组门和ABC组门，那么可以使用类似的逻辑来对全部这些门单独进行功率门控。

应注意，一种优选的方法通过在功率门赋能路径中添加“与”门延迟来减少时序余量。而且，当添加了组合的组时，必须更新电路的寄存器传输语言(RTL)描述。但是，图7的方法增大逻辑覆盖范围以及来自管道功率门控的漏泄节省，而不会减少动态功率节省，且所述方法可针对各组的全部组合来扩展。

尽管在对本发明的实施方案的描述中已经一般地假定电路和物理结构，但普遍认可的是，在现代半导体设计和制造中，物理结构和电路可体现为计算机可读的描述形式，这种形式适合在随后的设计、模拟、测试或制造阶段中使用。

在示例性配置中呈现为分离的组件的结构和功能性可以实行为组合的结构或组件。如本文所述，本发明的各种实施方案被涵盖来包括电路、电路系统、相关方法以及上面具有这些电路、系统和方法的编码(例如，HDL、Verilog、GDSII数据)的计算机可读介质。计算机可读介质包括有形计算机可读介质，例如磁盘、磁带，或其它磁性、光学或电子存储介质。计算机可读介质上除了具有电路、系统和方法的编码之外，计算机可读介质还可以存储可用来实行本发明的指令和数据。本文所述的结构可使用在处理器上执行的软件、在硬件上执行的固件来实行，或由软件、固件和硬件的组合来实行。

本文所阐述的对本发明的描述是说明性的，且并非旨在限制以下权利要求中所阐述的本发明的范围。可基于本文所阐述的描述对本文所公开的实施方案做出其它变化和修改，而不背离以下权利要求中所阐述的本发明的范围。

Claims (10)

1.一种装置，其包括：

多个源存储元件；

多个目标存储元件；

多个功率门控的门，其耦合在所述源存储元件之间并且对所述目标存储元件进行供应；

一个或多个功率门，其串联耦合在电源节点与所述功率门控的门之间，所述功率门响应于控制信号被取消断言从而指示休眠状态来减少通过所述功率门控的门的电流流动，并且响应于所述控制信号被断言从而指示唤醒状态来允许通过所述功率门控的门的电流流动；以及

控制逻辑，其被耦合来接收赋能对所述源存储元件中的一个或多个的定时的一个或多个源时钟赋能信号，并且接收至少一个目标时钟赋能信号，所述控制逻辑被配置来响应于所述源时钟赋能信号中的任何一个的断言来导致所述控制信号指示所述唤醒状态，且其中所述控制逻辑被进一步配置来仅在所述源时钟赋能信号中的一个或多个全部被取消断言且所述目标时钟赋能信号已被断言从而允许所述目标存储元件被定时来消耗由所述功率门控的门供应的值之后，才导致所述控制信号指示所述休眠状态。

2.如权利要求1所述的装置，其中所述控制逻辑包括状态机，所述状态机响应于源赋能中的任何一个被断言来在所述状态机的第一状态中断言新的源赋能控制信号，其中所述第一状态指示所述源赋能中的一个或多个被赋能，并且响应于所述源存储元件的赋能全部被取消断言且所述至少一个目标时钟赋能信号被断言来在所述状态机的第二状态中取消断言所述新的源赋能，并且仅在进入所述状态机的所述第二状态之后才取消断言所述控制信号。

3.如权利要求2所述的装置，其进一步包括逻辑门，所述逻辑门用来将第一目标时钟赋能信号与所述新的源赋能信号组合来产生所述目标时钟赋能信号。

4.如权利要求1至3中任一项所述的装置，其中所述一个或多个功率门包括串联在所述功率门控的门与地面之间的一个或多个NMOS晶体管，或串联在所述功率门控的门与电源电压之间的一个或多个PMOS晶体管。

5.如权利要求1至3中任一项所述的装置，其中所述控制逻辑被配置来供应阻断信号来阻断对目标存储元件的定时，直到所述源存储元件已被定时之后，且其中所述阻断信号与用来赋能对所述目标存储元件的定时的所述目标时钟赋能信号在逻辑上组合。

6.如权利要求1至3中任一项所述的装置，其进一步包括耦合在所述源存储元件与所述目标存储元件之间且更靠近所述源存储元件的至少一个门，所述至少一个门具有仅仅对所述目标存储元件进行供应的输出信号，所述至少一个门不受功率门控，而所述源存储元件与所述目标存储元件之间的其它门受功率门控。

7.一种方法，其包括：

通过根据控制信号控制一个或多个功率门来控制多个功率门控的门中的电流流动，所述功率门控的门耦合在一个或多个源存储元件与一个或多个目标存储元件之间；

接收赋能对所述源存储元件中的一个或多个的定时的一个或多个源赋能信号，并且响应于所述一个或多个源赋能信号中的任何一个的断言，导致所述控制信号向所述一个或多个功率门指示唤醒状态，从而允许所述多个功率门控的门中的电流流动；以及

接收目标时钟赋能信号并且响应于第一条件和第二条件为真来导致所述控制信号指示休眠状态，所述第一条件是所述源时钟赋能信号中的一个或多个全部被取消断言，且所述第二条件是所述目标时钟赋能信号已被断言从而允许所述目标存储元件被定时来存储由所述功率门控的门供应的输入，所述休眠状态阻止所述多个功率门控的门中的电流流动。

8.如权利要求7所述的方法，其进一步包括：

进入状态机的第一状态并且响应于所述源赋能中的一个或多个被断言来在状态机的第一状态中断言新的源赋能控制信号；以及

进入第二状态并且响应于所述源存储元件的源赋能全部被取消断言且所述至少一个目标时钟赋能信号被断言来在所述状态机的第二状态中取消断言所述新的源赋能控制信号。

9.如权利要求8所述的方法，其进一步包括：

供应阻断信号来阻断对所述目标存储元件的定时，直到所述源存储元件已被定时之后。

10.如权利要求9所述的方法，其进一步包括将所述阻断信号与第一目标时钟赋能信号组合来产生所述目标时钟赋能信号。

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