KR20140040207A

KR20140040207A - 파이프라인 전력 게이팅

Info

Publication number: KR20140040207A
Application number: KR1020147000438A
Authority: KR
Inventors: 다니엘 더블유. 베일레이; 아론 에스. 로져스; 제임스 제이. 몬타나로; 브래들리 지. 버게스; 피터 제이. 하난
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2011-07-06
Filing date: 2012-07-05
Publication date: 2014-04-02
Anticipated expiration: 2032-07-05
Also published as: US20130009697A1; JP5799167B2; KR101850123B1; CN103650346B; WO2013006702A1; CN103650346A; EP2730027A1; JP2014526175A; EP2730027B1; US8736308B2

Abstract

누설 전류는 소스 저장 요소의 클록을 인에이블하는 임의의 소스 클록 인에이블 신호의 선언에 응답해서 복수의 게이트를 웨이킹하여 전류 흐름을 허용하는 것에 의해 소스 저장 요소와 목적지 저장 요소 사이에 연결된 복수의 게이트에서 감소된다. 게이트는 목적지 클록 인에이블 신호의 선언 및 하나 이상의 소스 클록 인에이블 신호의 모두가 선언 해제된 것에 응답해서 복수의 게이트에서 누설 전류를 감소시키도록 슬리핑되고, 목적지 클록 인에이블 신호는 목적지 저장 요소의 클록을 인에이블한다.

Description

파이프라인 전력 게이팅{PIPELINE POWER GATING}

본 발명은 집적 회로에서의 전력 절감에 관한 것으로, 보다 상세하게는 실행시간 동안 누설 전류를 감소시키는 것에 관한 것이다.

집적 회로에서 전력 소비는 능동 스위칭 회로 및 아이들 회로(idle circuit)에 기인할 수 있다. 회로가 아이들 상태인 경우에도, 트랜지스터로부터 누설 전류는 원치 않는 전력 소비를 야기한다. 전력 절감을 위한 이전의 솔루션은 일정 시간 기간 동안 아이들 상태에 있었던 대규모 아키텍처 특징부를 식별하고 미사용된 회로에 공급되는 클록 신호의 주파수 및/또는 공급되는 전압을 감소시키는 것에 의해 이러한 회로에서 전력 절감을 구현하였다. 예를 들어, 멀티-코어 프로세서에서, 하나 이상의 코어는 입력/출력 블록과 같은 다른 능동 기능 블록을 유지하면서 공급되는 주파수 및/또는 전압을 감소시키는 것에 의해 낮은 전력 소비 상태에 놓일 수 있다. 그러나, 특히 모바일 디바이스, 랩탑, 및 태블릿과 같은 배터리 구동 디바이스에서, 전력을 절감하는 추가적인 방법을 찾는 것이 배터리 수명을 연장하고, 열 발생을 감소시키며, 냉각 요구조건을 용이하게 하는데 바람직하다. 데스크탑 또는 서버 시스템에서도, 전력 소비를 감소시키면 열 발생의 감소, 전기 사용의 감소에 의한 비용 절감 및 냉각 요구조건을 감소시킬 수 있다. 전력 절감 시 고려사항은 집적 회로 및 시스템 설계의 중요한 측면이어서 계속되고 있다.

추가적인 전력 절감은 집적 회로의 소규모 특징부에 집중하는 것에 의해 달성될 수 있다.

일 실시예는 소스 저장 요소와 목적지 저장 요소 사이에 연결된 복수의 게이트에서 누설 전류를 감소시키는 방법을 제공한다. 본 방법은 하나 이상의 소스 클록 인에이블 신호들 중 어느 것의 선언(assertion)에 응답해서 전류 흐름을 허용하도록 복수의 게이트를 웨이킹(waking)하는 단계를 포함한다. 복수의 게이트는 슬립 조건(sleep condition)에 응답해서 복수의 게이트에 누설 전류를 감소시키기 위해 전류 흐름을 억제하도록 슬리핑(sleeping)되며, 슬립 조건은 목적지 클록 인에이블 신호의 선언을 포함한다.

실시예에서, 슬립 조건은 하나 이상의 소스 클록 인에이블 신호 모두가 선언 해제되는 것을 포함한다.

실시예에서, 본 방법은 제1 값의 제어 신호를 하나 이상의 전력 게이트에 공급하는 것에 의해 복수의 게이트를 웨이킹하는 단계 및 제2 값의 제어 신호를 하나 이상의 전력 게이트에 공급하는 것에 의해 복수의 게이트를 슬리핑하는 단계를 포함한다.

다른 실시예에서 장치는 복수의 소스 저장 요소 및 복수의 목적지 저장 요소를 포함한다. 복수의 전력-게이팅된 게이트(power-gated gate)는 소스 저장 요소와 목적지 저장 요소 사이에 연결되고 목적지 저장 요소에 공급한다. 하나 이상의 전력 게이트는 전원 노드와 전력-게이팅된 게이트 사이에 직렬로 연결된다. 전력 게이트는 제어 신호가 선언 해제되어 슬립 상태(sleep state)를 나타내는 것에 응답해서 전력-게이팅된 게이트를 통한 전류 흐름을 감소시키고, 제어 신호가 선언되어 웨이크 상태(wake state)를 나타내는 것에 응답해서 전력-게이팅된 게이트를 통한 전류 흐름을 허용한다. 제어 로직은 소스 저장 요소들 중 하나 이상에서 클록을 인에이블하는 하나 이상의 소스 클록 인에이블 신호를 수신하도록 연결된다. 제어 로직은 또한 적어도 하나의 목적지 클록 인에이블 신호를 수신한다. 제어 로직은 소스 클록 인에이블 신호들 중 어느 것의 선언에 응답해서 제어 신호가 웨이크 상태를 나타내게 하고, 제어 로직은 소스 클록 인에이블 신호들 중 하나 이상의 신호들 모두가 선언 해제되고 적어도 하나의 목적지 클록 인에이블 신호가 선언된 후에만 제어 신호가 슬립 상태를 나타내도록 더 구성되어, 목적지 저장 요소가 전력-게이팅된 게이트에 의해 공급되는 값을 소비하도록 클록되게 할 수 있다.

실시예에서 제어 로직은 상태 기계를 포함하고, 상태 기계는 소스 인에이블 중 어느 것이 선언된 것에 응답해서 소스 인에이블의 하나 이상이 선언된 것을 나타내는 상태 기계의 제1 상태로 새로운 소스 인에이블 제어 신호를 선언하고, 소스 저장 요소의 모든 인에이블이 선언 해제되고 적어도 하나의 목적지 클록 인에이블 신호가 인에이블된 것에 응답해서 상태 기계의 제2 상태로 새로운 소스 인에이블을 선언 해제하며, 상태 기계의 제2 상태에 진입한 것에 응답해서 제어 신호를 선언 해제한다.

실시예에서, 장치는 제1 목적지 클록 인에이블 신호를 새로운 소스 인에이블 신호와 결합하여 목적지 클록 인에이블 신호를 생성하는 로직 게이트를 포함한다.

실시예에서, 제어 로직은 하나 이상의 소스 인에이블 신호가 선언된 후 적어도 하나의 클록 사이클 동안 목적지 저장 요소에 대한 목적지 클록 인에이블 신호를 차단하는 것에 의해 전력-게이팅된 로직이 완전히 충전될 때까지 목적지 저장 요소가 클록되지 않는 것을 보장한다.

실시예에서 하나 이상의 전력 게이트는 전력-게이팅된 게이트와 접지 사이에 직렬로 하나 이상의 NMOS 트랜지스터를 포함한다.

실시예에서 하나 이상의 전력 게이트는 전력-게이팅된 게이트와 공급 전압 사이에 직렬로 하나 이상의 PMOS 트랜지스터를 포함한다.

실시예에서 제어 로직은 소스 플립-플롭이 클록된 후까지 목적지 플립-플롭의 클록을 차단하기 위해 차단 신호를 공급하도록 구성되고, 실시예에서 차단 신호는 목적지 클록 인에이블 신호와 논리적으로 결합되어 목적지 플립-플롭의 클록을 인에이블하는데 사용된다.

실시예에서, 장치는 소스 저장 요소와 목적지 저장 요소 사이에 연결되고, 소스 저장 요소에 더 인접한 적어도 하나의 게이트를 포함하며, 적어도 하나의 게이트는 목적지 저장 요소에 배타적으로 공급되는 출력 신호를 구비하며, 적어도 하나의 게이트는 소스 저장 요소와 목적지 저장 요소 사이에 있는 다른 게이트는 전력 게이팅되는 동안 전력 게이팅으로부터 배제된다.

다른 실시예에서 제어 신호를 사용하여 하나 이상의 전력 게이트를 제어하는 것에 의해 하나 이상의 소스 저장 요소와 하나 이상의 목적지 저장 요소 사이에 연결된 복수의 전력-게이팅된 게이트에서의 전류 흐름을 제어하는 단계를 포함하는 방법이 제공된다. 하나 이상의 소스 저장 요소를 클록하는 것을 인에이블하는 하나 이상의 소스 인에이블 신호가 수신되고, 하나 이상의 소스 인에이블 신호들 중 어느 것의 선언에 응답해서, 제어 신호를 하나 이상의 전력 게이트에 웨이크 상태를 나타내게 하여, 복수의 전력-게이팅된 게이트를 통해 전류가 흐를 수 있게 한다. 제어 신호는 제1 및 제2 조건이 참인 것에 응답해서 슬립 상태를 나타내는데, 제1 조건은 하나 이상의 소스 클록 인에이블 신호들이 모두 선언 해제되는 것이고, 제2 조건은 목적지 클록 인에이블 신호가 선언되어 목적지 저장 요소가 전력-게이팅된 게이트에 의해 공급된 값을 소비하도록 클록되게 하며, 슬립 상태는 복수의 전력-게이팅된 게이트에서 전류 흐름을 방지한다.

본 방법은 하나 이상의 소스 인에이블이 선언된 것에 응답해서 상태 기계의 제1 상태에 진입하는 단계 및 새로운 소스 인에이블 제어 신호를 상태 기계의 제1 상태로 선언하는 단계; 및 소스 저장 요소의 모든 소스 인에이블이 선언 해제되고 적어도 하나의 목적지 클록 인에이블 신호가 선언된 것에 응답해서 제2 상태에 진입하고 새로운 소스 인에이블 제어 신호를 상태 기계의 제2 상태로 선언 해제하는 단계를 더 포함할 수 있다.

본 방법은 제1 목적지 클록 인에이블 신호를 새로운 소스 인에이블 제어 신호와 논리적으로 결합하여 목적지 클록 인에이블 신호를 생성하는 단계를 더 포함할 수 있다.

본 방법은 전력-게이팅된 게이트와 접지 사이에 직렬로 하나 이상의 NMOS 트랜지스터에 제어 신호를 공급하는 단계를 더 포함할 수 있고, 하나 이상의 전력 게이트는 NMOS 트랜지스터로 구성된다.

본 방법은 전력-게이팅된 게이트와 공급 전압 사이에 직렬로 하나 이상의 PMOS 트랜지스터에 제어 신호를 공급하는 단계를 더 포함할 수 있고, 하나 이상의 전력 게이트는 PMOS 트랜지스터로 구성된다.

본 방법은 소스 저장 요소가 클록된 후까지 목적지 저장 요소의 클록을 차단하기 위해 차단 신호를 공급하는 단계를 더 포함할 수 있다.

본 방법은 차단 신호를 제1 목적지 클록 인에이블 신호와 결합하여 목적지 클록 인에이블 신호를 생성하는 단계를 더 포함할 수 있다.

본 발명과 그 수많은 목적, 특징 및 장점은 첨부 도면을 참조하는 것에 의해 이 기술 분야에 통상의 지식을 가진 자에게는 더 잘 이해되고 명백해질 것이다.
도 1은 본 발명의 실시예를 사용하기에 적절한 집적 회로의 하이 레벨 다이어그램;
도 2는 본 발명의 실시예에 따른 전력-게이팅 로직 게이트의 하이 레벨 다이어그램;
도 3은 도 2의 실시예와 연관된 타이밍 다이어그램;
도 4a는 예시적인 전력-게이팅 접근법을 도시한 다이어그램;
도 4b는 추가적인 전력 게이트를 사용하는 예시적인 전력-게이팅 접근법을 도시한 도면;
도 4c는 게이트를 전력 게이팅되는 것으로부터 제거하는 것에 의해 타이밍 제한이 용이해지는 예시적인 전력-게이팅 전력 접근법의 하이 레벨 다이어그램;
도 5는 그룹(A)의 게이트 및그룹(B)의 게이트는 전력 게이팅되고 그룹(AB)의 게이트는 전력 게이팅되지 않는 구성을 도시한 도면;
도 6은 도 5의 구성에 걸쳐 논리적 커버리지를 증가시키는 구성을 도시한 도면;
도 7은 도 5의 구성에 비해 개선된 논리적 커버리지 및 도 6의 구성에 비해 개선된 전력 절감을 제공하는 다수의 그룹을 위한 다른 구성을 도시한 도면.
여러 도면에서 동일한 또는 유사한 참조 부호의 사용은 유사하거나 동일한 항목을 나타낸다.

게이트의 전력 게이팅 그룹은 게이트의 트랜지스터의 누설 전류를 감소시키는 것에 의해 실행 시간 동작 동안 추가적인 전력 절감을 달성한다. 일 실시예에서 전력 게이트는 전력-게이팅된 게이트와 그 전원 VDD 및/또는 GND 사이에 직렬로 연결된 트랜지스터(또는 병렬로 많은 트랜지스터)에 의해 형성된다. 전력 게이트(들)는 VDD 및/또는 접지로부터 게이트를 분리하도록 선택적으로 제어되어 누설 전류는 게이트가 사용되지 않고 있을 때 감소될 수 있다.

도 1을 참조하면, 하이 레벨 블록도는 처리 코어와 같은 다수의 매크로 아키텍처 특징부(102)를 포함하는 마이크로프로세서와 같은 집적 회로(101)를 도시하며, 그 전력은 슬립 상태로부터 최대 전력 상태로 성능의 가변 레벨을 제공하는 전력 상태에 이들을 배치하는 것에 의해 제어될 수 있다. 나아가, 하나 이상의 매크로 아키텍처 특징부는 실행 시간 동안 최대(또는 감소된) 동작 상태 동안 전력 소비를 감소시키도록 제어될 수 있는 게이트(103) 그룹을 구비한다.

도 2는 게이트 그룹이 전력 소비를 감소시키기 위해 실행 시간 동안 제어될 수 있는 방법의 예시적인 실시예를 도시한다. 도 2를 참조하면, nFET 전력 게이트(201)는 전력-게이팅된 게이트(203)와 GND 사이에 직렬로 연결된다. 전력-게이팅된 게이트(203)는 도 1에 도시된 게이트(103) 그룹에 대응한다. 전력 게이팅되는 게이트는 일반적으로 AND, OR, NOR, NAND, 및 유사한 로직 게이트이고 전력-게이팅된 게이트(203)로서 도 2에 도시되어 있다. 게이트(203)가 아이들 상태일 때, 전력 게이트(201)는 턴오프되어, 게이트 양단의 전압을 감소시켜, 이에 의해 게이트로부터 누설 전류를 감소시킬 수 있다. nFET(201)를 사용하는 것에 더하여 또는 대신에, pFET(202)는 VDD와 직렬로 사용될 수 있고, 게이트 양단에 전압을 감소시켜, 누설 전류를 감소시키도록 스위칭 오프될 수 있다.

실행 시간 전력 게이팅시 중요한 문제는 슬리핑으로부터 최대 전력으로 게이트를 전이하는데 충분한 시간, 즉, 웨이크하는데 충분한 시간을 가지는 것이다. 즉, 전력 게이트(201)가 턴온될 때, 전력-게이팅된 게이트는 전력 게이트(201)(또는 202)가 턴온된 것에 응답해서 최대 전력 상태로 완전히 충전될 시간을 가진다. 하나의 접근법은 설계 시 충분한 타이밍 마진, 예를 들어, 타이밍 설계 시 가드 밴드(guard band)를 포함하여, 게이트들에 최대 전력이 공급되는 것을 보장하는 것이다. 그러나, 이러한 타이밍 페널티는 일반적으로 마이크로프로세서와 같은 고성능 집적 회로에 허용가능하지 않다.

제어 로직(205)은 소스 플립-플롭(207)의 클록 게이트 인에이블(221 및 223)을 모니터링하며 전력-게이팅된 게이트를 웨이킹할 때 및 슬리핑할 때를 결정한다. AND 게이트(208)는 또한 제어 로직(205)의 일부로 고려될 수 있고 더 설명되는 바와 같이 목적지 플립-플롭의 클록을 제어하는 것을 도와줄 수 있는 것으로 이해된다. 플립-플롭은 도 2에 도시되어 있으나, 래치와 같은 임의의 소스 및 목적지 저장 요소들이 도 2에 도시된 플립-플롭 대신에 또는 이에 추가하여 사용될 수 있는 것으로 이해된다.

도 2는 예시적인 실시예의 기본 동작 및 구성을 도시한다. 선택된 세트의 목적지 플립-플롭(209)은 전력 게이팅될 수 있는 게이트(203)의 세트를 결정한다. 즉, 게이트는 출력 경로의 전부가 목적지 플립-플롭(209) 중 하나에서 배타적으로 종료하는 경우 전력 게이팅될 수 있다. 목적지 플립-플롭과는 다른 곳으로 가는 출력 경로를 가지는 게이트는 전력 게이팅되지 않는다. 예를 들어, 인버터(215)는 목적지 플립-플롭(209)과는 다른 어느 곳으로 가는 출력 경로(217)를 가진다. 따라서, 인버터(215)는 전력-게이팅된 게이트(203)의 일부로서 포함되지 않는다. 제어 로직(205)은, 전력 게이트를 제어하고, 클록 게이트 인에이블을 모니터링하며, 전력-게이팅된 게이트를 웨이킹할 때 및 전력-게이팅된 게이트가 슬리핑할 때를 결정하는 상태 기계를 포함한다.

슬립의 초기 상태를 고려한다. 도 2에 도시된 초기 슬립 상태에서, 목적지 플립-플롭(209)은 클록이 차단되고 전력-게이팅된 게이트(203)는 슬리핑된다. 슬리핑이라는 용어는 누설 전류를 감소시키기 위해 전력 게이트(201)(또는 202)가 턴오프된 것을 포함한다. 슬리핑 상태에서 제어 로직(205)에서 상태 기계는 웨이크 신호가 선언 해제된 제1 상태이다. 도 3은 도 2에 도시된 회로와 연관된 타이밍도를 도시한다.

도 3을 참조하면, 클록 신호 라인(224)에 클록 신호(CLK)(301)를 취한다. 래치(226 및 228)는 소스 플립-플롭(207)을 위한 클록 신호에 인에이블 신호(ENA1 (221) 및 ENA2 (223))를 공급하는데 사용된다. 인에이블 신호는 AND 게이트(230 및 232)의 클록 신호에 ADD된다. 게이트(203)는 OR 게이트(225, 227, 및 229)를 통해 지연된 후에 소스 플립-플롭 클록 게이트 인에이블(221 또는 223)(302에서 도시된)들 중 어느 것의 선언에 응답해서 웨이킹된다. 상태 기계 플립-플롭(231)은 (304)에서 그 다음 사이클의 상승 에지에 출력을 선언하여, 제2 상태로 변화된다. 플립-플롭(231)의 출력의 선언은 지연 후에 (306)에서 AND 게이트(208)의 출력에 DEST_ENA_3 신호의 선언을 초래한다. 목적지 플립-플롭(209)은 래치(210) 및 AND 게이트(212)를 통해 지연 후에 클록된다. 목적지 플립-플롭을 위한 인에이블(ENA3)이 그 시간에 선언되도록 취해진다. 상태 기계를 사용할 때, (302)에서 소스 인에이블의 선언 및 (306)에서 목적지 인에이블의 선언 사이에 적어도 일 사이클 지연이 있어서, 목적지 플립-플롭 클록이 차단 해제되고 클록되기 전에 전력-게이팅된 게이트에 완전히 충전될 시간을 허용한다.

전력-게이팅된 게이트(203)는 목적지 플립-플롭이 클록될 때까지 제어 로직(205)에 의해 웨이크 상태로 유지된다. DEST_ENA_3(236)이 (306)에서 선언되고 소스 인에이블(221 및 223)이 선언 해제된 후 목적지 플립-플롭이 클록되면, 상태 기계 플립-플롭의 출력은 상승 클록 에지에서 (308)에서 선언 해제하여, 제1 상태로 복귀하여, 전력-게이팅된 게이트를 (310)에서 웨이크 신호의 선언 해제에 의하여 슬립리핑되게 한다. 목적지 플립-플롭(209)을 위한 임의의 다른 클록이 소스 플립-플롭이 다시 클록될 때까지 AND 게이트(208)에 의해 차단된다. 목적지 플립-플롭은 소스 플립-플롭이 변치 않는다면 물론 변치 않는다. 차단 기능은 목적지 플립-플롭 입력이 소비되기 전에 최대 클록 기간을 허용한다.

실시예는 다수의 목적지 인에이블을 구비할 수 있다. 만약 그렇다면, 모든 목적지 클록 인에이블 신호가 전력-게이팅된 게이트를 슬리핑 상태로 놓기 전에 선언될 때까지 기다릴 필요가 있다. 가능하게는 목적지 인에이블은 상이한 시간에 도달할 수 있으므로, 신호는 플립-플롭에 저장될 수 있고, 이후 모든 비트가 적어도 한번 선언될 때 리셋되며, 로직에 공급되어 플립-플롭(231)을 통해 슬립을 야기할 수 있다. 실시예에서, 비트는 플립-플롭의 개수를 절감하도록 인코딩될 수 있다.

도 4a는 소스 플립-플롭(402)와 목적지 플립-플롭(404) 사이에 전력-게이팅된 게이트(403)가 단일 전력 게이트(405)에 연결된 실시예를 도시한다. 도 4b에서 다수의 전력 게이트(407 및 409)가 사용된다. 다수의 전력-게이팅된 게이트가 있다면, 전력 게이트에 웨이크를 분배하는 것은 수 개의 버퍼 스테이지를 취할 수 있다. 도 4b는 타이밍 요구조건이 게이트를 (웨이크1에 부착된) 중요한 타이밍 게이트 및 (웨이크2에 부착된) 비-중요한 타이밍 게이트로 파티션하는 것에 의해 완화(relaxed)될 수 있는 방법을 도시한다. 따라서, 전력 게이트(407)는 웨이크1을 수신하고 전력 게이트(409)는 웨이크2를 수신한다. 게이트는 소스 플립-플롭들에 시간적으로 가장 인접한 게이트가 가장 중요하다. 도 4b에 도시된 실시예에서, 중요한 게이트를 위한 전력 게이트는 웨이크2에 비해 버퍼 없이(또는 더 적은 버퍼를 사용하여) 웨이크1을 수신한다. 도시의 편의를 위하여, 웨이크2는 하나의 버퍼로 생성되고 웨이크1은 버퍼 없이 생성된 것으로 도시된다. 다른 개수의 버퍼가 웨이크 신호들 각각에 의해 구동되는 전력 게이트의 개수 및 특정 구현에 따라 요구될 수 있다.

타이밍 요구조건은 공격적이지만, 완화될 수 있다. 소스 플립-플롭의 인에이블의 OR은 상태 기계 플립-플롭(231)에 공급된다. 플립-플롭(231)의 클록은 웨이킹 기능이 아니라 슬리핑 기능을 개시하기 때문에 지연될 수 있다.

제2 타이밍 제한은 게이트가 사용되는 시간에 또는 타이밍이 경험할 수 있는 시간에 게이트에 최대 전력을 공급하는 것이다. 이들 게이트는 소스 플립-플롭 출력이 전이할 수 있는 시간만큼 웨이킹되어야 한다. 이 타이밍 제한은 소스 플립-플롭에 바로 이어서 게이트의 전력 게이팅 스테이지에 의하지 않고 완화될 수 있다. 도 4c를 참조하면, 게이트(411 및 415)는 전력 게이팅되지 않고 전력-게이팅된 게이트(417)에 포함되어 제어 신호 웨이크에 대한 추가적인 타이밍 마진을 제공하여 전력-게이팅된 로직 게이트를 웨이킹한다. 도 4b 및 도 4c에 도시된 이들 타이밍 완화 기술은 모두 누설 절감을 감소시킨다. 도 4c에 도시된 바와 같이, 설정 요구조건은 얼마나 많은 게이트들이 전력 게이팅을 받는지 그 커버리지를 트레이드오프하는 것에 의해 완화될 수 있다.

본 명세서에 설명된 능동 전력 게이팅 접근법은 마이크로프로세서 설계에 적용가능하지만, 일반적으로 회로 설계에 널리 적용될 수 있다. 본 명세서에 기술은 일반적으로 디지털 회로에 적용될 수 있으나, 본 명세서에 설명된 능동 전력 게이팅은 더 많은 전력 절감을 의미하는 높은 커버리지를 달성할 수 있다. 타이밍 임팩트는 적절하다. 타이밍 임팩트는 클록 인에이블 경로에서 AND 게이트(208)에서 AND되는 항목으로부터 초래되고, OR 트리(tree)로부터 하나 이상의 소스 인에이블 신호에 추가적인 부하가 있다. 클록 게이팅 효율은 현재 접근법에 비해 개선되므로, 본 명세서의 능동 전력 게이팅은 누설 절감에 임팩트를 자동으로 개선시킬 수 있다.

본 명세서에 설명된 전력 게이팅은 전력-게이팅된 영역 내에서 누설 전력이 선택적으로 및 일시적으로 감소되므로 LVT(LowVT) 게이트, 또는 심지어 ULVT(UltraLowVT) 게이트의 더 많은 사용을 초래할 수 있다. 능동 모드 전력 게이팅은 성능-전력을 트레이드오프할 때 동적 전력에 상응하게 누설 전력을 둔다.

도 2에 설명된 접근법의 추가적인 이익은 동적 전력이 목적지 플립-플롭을 위한 클록에 대한 AND 게이트(208)에 의한 클록 차단 기능으로 인해 또한 감소될 수 있을 가능성이 있다는 것이다. 즉, 목적지 클록이 제어 로직(205)에 의해 차단되면, 추가적인 전력 절감이 발생한다.

전술된 바와 같이, 파이프라인 전력 게이팅(PPG)은 실행 시간 동안 비능동 회로의 누설을 감소시킨다. 특정 실시예에서, 누설 절감이 증가되도록 원래의 전력 절감을 보존하면서 PPG의 논리적 커버리지를 증가시킬 수 있다.

도 5를 참조하면, 목적지 플립-플롭(501)에 공급하는 그룹(A)의 게이트 및 목적지 플립-플롭(503)에 공급하는 그룹(B)의 게이트가 전력 게이팅되는 예시적인 구성을 고려한다. 그룹(AB)의 게이트는 전력 게이팅되지 않는데 그 이유는 이들이 하나를 초과하는 목적지 세트, 즉 그룹(A) 목적지 플립-플롭 및 그룹(B) 목적지 플립-플롭에서 종료하기 때문이다. 그룹(AB) 게이트는 그룹(A) 또는 그룹(B) 목적지 플롭이 클록될 때마다 항상 웨이킹되어야 한다.

또 다른 중요한 문제는 전력-게이팅된 영역 출력이 아이솔레이션 게이트 없이 최대 전력 게이트를 구동하지 않아야 한다는 것이다. 그 결과는 크로스오버 전류 및 신뢰성의 있을 수 있는 손상을 초래할 수 있다. 아이솔레이션 게이트는 입력을 선택적으로 무시하도록 구성된 게이트이고, 이 게이트를 제어하는 최대 레일(full-rail) 신호를 요구한다. 그룹(A) 및 그룹(B) 게이트에 대해, 아이솔레이션 게이트는 목적지 플롭이고, 아이솔레이션 제어부는 클록이다. 아이솔레이션 게이트를 그룹(AB) 게이트의 출력에 추가하는 것은 일반적으로 적용되면 타이밍에 영향을 미칠 수 있다.

도 6에 도시된 바와 같이, 논리적 커버리지는 목적지 플립-플롭의 다수의 세트를 목적지 플롭의 단일 세트로 결합하는 것에 의해 증가될 수 있다. 도 6에 도시된 바와 같이, 게이트 (A 및 B) 그룹은 더 큰 그룹(AB)에 포함된다. 도 6에 도시된 회로는 논리적 커버리지를 증가시키지만, 이 접근법에 따른 주된 문제는 정적 및 동적 전력 절감이 사실상 감소될 수 있다는 것이다. 그룹(A) 게이트는 이제 그룹(A) 및 그룹(B) 소스 인에이블들 중 어느 것에 의해 웨이킹되므로 원래의 구성에서보다 덜 자주 슬리핑될 수 있다. 유사하게, 동적 전력은 바로 ENA3 A 대신에 ENA3 A 또는 ENA3 B이 선언될 때 그룹(A) 목적지 플롭이 클록되므로 증가할 수 있다. 동일한 정적 및 동적 단점은 그룹(B) 게이트에도 적용된다.

나아가, 도 6에 도시된 접근법에 2개의 다른 문제가 있다. 제일 먼저, 2개를 초과하는 목적지 세트가 있을 때 어느 게이트 그룹이 결합되어야 하는지 불분명하다. 또한 그룹(C, AC, BC, 및 ABC) 게이트들이 더 있는 것을 고려한다. 모든 그룹이 그룹(ABC)에 포함되는 경우, 전술된 전력 절감 문제는 악화된다. 그룹(AB)이 형성되면, 그룹(AC, BC, 및 ABC)는 (로직의 중복 없이) 논리적 커버리지에 포함되지 않는다. 제2 문제는 레지스터 전달 언어(register transfer language: RTL) 설명이 그룹이 결합될 때 로직을 재구조화하도록 재기록되어야 한다는 것이다.

도 7은 개선된 논리적 커버리지 및 전력 절감을 제공하는 전력-게이팅된 그룹을 결합하는 예시적인 접근법을 도시한다. 도 6의 회로와 달리, 도 7의 그룹(A) 및 그룹(B) 게이트는 도 5에서 원래의 구성에 있는 바와 같이 종종 전력 게이팅된다. 또한, 그룹(A) 및 그룹(B) 목적지 플립-플롭은 원래의 구성에 있는 바와 같이 종종 클록된다. 그리하여, 도 7에서, 그룹(AB) 게이트는 누설 절감에 추가된다. 이런 접근법에서, 항상 그룹(A) 또는 그룹(B) 게이트가 웨이킹되고, 그룹(AB) 게이트가 또한 웨이킹된다. 그룹(A) 전력 게이트를 구동하는 AND 게이트의 기능은 그룹(A) 게이트가 웨이킹되기 전에 그룹(AB) 게이트가 웨이킹되는 것을 보장하는 것이고, 즉, AND는 전력 디레이싱(deracing)이다. 동일한 원리는 그룹(B) 전력 게이트를 구동하는 AND 게이트에도 적용된다.

도 7에 설명된 접근법은 임의의 그룹의 형성이 다른 그룹의 형성을 방지하지 않는다는 점에서 다른 장점을 제공한다. 또한 그룹(C, AC, BC 및 ABC) 게이트들이 더 있다면, 이들은 모두 유사한 로직을 사용하여 별도로 전력 게이팅될 수 있다.

하나의 바람직한 접근법은 AND 게이트 지연을 전력 게이트 인에이블 경로에 추가하는 것에 의해 타이밍 마진을 감소시키는 것으로 이해된다. 또한, 회로의 레지스터 전달 언어(RTL) 설명이 결합된 그룹이 추가될 때 업데이트되어야 한다. 그러나, 도 7의 접근법은 동적 전력 절감을 감소시킴이 없이 파이프라인 전력 게이팅으로부터 논리적 커버리지 및 누설 절감을 증가시키며, 이 접근법은 그룹의 모든 조합에 대해 스케일러블하다.

회로 및 물리적 구조가 일반적으로 본 발명의 실시예를 설명하는데 일반적으로 가정되었지만, 현대 반도체 설계 및 제조, 물리적 구조 및 회로는 후속 설계, 시뮬레이션, 테스트 또는 제조 스테이지에 사용하기에 적절한 컴퓨터-판독가능한 설명 형태로 구현될 수 있는 것으로 인식된다.

예시적인 구성에서 이산 성분으로 제시된 구조 및 기능은 결합된 구조 또는 성분으로 구현될 수 있다. 본 발명의 여러 실시예는 본 명세서에 설명된 바와 같이 이러한 회로, 시스템, 및 방법의 인코딩(예를 들어, HDL, 베릴로그(Verilog), GDSII 데이터)을 구비하는 회로, 회로의 시스템, 관련된 방법, 및 컴퓨터-판독가능한 매체를 포함하는 것으로 생각된다.

컴퓨터-판독가능한 매체는 유형적인 컴퓨터 판독가능한 매체 예를 들어, 디스크, 테이프, 또는 다른 자기, 광, 또는 전자 저장 매체를 포함한다. 회로, 시스템, 및 방법의 인코딩을 구비하는 컴퓨터-판독가능한 매체에 더하여, 컴퓨터-판독가능한 매체는 본 발명을 구현하는데 사용될 수 있는 데이터 및 명령을 저장할 수 있다. 본 명세서에 설명된 구조는 프로세서에서 실행되는 소프트웨어, 하드웨어에서 실행되는 펌웨어, 또는 소프트웨어, 펌웨어 및 하드웨어의 조합을 사용하여 구현될 수 있다.

본 명세서에 설명된 본 발명의 설명은 예시적인 것이므로, 이하 청구범위에 제시된 본 발명의 범위를 제한하는 것으로 의도된 것이 아니다. 본 명세서에 개시된 실시예의 여러 변형 및 변경이 이하 청구범위에 제시된 본 발명의 범위를 벗어남이 없이 본 명세서에 제시된 상세한 설명에 기초하여 이루어질 수 있을 것이다.

Claims

장치로서,
복수의 소스 저장 요소;
복수의 목적지 저장 요소;
상기 소스 저장 요소들 사이에 연결되어 상기 목적지 저장 요소에 공급하는 복수의 전력-게이팅된 게이트(power-gated gate);
전원 노드와 상기 전력-게이팅된 게이트 사이에 직렬로 연결된 하나 이상의 전력 게이트로서, 상기 전력 게이트는 제어 신호가 선언 해제되어 슬립 상태(sleep state)를 나타내는 것에 응답해서 상기 전력-게이팅된 게이트를 통한 전류 흐름을 감소시키고, 제어 신호가 선언되어 웨이크 상태(wake state)를 나타내는 것에 응답해서 상기 전력-게이팅된 게이트를 통한 전류 흐름을 허용하는 것인, 상기 하나 이상의 전력 게이트; 및
상기 소스 저장 요소들 중 하나 이상의 소스 저장 요소의 클록을 인에이블하는 하나 이상의 소스 클록 인에이블 신호를 수신하고, 적어도 하나의 목적지 클록 인에이블 신호를 수신하도록 연결된 제어 로직을 포함하되,
상기 제어 로직은 상기 소스 클록 인에이블 신호들 중 어느 신호의 선언에 응답해서 상기 제어 신호가 상기 웨이크 상태를 나타내도록 구성되며, 상기 제어 로직은 하나 이상의 소스 클록 인에이블 신호 모두가 선언 해제되고 상기 목적지 클록 인에이블 신호가 선언된 후에만 상기 제어 신호가 상기 슬립 상태를 나타내도록 더 구성됨으로써, 상기 목적지 저장 요소들이 상기 전력-게이팅된 게이트에 의해 공급되는 값을 소비하도록 클록되게 하는 것인 장치.
제1항에 있어서, 상기 제어 로직은 상태 기계를 포함하며, 상기 상태 기계는 상기 소스 인에이블 중 어느 것이 선언된 것에 응답해서 상기 소스 인에이블 중 하나 이상이 인에이블된 것을 나타내는 상기 상태 기계의 제1 상태로 새로운 소스 인에이블 제어 신호를 선언하고, 상기 소스 저장 요소들의 모든 인에이블이 선언 해제되고 상기 적어도 하나의 목적지 클록 인에이블 신호가 선언된 것에 응답해서 상기 상태 기계의 제2 상태로 상기 새로운 소스 인에이블을 선언 해제하며, 상기 상태 기계의 상기 제2 상태에 진입한 후에만 상기 전력 게이트를 위한 상기 제어 신호를 선언 해제하는 것인 장치.
제2항에 있어서, 제1 목적지 클록 인에이블 신호를 상기 새로운 소스 인에이블 제어 신호와 결합하여 상기 목적지 클록 인에이블 신호를 생성하는 로직 게이트를 더 포함하는 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 하나 이상의 전력 게이트는 상기 전력-게이팅된 게이트와 접지 사이에 직렬로 하나 이상의 NMOS 트랜지스터 또는 상기 전력-게이팅된 게이트와 공급 전압 사이에 직렬로 하나 이상의 PMOS 트랜지스터를 포함하는 것인 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어 로직은 상기 소스 저장 요소들이 클록된 후까지 목적지 저장 요소의 클록을 차단하는 차단 신호를 공급하도록 구성되고, 상기 차단 신호는 상기 목적지 클록 인에이블 신호와 논리적으로 결합되어 상기 목적지 저장 요소의 클록을 인에이블하는데 사용되는 것인 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 소스 저장 요소와 상기 목적지 저장 요소 사이에 연결되고 또한 상기 소스 저장 요소에 더 가까운 적어도 하나의 게이트를 더 포함하되, 상기 적어도 하나의 게이트는 상기 목적지 저장 요소에 배타적으로 공급하는 출력 신호를 구비하며, 상기 적어도 하나의 게이트는 상기 소스 저장 요소와 상기 목적지 저장 요소 사이에 다른 게이트들이 전력 게이팅되는 동안 전력 게이팅되는 것이 배제되는 것인 장치.
방법으로서,
제어 신호에 따라 하나 이상의 전력 게이트를 제어하는 것에 의해 하나 이상의 소스 저장 요소와 하나 이상의 목적지 저장 요소 사이에 연결된 복수의 전력-게이팅된 게이트에서의 전류 흐름을 제어하는 단계;
상기 소스 저장 요소들 중 하나 이상의 소스 저장 요소의 클록을 인에이블하는 하나 이상의 소스 인에이블 신호를 수신하여, 상기 하나 이상의 소스 인에이블 신호들 중 어느 것의 선언에 응답해서, 상기 제어 신호가 상기 하나 이상의 전력 게이트에 웨이크 상태를 나타내게 함으로써, 상기 복수의 전력-게이팅된 게이트에서의 전류 흐름을 허용하는 단계; 및
목적지 클록 인에이블 신호를 수신하고, 상기 제어 신호가 제1 및 제2 조건이 참인 것에 응답해서 슬립 상태를 나타내게 하는 단계를 포함하되,
상기 제1 조건은 상기 소스 클록 인에이블 신호들 중 하나 이상의 신호들 모두가 선언 해제된 것이고, 상기 제2 조건은 상기 목적지 클록 인에이블 신호가 선언된 것이며, 이에 의해 상기 목적지 저장 요소들이 상기 전력-게이팅된 게이트에 의해 공급되는 입력을 저장하도록 클록되고, 상기 슬립 상태는 상기 복수의 전력-게이팅된 게이트에서 전류 흐름을 방지하는 것인 방법.
제7항에 있어서,
상기 소스 인에이블들 중 하나 이상이 선언된 것에 응답해서 상태 기계의 제1 상태에 진입하여 새로운 소스 인에이블 제어 신호를 상태 기계의 상기 제1 상태로 선언하는 단계; 및
상기 소스 저장 요소들 중 모든 소스 인에이블이 선언 해제되고 상기 적어도 하나의 목적지 클록 인에이블 신호가 선언된 것에 응답해서 제2 상태에 진입하고 상기 새로운 소스 인에이블 제어 신호를 상기 상태 기계의 제2 상태로 선언 해제하는 단계를 더 포함하는 방법.
제8항에 있어서,
상기 소스 저장 요소들이 클록된 후까지 상기 목적지 저장 요소의 클록을 차단하도록 차단 신호를 공급하는 단계를 더 포함하는 방법.
제9항에 있어서, 상기 차단 신호를 제1 목적지 클록 인에이블 신호와 결합하여 상기 목적지 클록 인에이블 신호를 생성하는 단계를 더 포함하는 방법.