CN101185049B - 存储信号值的电路、方法和数据处理装置 - Google Patents

Abstract

本发明涉及用于在休眠期间存储信号的电路，该电路的所述实施例包括：时钟信号输入端，可操作来接收时钟信号；多个锁存器，由所述时钟信号定时；由所述时钟信号定时的至少一个三态器件，所述至少一个三态器件布置在至少一个存储锁存器的输入端，所述至少一个存储锁存器是所述多个锁存器中的至少一个，所述至少一个三态器件可操作来响应于预定时钟信号值，有选择地隔离所述至少一个存储锁存器的所述输入端；时钟信号分发装置，可操作来向所述多个锁存器和所述至少一个三态器件分发所述时钟信号；其中响应于休眠信号，所述电路可操作来：减少所述电路的至少一部分两端的电压差，使得所述电路的所述部分被断电；维持至少一个存储锁存器两端的电压差，所述至少一个存储锁存器是所述多个锁存器中的至少一个锁存器；所述时钟信号分发装置可操作来将所述时钟信号保持在所述预定值，使得所述存储锁存器的所述输入端被隔离。

Description

存储信号值的电路、方法和数据处理装置

技术领域

本发明涉及数据处理系统领域。本发明尤其涉及允许在运行和休眠模式中存储信号值的电路以及操作该电路的方法。

背景技术

在许多电路中，特别是在那些依赖远程电源如电池的电路中，保持电路的低功耗是很重要的。在解决运行电路效率问题的同时，人们还把注意力转到降低静态功耗，即，由于在电路不执行操作期间发生的功率泄漏而导致的功率损失。一种解决方法是，为电路提供休眠模式，从而在这些不运行期间有效降低功耗。为了减少在这些休眠阶段的功率泄漏，现在许多电路设计利用功率门控(power gating)来帮助使休眠模式处在特别低泄漏状态。该功率门控是通过在标准单元器件与建立“虚拟”Vdd轨(rail)的Vdd之间插入功率晶体管，或者通过在标准单元器件与建立“虚拟”Vss轨的Vss之间插入功率晶体管来实现的。为了进入低泄漏模式，功率晶体管被关断，并且该设计的泄漏受到功率晶体管的泄漏的限制。由于功率晶体管可以被做到高Vt，并且由于功率晶体管的宽度可以比电路中的有源器件的宽度小得多，因此可以大大减少漏电流。因此，当功率晶体管被关断时，在其输出端的虚拟功率轨大致浮置到另一个功率轨，并且电路被断电(powerdown)。

尽管这大大节省了功率，但也引起了电路内的状态损失。如果希望在休眠模式期间电路保持状态，则必须在该设计内使用数据保持(retention)电路，如专用数据保持触发器。这种操作模式允许所存储的信号值安全地保持在该电路的一小部分中，而该电路的其余部分被断电以便减少泄漏。当恢复功率时，恢复所保存的信号值并且操作继续。一种支持这样的数据保持的方式是，对触发器添加气球锁存器(balloon latch)，使得信号值能被传输到具有自己的电源的气球锁存器中，然后将该电源从触发器其余部分中移除。这种方式的缺点是，气球锁存器额外占据了相当大的电路面积。

还提出了，具有相关扫描单元的敏感放大器触发器和混合锁存触发器在操作的断电模式期间重新使用扫描单元来进行数据保持，所述扫描单元根据电平敏感扫描设计方法运行。尽管该方式减少了与提供数据保持能力相关的电路开销的增加，但它需要控制敏感放大器触发器或混合锁存触发器的三个时钟信号，并且它们在速度、功耗和其他因素方面都有公知的缺点。

发明内容

本发明的第一方面提供一种存储信号值的电路，所述电路包括：

时钟信号输入端，可操作来接收时钟信号；

多个锁存器，由所述时钟信号定时，所述多个锁存器包括至少一个存储锁存器和至少一个其它锁存器；

由所述时钟信号定时的至少一个三态器件，所述至少一个三态器件布置在所述至少一个存储锁存器的输入端，所述至少一个三态器件可操作来响应于预定时钟信号值，隔离所述至少一个存储锁存器的所述输入端；其中

提供给所述电路的电力被配置成使得，响应于休眠信号：

减少所述电路的至少一部分两端的电压差，使得所述电路的所述部分被断电，所述电路的所述部分包括所述至少一个其它锁存器；

维持所述至少一个存储锁存器的两端的电压差；以及

由所述三态器件接收的时钟信号保持在所述预定值，使得所述至少一个存储锁存器的所述输入端被隔离。

本发明认识到与电路进入休眠模式有关的数据丢失的问题，并且提供对该问题的一流解决方案，该解决方案要求很少的额外电路或控制信号。该电路被配置成利用休眠信号来控制电路的至少一部分、但不是至少一个存储锁存器断电。因此，通过不用与电路的至少一部分相同的方式控制存储锁存器的电力，至少一个存储锁存器在电路进入休眠模式时不会丢失电力或状态。此外，该电路被布置成使得三态器件接收的时钟信号保持在预定值，使得存储锁存器的输入端被隔离。这不仅确保锁存器不循环和丢失存储的数据，还确保锁存器的输入端被三态器件隔离，从而停止或者至少阻碍从该锁存器泄漏数据。因此，通过简单地在该电路的所选部分中保持电力，并且使用休眠信号和已经输入到该电路的时钟信号来控制这些部分的隔离，提供了休眠模式中的数据保持，而不需要额外的控制信号或额外的存储锁存器。

在某些实施例中，时钟信号是由不是该电路一部分的时钟分发装置控制的，即，该时钟分发装置是芯片外部的，而在其他实施例中，所述电路还包括时钟信号分发装置，其可操作来向所述多个锁存器和所述至少一个三态器件分发所述时钟信号，所述时钟信号分发装置包括休眠信号输入端，可操作来接收休眠信号；其中响应于所述至少一个休眠信号，所述时钟信号分发装置可操作来将所述时钟信号保持在所述预定值，使得所述存储锁存器的所述输入端被隔离。

在某些实施例中，所述时钟分发装置包括多个组件，时钟信号通过所述多个组件传播，并且所述电路可操作来响应于所述休眠信号，减少在所述休眠信号输入端的时钟信号传播方向上游的、所述时钟信号分发装置的所述组件两端的电压差，使得所述组件被断电，并且维持所述休眠信号输入端下游的所述组件两端的电压差。

尽管重要的是时钟信号分发装置在休眠模式期间保持一些电力输入，从而它能保持在预定值并且隔离存储锁存器的输入端，但电力并不需要提供到整个时钟分发装置，而是仅仅提供到休眠信号输入端的下游部分就可以了。因此，在功率消耗比较重要的情况下，该电路可以设计成使得时钟分发装置的大部分可以被断电，这能大大节省与时钟分发装置相关的功率。

尽管电压调节器可以在电路外部，但在某些实施例中，所述电路可以包括电压调节器，其可操作来控制提供到所述电路的各部分的电压电平，所述电压调节器可操作来接收休眠信号，并且响应于所述休眠信号来减少所述电路的至少一部分两端的电压差，使得所述电路的所述部分被断电；以及保持所述至少一个存储锁存器两端的电压差。

应当注意，尽管时钟信号和电压电平可以由一个休眠信号控制，但在某些实施例中，它们可以由分离的信号控制。

至于电压调节器，它可以是用于控制提供给该电路的功率的任何装置，因此，它可以是例如，受控的电源或NFET和/或PFET功率晶体管。此外，可以使用控制在任一或两个功率轨上的电压电平的电压调节器。优选的，该电路还包括多个三态器件，所述多个锁存器包括至少一个主锁存器和至少一个从锁存器，三态器件被布置在所述至少一个主锁存器和所述至少一个从锁存器的各个输入端，所述时钟信号分发装置可操作来将所述时钟分发装置输出的所述时钟信号分发给所述多个三态器件，使得响应于具有所述预定值的所述时钟信号，所述至少一个主锁存器或所述至少一个从锁存器的所述各个输入端被隔离。

尽管在最简单的实施例中，只需要一个三态器件来隔离存储锁存器的输入端从而阻止该锁存器的数据丢失，但在更复杂的实施例中，除了在时钟周期外，需要另外的三态器件来阻止锁存器之间的数据传输。在某些实施例中，使用主和从锁存器。在其他实施例中，使用分开的、具有逻辑的锁存器以及它们之间的至少一个三态器件。

尽管所述存储锁存器可以包括主锁存器或某个其他电路组件，但存储锁存器最好包括所述从锁存器。

尽管保持锁存器可以形成在复位触发器内，但如果这样的话，就存在需要解决的其它潜在问题。该潜在问题涉及这种可能性：复位信号在进入或离开休眠模式时被无意激活，使得保持锁存器被复位，并且它应当保持的数据丢失。因此，在利用复位触发器的本发明的实施例中，可以使用包括一个、两个或更多额外晶体管的阻断器件，用来在休眠模式期间阻断复位信号以免影响保持锁存器。用第一休眠信号控制该阻断器件，第一休眠信号在第二休眠信号之前被激活，这确保复位信号被阻断，同时电路的该部分断电。

对于置位主从触发器可能发生类似的问题，因此本发明的实施例提供这样的电路，其中所述主从触发器包括置位主从触发器，所述保持锁存器包括阻断器件，所述阻断器件可操作来接收所述第一休眠信号和置位信号，并且可操作来响应于所述第一休眠信号的接收，阻断所述置位信号并防止它置位所述保持锁存器的状态。

也可以使用一般由额外晶体管形成的阻断器件来防止这些置位信号改变存储在保持锁存器中的数据。

有利的是，所述电路可操作来响应于施加在所述电路两端的电压差而被加电，所述电路还包括功率晶体管，所述功率晶体管布置为使得所述电压差被施加在串联的所述功率晶体管与所述电路的所述部分两端，所述功率晶体管可操作来接收所述休眠信号，并且可操作来响应于所述休眠信号被关断，使得响应于所述休眠信号，所述电路的所述部分两端的电压差减少，并且所述电路的所述部分被断电。

尽管可以以各种不同方式来将电路未用于数据存储的部分断电，但最好使用一个或多个功率晶体管来响应于休眠信号将电路断电。由于功率晶体管可以做成具有高阈值电压，并且由于功率晶体管的宽度可以做得比该设计中的有源器件的宽度小得多，因此通过使用功率晶体管可以大大减少漏电流。此外，功率晶体管易于控制，施加到栅极的休眠信号或反相休眠信号用来将其关断。

在某些实施例中，所述存储锁存器包括具有高阈值电压的器件。

由于存储锁存器在休眠模式期间未被断电，因此有利的是它泄漏尽可能少的功率。因此，在锁存器内使用高阈值电压器件将有助于减少功率泄漏。尽管这种器件具有速度慢的缺点，但如果在设计中功率泄漏较重要的话就可以使用它们，而在速度更关键的设计中可以选择其他更快的器件。

在某些实施例中，所述至少一个三态器件包括具有高阈值电压的器件。

在存储锁存器的输入端使用具有高阈值电压的三态器件，这减少了泄漏，从而减少了功率消耗。

在优选实施例中，所述时钟信号分发装置包括具有时钟信号输入端和休眠信号输入端的逻辑门。

在休眠模式期间将时钟信号保持在某个预定值是很重要的，而这可以用构建简单且便宜的时钟分发装置来实现。例如，可以使用这样的时钟分发装置，其包括逻辑门，该逻辑门可操作来响应于休眠信号依据三态器件的性质而保持时钟信号高或低。

尽管三态器件可以采用多种不同形式，但它们最好包括传输门，所述传输门可操作来响应于一个时钟信号值而接收和发送输入信号，以及响应于具有所述预定值的所述时钟信号而显示高阻抗。

在某些实施例中，所述电路还包括：操作数据路径，可操作来存储操作信号值，并且包括：操作数据路径主锁存器，由操作时钟信号定时；和操作数据路径从锁存器，由所述操作时钟信号定时；诊断数据路径，可操作来存储诊断信号值，并且包括：诊断数据路径主锁存器，由诊断时钟信号定时；和诊断数据路径从锁存器，由所述诊断时钟信号定时；所述诊断数据路径从锁存器和所述操作路径从锁存器作为共享锁存器提供，它既是所述操作数据路径也是所述诊断数据路径的一部分。

本发明实施例的电路尤其可应用到具有数据和扫描输入端的触发器。

优选的，所述共享锁存器包括所述存储锁存器。

如前面所讨论的，使用从锁存器作为存储锁存器是方便的。此外，使用共享锁存器作为存储锁存器可以是高效的。

在某些实施例中，所述电路包括布置在所述电路的输入端的复用器，所述复用器可操作来接收扫描输入和数据输入，所述扫描或数据输入响应于控制信号而被选择。

在器件的输入端使用复用器，这允许通过该系统为诊断数据和操作数据定时，而不需要单独的扫描路径。这种系统的缺点是，复用器出现在操作路径上，因此将影响关键路径。因此，是否以这种方式使用复用器取决于器件速度的重要性。

在某些实施例中，所述电路还包括多个部分，每一个部分包括至少一个存储锁存器。

本发明的实施例可以用来控制电路的各独立部分，每个部分具有它们自己的存储锁存器，使得可以将不同的部分置入休眠模式并保持数据，同时其他部分运行。

在某些实施例中，所述电路还包括多个部分，每一个部分包括至少一个存储锁存器，所述时钟信号分发装置包括可操作来接收多个休眠信号的休眠信号输入端，并且所述电压调节器包括可操作来接收多个休眠信号的休眠信号输入端；其中响应于输入到所述时钟分发装置和所述电压调节器的所述多个休眠信号之一，所述时钟信号分发装置可操作来将送往所述各部分之一中的存储锁存器的所述时钟信号保持在所述预定值，使得所述存储锁存器的所述输入端被隔离，并且所述电压调节器可操作来减少所述电路的所述至少一个部分两端的电压差，使得所述电路的所述部分被断电；以及维持所述存储锁存器两端的电压差；以及响应于所述多个休眠信号中的另一个，所述时钟信号分发装置可操作来将送往所述各部分中的另一个部分中的另一存储锁存器的所述时钟信号保持在所述预定值，使得所述另一存储锁存器的所述输入端被隔离，并且所述电压调节器可操作来减少所述电路的所述另一部分两端的电压差，使得所述电路的所述另一部分被断电；以及维持所述另一存储锁存器两端的电压差。

在电路包括电压调节器和时钟分发装置并且各个部分单独地受控的情况下，该电压调节器和时钟分发装置由多个休眠信号控制，该多个休眠信号可以将不同的部分置入休眠中，同时维持各个存储锁存器两端的电压电平并使用时钟信号来隔离各个存储锁存器。

本发明的另一方面提供一种在电路的一部分被断电的时候在所述电路内存储信号值的方法，所述方法包括以下步骤：在时钟信号输入端接收时钟信号；将所述时钟信号分发到多个锁存器和至少一个三态器件的时钟输入端，所述至少一个三态器件布置在所述多个锁存器中的至少一个锁存器的输入端，所述至少一个三态器件可操作来响应于预定时钟信号值，有选择地隔离所述至少一个锁存器的所述输入端；响应于接收的休眠信号：减少所述电路的至少一部分两端的电压差，使得所述电路的所述部分被断电；维持至少一个存储锁存器两端的电压差，所述至少一个存储锁存器是所述多个锁存器中的所述至少一个锁存器；以及将所述时钟信号保持在所述预定值，使得所述存储锁存器的所述输入端被隔离。

本发明的另一方面提供一种用于存储信号值的数据处理装置，所述装置包括：时钟信号输入装置，用来接收时钟信号；多个锁存器装置，由所述时钟信号定时；由所述时钟信号定时的至少一个三态装置，所述至少一个三态装置布置在至少一个存储锁存器装置的输入端，所述至少一个存储锁存器装置是所述多个锁存器装置中的至少一个，所述至少一个三态装置可操作来响应于预定时钟信号值，有选择地隔离所述至少一个存储锁存器的所述输入端；其中对应于所述电路的电力供应装置被配置成使得响应于休眠信号：减少所述数据处理装置的至少一部分两端的电压差，使得所述数据处理装置的所述部分被断电；维持所述至少一个存储锁存器装置两端的电压差；以及所述三态装置接收的时钟信号保持在所述预定值，使得所述存储锁存器装置的所述输入端被隔离。

在某些实施例中，所述主从触发器包括复位主从触发器，所述保持锁存器包括两个晶体管，该晶体管可操作来接收所述第一休眠信号和复位信号，并且可操作来响应于所述第一休眠信号的接收，阻断所述复位信号，并且防止它复位所述保持锁存器的状态。

通过下面结合附图对说明性实施例的详细描述，本发明的上述和其他目的、特征和优点将变得清楚。

附图说明

图1示出根据本发明实施例的电路；

图2示出根据本发明实施例的复用的数据保持触发器；

图3示出根据本发明实施例的定时扫描触发器；

图4示意性示出根据本发明实施例的电路；

图5示意性示出根据本发明实施例的、具有外部时钟分发装置和电压调节器的电路；

图6示意性示出根据本发明实施例的、具有可操作来接收若干休眠信号的若干部分以及具有若干数据保持部分的电路；

图7示出根据本发明实施例的、具有复位保持锁存器的电路；

图8示出图7的复位保持锁存器的组成晶体管；以及

图9示出根据本发明实施例的置位保持锁存器的组成晶体管。

具体实施方式

图1的电路示出根据本发明实施例的、可操作来在休眠模式期间保持状态的电路。该电路包括串联的两个锁存器10、20，每一个在其输入端具有三态器件30、32。三态器件30、32在该实施例中是传输门，尽管也可以使用其他三态器件，如三态反相器或三态逻辑。

在该器件中示出的锁存器10—该实施例中的主锁存器，包括在该锁存器10与低电压轨Vss之间的功率晶体管40。这意味着响应于功率晶体管40的栅极处的休眠信号，功率晶体管40关断，并且功率晶体管的输出浮置到Vdd，因此减少了锁存器10两端的电压降，并且锁存器10被断电，并将丢失状态。

从锁存器20未通过功率晶体管连接到Vss，因此它不会被休眠信号断电，因此从锁存器20仍保持其状态。

尽管在图1中功率晶体管40显示在单元内，但它也可以在单元外部。如果它在单元外部，则功率晶体管40控制为芯片上的锁存器10供电的功率轨。将功率晶体管放在单元外部的优点是，它可以控制对不止一个单元的供电，这减少了所需要的功率晶体管的总宽度。

三态器件和锁存器由时钟信号定时。图1示出时钟信号在输入到各个组件之前所经过的电路。可以看出，时钟信号最初与反相休眠信号NAND(与非)。因此，响应于休眠信号变高，输入到该器件的时钟信号将保持低。这意味着，三态器件32响应于休眠信号将锁存器20与锁存器10隔离开，而且尽管锁存器10被断电，锁存器20也不会丢失状态。当功率晶体管被再次接通时，时钟保持低，同时从锁存器中保持的数据在输出端Q被传播出去，可能传播到另一个主锁存器。当发生这种情况时，时钟被重启。

因此可以看出，设计了一种能够在锁存器中保持状态、而不需要额外组件或状态保存路径的器件。

图2所示的数据保持触发器具有复用在一起的扫描输入端36和数据输入端38，使得响应于在这两个输入信号线的各自一个信号线上提供给三态反相器42和44的扫描使能信号，选择扫描输入端36或数据输入端38。所选择的输入信号然后通过传输门50路由到锁存器60。另一传输门70位于锁存器60与另一锁存器80之间。锁存器60通常称为主锁存器，锁存器80称为从锁存器。

在该电路中，如图1的电路中一样，主锁存器60通过功率晶体管(未示出)连接到电压轨Vss之一—Vss(即，主锁存器60连接到虚拟Vss)，使得当休眠信号被断言(assert)时，该锁存器被断电，因此可以节省功率。在该实施例中，所示的所有组件都连接到虚拟Vss(即，通过功率晶体管连接到Vss)，除了那些标记为由Vss提供的以外。可以看出，主锁存器80未通过功率晶体管连接到电压轨，因此主锁存器80继续接收电力，并且不会响应于休眠信号而丢失状态。当然存在着与该锁存器保持其功率而不切换到休眠模式有关的功率损失，但这是在保持状态与节省更多功率之间的一个好的折衷。

为了减少功率损失，尽管不允许该锁存器进入休眠模式，但该锁存器可以是HVt器件，即，具有高阈值电压的器件。这减少了漏电流并且节省了功率。然而在速度上有损失，因此是否使用这样的HVt器件取决于功率节省和速度要求。锁存器80的输入端处的三态器件70也可以是HVt器件，因为这有助于隔离锁存器并减少泄漏。

在操作中，在进入休眠模式之前，时钟分发装置的部分在控制之后保持低，并且不浮置到不同的值。在分发到触发器的时钟中的逻辑连接到Vss，并且不通过功率晶体管连接。这确保时钟信号在休眠模式期间保持低。当时钟输入设置到零时，bclk也保持在零，从而通过传输门70将从锁存器与主锁存器隔离开。包括从锁存器80的反相器和反馈三态反相器如上所述连接到Vss，以确保它们在休眠模式期间保持状态。当时钟停止在零之后，功率晶体管(未示出)可以关断，这将导致虚拟Vss轨向上浮置到Vdd。时钟信号可以由单独提供给功率晶体管的休眠信号控制，以确保该时钟信号在功率晶体管被关断之前停止，或者它们可以由相同的信号来控制，其中在源自功率晶体管的控制线中加入延迟。应当注意，在使用延迟的情况下，当进入休眠模式时，需要在控制功率晶体管的休眠信号中加入延迟，但当退出休眠模式时，需要将延迟施加到控制时钟分发的休眠信号。这确保在移除功率之前保持状态，并且在恢复状态之前恢复功率。由于clk输入为0，因此在连接到clk的反相器52中的NMOS将被关断，因此反相器52不需要连到Vss。连接到用于产生bclk的反相器52的另一反相器54将需要连到Vss，因此在该反相器中可以选择使用高阈值器件。当退出休眠模式时，功率晶体管被接通，这在几个周期中将虚拟Vss轨向下带回到Vss。在虚拟Vss返回到大约Vss之后，保持在从锁存器中的数据向下游传播，即，在Q处将该数据输出到可能另一主锁存器。在此时间内，时钟保持在零。处理器然后可以继续正常操作。

图3示出根据本发明实施例的定时扫描保持触发器。定时扫描保持触发器包括分离的扫描和数据路径92、94。这与图2的复用设计相比的优点是扫描路径92不在正常操作路径内，并且这样也没有减缓作为关键路径的该操作路径94。该实施例示出扫描路径92上的主锁存器90、操作数据路径94上的主锁存器100和这两条路径中的共享从锁存器110。在该实施例中，使用共享从锁存器110作为数据保持锁存器。在进入休眠模式之前，时钟停止在零，CLK和SCLK输入设置到零。分发到触发器的时钟中的逻辑的至少一部分必需连接到Vss，以确保在休眠模式期间时钟输入保持在零。实际上休眠信号输入的时钟分发逻辑下游的部分需要保持功率，但上游部分可以被断电。在CLK和SCLK输入设置为零的情况下，BCLK和BSCLK将保持在零，从而将从锁存器110与主锁存器90、100隔离，并且启动从锁存器中的反馈路径。包括从锁存器110的两个三态反相器都连接到Vss，以确保它们在休眠模式期间保持状态。在时钟停止在零之后，功率晶体管可以被关断，这将导致虚拟Vss轨向上浮置到Vdd，从而关断主锁存器90、100。由于时钟CLK输入为0，并且SCLK为零，因此在连接到CLK和SCLK的反相器96、98中的NMOS器件将被关断，它们不需要连到Vss。如参照图2所说明的，所有连到Vss的器件可以被做成高阈值电压器件。这以CLK增加Q倍为代价减少了功率泄漏。

当退出休眠模式时，功率晶体管被接通，这在几个周期中将虚拟Vss轨向下带回到Vss。在虚拟Vss返回到Vss之后，保持在从锁存器中的数据向下游传播到下一主锁存器。在此时间内，时钟保持在零。处理器然后可以继续正常操作。

图4示意性示出根据本发明实施例的电路5。该电路包括具有休眠信号输入端的时钟分发装置120、状态保持部分130(典型地是锁存器，如图3的锁存器110)、电压调节器140和电路部分150。时钟分发装置将时钟信号发送到电路的各个部分以及状态保持部分130。发送到状态保持部分130的时钟信号与输入到时钟分发装置的sleep1信号NAND(与非)，使得该时钟信号能响应于sleep1信号而保持在恒定值。控制发送到电路的不同部分的电压信号的电压调节器140还接收休眠信号sleep2。在所示出的实施例中，两个休眠信号显示是不同的信号。但是，这些信号是与发送到电压调节器140的休眠信号相同的，只是在该休眠信号中置入了延迟，使得该休眠信号在时钟信号的休眠信号之后到达。这使时钟信号能在该电路被置入休眠模式之前将存储锁存器隔离。

在图4所示的实施例中，响应于sleep1信号，时钟分发装置120将停止时钟信号，从而隔离状态保持部分130。然后响应于sleep2信号，电压调节器减少发送到电路的部分150的电压，但保持发送到状态保持部分130的电压。因此状态保持部分130保持其状态，同时电路的其余部分休眠。应当注意，尽管在该实施例中，将电压调节器作为模块在芯片上示意性示出，但实际中它可以是在芯片外，或者可以物理上遍布整个芯片。类似地，状态保持部分和时钟分发装置可以物理上遍布整个芯片。

图5示意性示出与图4类似的电路5，除了这种情况一时钟分发装置120和电压调节器140位于芯片外部。该电路与图4的电路按照相同的方式工作。

图6示意性示出电路5，具有可操作来接收休眠信号的若干部分150A、150B和若干数据保持部分130A、130B。在该电路中，可以响应于不同的休眠信号，将电路的不同部分在不同时间置入休眠模式。每个部分具有它自己的数据保持部分，该数据保持部分可操作来在这些休眠模式期间保持状态。

图7示出与图1类似的电路，只是保持锁存器60包括复位锁存器。如果保持锁存器是置位或复位触发器内的锁存器，那么休眠模式期间的数据保持可能是特别困难的。这是因为当加电时，必须特别小心使存储数据的锁存器在该数据被提取之前不被置位或复位，否则该数据可能在加电时丢失，于是该数据的保持就将没有价值。因此，通常这些锁存器不用于数据保持。在图7的电路中，通过为从锁存器或保持锁存器20在到NAND门63的复位信号输入端上提供额外的逻辑61，解决了该问题。该逻辑61将反相复位信号nrst与休眠信号sleep进行OR(或)，从而确保保持锁存器60不会在进入或退出休眠模式时意外地复位。

图8示出晶体管形式的门66。具体地说，加入两个在自己的输入端接收休眠信号的休眠晶体管65和67，足以阻止复位信号在休眠模式期间变高，并且将NAND门63转换成OAI12 66。

图9以晶体管形式示出置位触发器的相应实施例，其中保持锁存器70包括置位锁存器。在该置位触发器中，NOR(或非)门与从锁存器70的三态反相器并联。从锁存器70对应于图6的复位触发器的从锁存器60，用于置位触发器。加入两个nret FET 75和77，这将置位触发器的NOR门转换成AOI12门70。这些加入的晶体管75和77与复位触发器的晶体管65和67一样操作，来阻止置位信号在休眠模式期间被断言。

尽管这里参照附图详细描述了本发明的说明性实施例，但应当理解，本发明不限于这些具体实施例，并且本领域技术人员在不背离权利要求书限定的本发明范围和宗旨的前提下可以对其进行各种改变和修改。例如，可以将从属权利要求的特征与独立权利要求的特征进行各种组合，而不背离本发明的范围。

Claims (20)

1.一种存储信号值的电路，所述电路包括：

时钟信号输入端，可操作来接收时钟信号；

多个锁存器，由所述时钟信号定时，所述多个锁存器包括至少一个存储锁存器和至少一个其它锁存器；

由所述时钟信号定时的至少一个三态器件，所述至少一个三态器件布置在所述至少一个存储锁存器的输入端，所述至少一个三态器件可操作来响应于预定时钟信号值，隔离所述至少一个存储锁存器的所述输入端；其中

提供给所述电路的电力被配置成使得，响应于休眠信号：

减少所述电路的至少一部分两端的电压差，使得所述电路的所述至少一部分被断电，所述电路的所述至少一部分包括所述至少一个其它锁存器；

维持所述至少一个存储锁存器的两端的电压差；以及

由所述至少一个三态器件接收的时钟信号保持在所述预定值，使得所述至少一个存储锁存器的所述输入端被隔离。

2.如权利要求1所述的电路，所述电路还包括：

时钟信号分发装置，可操作来向所述多个锁存器和所述至少一个三态器件分发所述时钟信号，所述时钟信号分发装置包括可操作来接收休眠信号的休眠信号输入端；其中

响应于所述休眠信号，所述时钟信号分发装置可操作来将所述时钟信号保持在所述预定值，使得所述至少一个存储锁存器的所述输入端被隔离。

3.如权利要求2所述的电路，其中，所述时钟信号分发装置包括多个组件，时钟信号通过所述多个组件传播，所述电路可操作来减少在所述休眠信号输入端的时钟信号传播方向上游的、所述时钟信号分发装置的所述组件两端的电压差，并且维持所述休眠信号输入端下游的所述组件两端的电压差。

4.如权利要求1至3中任一项所述的电路，所述电路包括电压调节器，其可操作来控制提供到所述电路的各部分的电压电平，所述电压调节器可操作来接收休眠信号，并且响应于所述休眠信号来减少所述电路的至少一部分两端的电压差，使得所述电路的所述至少一部分被断电；以及保持所述至少一个存储锁存器两端的电压差。

5.如权利要求2至3中任一项所述的电路，所述电路还包括多个三态器件，并且其中所述多个锁存器包括至少一个主锁存器和至少一个从锁存器，所述多个三态器件布置在所述至少一个主锁存器和所述至少一个从锁存器的各个输入端，所述时钟信号分发装置可操作来将所述时钟信号分发给所述多个三态器件，使得响应于具有所述预定值的、从所述时钟信号分发装置输出的所述时钟信号，所述至少一个主锁存器或所述至少一个从锁存器的所述各个输入端被隔离。

6.如权利要求5所述的电路，其中所述至少一个存储锁存器包括所述至少一个从锁存器。

7.如权利要求6所述的电路，其中所述至少一个主锁存器和所述至少一个从锁存器包括复位主从触发器，所述至少一个存储锁存器包括两个晶体管，所述两个晶体管可操作来接收所述休眠信号和复位信号，并且可操作来响应于所述休眠信号的接收，阻断所述复位信号并防止该复位信号复位所述至少一个存储锁存器的状态。

8.如权利要求6所述的电路，其中所述至少一个主锁存器和所述至少一个从锁存器包括置位主从触发器，所述至少一个存储锁存器包括两个晶体管，所述两个晶体管可操作来接收所述休眠信号和置位信号，并且可操作来响应于所述休眠信号的接收，阻断所述置位信号并防止该置位信号置位所述至少一个存储锁存器的状态。

9.如权利要求1至3中任一项所述的电路，所述电路可操作来响应于施加在所述电路两端的电压差而被加电，所述电路还包括功率晶体管，所述功率晶体管布置成使得所述电压差施加在串联的所述功率晶体管和所述电路的所述至少一部分两端，所述功率晶体管可操作来接收所述休眠信号，并且可操作来响应于所述休眠信号被关断，使得响应于所述休眠信号，所述电路的所述至少一部分两端的电压差减少，并且所述电路的所述至少一部分被断电。

10.如权利要求1至3中任一项所述的电路，其中所述至少一个存储锁存器包括具有高阈值电压的器件。

11.如权利要求1至3中任一项所述的电路，其中所述至少一个三态器件包括具有高阈值电压的器件。

12.如权利要求2至3中任一项所述的电路，其中所述时钟信号分发装置包括具有时钟信号输入端和休眠信号输入端的逻辑门。

13.如权利要求1至3中任一项所述的电路，其中，所述至少一个三态器件包括传输门，所述传输门可操作来响应于一个时钟信号值而接收和发送输入信号，以及响应于具有所述预定值的所述时钟信号而显示高阻抗。

14.如权利要求1至3中任一项所述的电路，所述电路还包括：

操作数据路径，可操作来存储操作信号值，并且包括：

操作数据路径主锁存器，由操作时钟信号定时；和

操作数据路径从锁存器，由所述操作时钟信号定时；

诊断数据路径，可操作来存储诊断信号值，并且包括：

诊断数据路径主锁存器，由诊断时钟信号定时；和

诊断数据路径从锁存器，由所述诊断时钟信号定时；

所述诊断数据路径从锁存器和所述操作路径从锁存器作为共享锁存器提供，所述共享锁存器既是所述操作数据路径也是所述诊断数据路径的一部分。

15.如权利要求14所述的电路，其中所述共享锁存器包括所述至少一个存储锁存器。

16.如权利要求1到3中任一权利要求所述的电路，包括布置在所述电路的输入端的复用器，所述复用器可操作来接收扫描输入和数据输入，所述扫描或数据输入响应于控制信号而被选择。

17.如权利要求1至3中任一项所述的电路，所述电路还包括多个部分，每一个部分包括至少一个存储锁存器。

18.如权利要求2所述的电路，所述电路还包括电压调节器，可操作来控制提供到所述电路的各部分的电压电平；

所述电路包括多个部分，每一个部分包括至少一个存储锁存器，所述时钟信号分发装置包括可操作接收多个休眠信号的休眠信号输入端，并且所述电压调节器包括可操作接收多个休眠信号的休眠信号输入端；其中

响应于输入到所述时钟分发装置和所述电压调节器的所述多个休眠信号之一，所述时钟信号分发装置可操作来将送往所述多个部分的至少一个部分中的至少一个存储锁存器的所述时钟信号保持在所述预定值，使得所述至少一个存储锁存器的所述输入端被隔离，并且所述电压调节器可操作来减少所述电路的所述多个部分的所述至少一个部分两端的电压差，使得所述电路的所述至少一个部分被断电；以及维持所述至少一个存储锁存器两端的电压差；以及

响应于所述多个休眠信号中的另一个休眠信号，所述时钟信号分发装置可操作来将送往所述多个部分的另一个部分中的另一存储锁存器的所述时钟信号保持在所述预定值，使得所述另一存储锁存器的所述输入端被隔离，并且所述电压调节器可操作来减少所述电路的所述另一部分两端的电压差，使得所述电路的所述另一部分被断电；以及维持所述另一存储锁存器两端的电压差。

19.一种在电路的一部分被断电的时候在所述电路内存储信号值的方法，所述方法包括以下步骤：

在时钟信号输入端接收时钟信号；

将所述时钟信号分发到多个锁存器和至少一个三态器件的时钟输入端，所述多个锁存器包括至少一个存储锁存器和至少一个其它锁存器，所述至少一个三态器件布置在所述至少一个锁存器的输入端，所述至少一个三态器件可操作来响应于预定时钟信号值，隔离所述至少一个存储锁存器的所述输入端；

响应于接收的休眠信号：

减少所述电路的至少一部分两端的电压差，使得所述电路的所述至少一部分被断电，所述电路的所述至少一部分包括所述至少一个其它锁存器；

维持所述至少一个存储锁存器两端的电压差；以及

将所述时钟信号保持在所述预定值，使得所述至少一个存储锁存器的所述输入端被隔离。

20.一种用于存储信号值的数据处理装置，所述装置包括：

时钟信号输入装置，用来接收时钟信号；

多个锁存器装置，由所述时钟信号定时，所述多个锁存器装置包括至少一个存储锁存器装置和至少一个其它锁存器装置；

由所述时钟信号定时的至少一个三态装置，所述至少一个三态装置布置在所述至少一个存储锁存器装置的输入端，所述至少一个三态装置可操作来响应于预定时钟信号值，隔离所述至少一个存储锁存器装置的所述输入端；其中

用于所述数据处理装置的电力供应装置配置成使得响应于休眠信号：

减少所述数据处理装置的至少一部分两端的电压差，使得所述数据处理装置的所述至少一部分被断电，所述数据处理装置的所述至少一部分包括所述至少一个其它锁存器装置；

维持所述至少一个存储锁存器装置两端的电压差；以及

由所述至少一个三态装置接收的时钟信号保持在所述预定值，使得所述至少一个存储锁存器装置的所述输入端被隔离。

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