JP2012170107A - 演算およびスリープ・モード中のデータ格納回路並びに方法 - Google Patents

Abstract

【課題】スリープ・モード中に信号を格納するための回路を提供する。
【解決手段】スリープ信号を受け取るスリープ信号入力と、クロック信号を受け取るクロック信号入力と、クロック信号でクロックされる複数のラッチと、クロック信号でクロックされるトライステート素子であって、トライステート素子は１つの入力に、少なくとも１つの格納ラッチが接続され、格納ラッチは複数のラッチの１つであり、トライステート素子は格納ラッチの入力を、予め定められたクロック信号値に応答して選択的に分離するトライステート素子とを含み、回路への電源供給が、スリープ信号に応答して、回路の少なくとも１部の電圧差が低減されて回路の部分の電源が遮断され、格納ラッチに掛かる電圧差が維持され、トライステート素子で受け取られるクロック信号が予め定められた値に保持されて、格納ラッチの入力が分離される。
【選択図】図１

Description

本発明はデータ処理システムの分野に関する。更に詳細には、本発明は演算およびスリープ・モード中の信号値を格納することが可能な、演算回路の回路並びに方法に関する。

多くの、特にバッテリーの様な遠隔電源装置を制御する回路において、それらの回路の電力消費を低く保つことが重要である。演算回路の効率の問題を解決するのと同様に、固定電力損失、すなわち回路が演算を実行していない時に生じる電力漏洩による電力損失、を低減するための注意も向けられている。これを解決する１つの方法は、回路にスリープ・モードを具備してこれらの非演算期間中は実質的に電力を落とすことである。これらのスリープ期間中に電力漏洩を低減するため、現在多くの回路設計が電力遮断を使用しており、これはスリープ・モードを特に低漏洩状態に押さえる助けとなっている。電力遮断は電力トランジスタを標準の電池機器とＶｄｄとの間に挿入して「仮想」Ｖｄｄ線を生成するか、または電力トランジスタを標準の電池機器とＶｓｓとの間に挿入して「仮想」Ｖｓｓ線を生成する。低漏洩モードに入るために、電力トランジスタがオフにされ、設計漏洩は電力トランジスタの漏洩に制限される。電力トランジスタは高Ｖｔとすることが可能であり、また電力トランジスタの幅は回路内の能動素子の幅よりもかなり小さくできるので、漏洩電流は劇的に低減できる。従って、電力トランジスタがオフにされると、仮想電力母線はそれらの出力をほぼもう一方の電力線の値まで浮動させ、回路の電力が遮断される。

これはかなりの電力節約となるが、また回路内の状態が失われる結果ともなる。回路がスリープ・モード中に状態を保持することが望ましい場合、特別なデータ保持フリップ・フロップのようなデータ保持回路が設計の中で使用されなければならない。そのような動作モードは、格納された信号値が回路の小さな部分に保持されることを可能とする一方で、回路の残りの部分の電力は、漏洩低減の目的で遮断される。電力が復旧されると、保持された信号値が復元されて演算が継続される。この方法でデータ保持を行う１つのやり方は、バルーン・ラッチをフリップ・フロップに追加して、それ自身の電源を有するバルーン・ラッチの中に信号値が転送されるようにして、次に電力供給をフリップ・フロップの残り部分から取り除くことである。この方法の欠点は、バルーン・ラッチがかなりの追加回路領域を使用することである。

センス増幅器フリップ・フロップおよびハイブリッド・ラッチ・フリップ・フロップが提案されており、これはスキャン・セルに付随されていて、このスキャン・セルは、電力遮断運転モード中にデータ保持用にスキャン・セルを再使用するようにレベル感応スキャン設計方式に基づいて動作する。この方法はデータ保持能力の提供に関する回路オーバーヘッドの増加を抑える一方で、センス増幅器フリップ・フロップまたはハイブリッド・ラッチ・フリップ・フロップの３つのクロック信号の制御を必要とし、速度、電力消費およびその他の要因の様な知られている欠点を有する。

本発明の第１の特徴は、信号値を格納するための回路を提供し、該回路は、クロック信号を受け取るように動作可能なクロック信号入力、前記クロック信号でクロックされる複数のラッチ、前記クロック信号でクロックされる少なくとも１つのトライステート素子であって、該少なくとも１つのトライステート素子は１つの入力に、少なくとも１つの格納ラッチが接続され、該少なくとも１つの格納ラッチは前記複数のラッチの少なくとも１つであり、前記少なくとも１つのトライステート素子は前記少なくとも１つの格納ラッチの前記入力を、予め定められたクロック信号値に応答して選択的に分離するように動作可能であり、此処で前記回路への電源供給が、スリープ信号に応答して前記回路の少なくとも１部の電圧差が低減されて前記回路の前記部分の電源が遮断されるように構成され、前記少なくとも１つの格納ラッチに掛かる電圧差が維持され、前記トライステート素子で受け取られるクロック信号が前記予め定められた値に保持され、前記格納ラッチの前記入力が分離される。

本発明はスリープ・モードに入った回路に関わる問題を認識し、この問題に対して的確な解法を提供しており、極僅かな回路または制御信号の追加を必要とするのみである。この回路はスリープ信号を回路の少なくとも一部を制御するが、少なくとも１つの格納ラッチの電源を落とすためには使用しないように構成されている。従って、格納ラッチの電源を回路の少なくとも１部と同じように制御しないことにより、回路がスリープ・モードに入った際に、少なくとも１つの格納ラッチは電源または状態を失わない。更に、この回路はまたトライステート素子で受け取られるクロック信号が１つの予め定められた値に保持されて、格納ラッチの入力が分離されるように構成されている。これはラッチがサイクルを実行して格納されているデータを失わないようにするだけでなく、その入力がトライステート素子で分離され、このラッチからのデータ漏洩が停止されるかまたは少なくとも阻止されるように保証している。従って、単に回路の選択された部分の電力を保持し、これらの部分の絶縁を回路に既に入力されているクロック信号とスリープ信号を用いて制御するだけで、スリープ・モード時のデータ保持が制御信号または格納ラッチを追加する必要なく実現できる。

いくつかの実施例において、クロック信号は当該回路の１部ではない、すなわちオフチップのクロック分配装置によって制御されている一方、別の実施例では前記回路が更に、前記クロック信号を前記複数のラッチおよび前記少なくとも１つのトライステート素子に分配するように動作可能なクロック信号分配装置を含み、前記クロック信号分配装置はスリープ信号を受け取るように動作可能なスリープ信号入力を含み、此処で前記少なくとも１つのスリープ信号に応答して、前記クロック信号分配装置が、前記格納ラッチの前記入力が分離されるように、前記クロック信号を前記予め定められた値に保持するように動作可能である。

いくつかの実施例において、前記クロック信号分配装置は、そこを通してクロック信号が伝搬される複数の構成部品を含み、前記回路が前記スリープ信号入力のクロック信号伝搬方向の上流にある前記クロック信号分配装置の前記構成部品に掛かる電圧差を減じて、前記構成部品の電源が前記スリープ信号に応答して切られるようにして、前記スリープ信号入力の下流側の前記構成部品に掛かる電圧差を維持するように動作可能である。

クロック信号分配装置がスリープ・モード中に、それが予め定められた値に維持できて、格納ラッチの入力を分離するように、幾ばくかの電源入力を保持することは重要であるが、電力はクロック分配装置の全てに供給される必要は無く、スリープ信号入力の下流部分にのみ供給されれば良い。従って、電力消費が重要に場合には、クロック分配装置の大きな部分の電源を切るように回路を設計することが可能であり、これに関連してかなりの電力節約が行える。

電圧調整器を回路の外部に置くことも可能であるが、いくつかの実施例において、前記回路は前記回路の各部に供給される電圧レベルを制御するように動作可能な電圧調整器を含み、該電圧調整器はスリープ信号を受け取り、前記スリープ信号に応答して前記回路の少なくとも１部に掛かる電圧差を減じて前記回路の前記部分の電源が切られ、前記少なくとも１つの格納ラッチに掛かる電圧差を維持するように動作可能である。

注意すべきは、クロック信号および電圧レベルは単一のスリープ信号で制御可能であるが、いくつかの実施例ではこれらが別々の信号で制御されていることである。

電圧調整器に関して言えば、これは回路への電力供給を制御する任意の装置が可能であり、従ってこれは例えば制御された電源装置またはＮＦＥＴそして／またはＰＦＥＴ電力トランジスタが可能である。更に、電源母線（ｒａｉｌ）のいずれか一方または両方の電圧レベルを制御する電圧調整器が使用できる。

好適に、該回路は複数のトライステート素子、少なくとも１つのマスタ・ラッチおよび少なくとも１つのスレーブ・ラッチを含む前記複数のラッチを含み、１つのトライステート素子が前記少なくとも１つのマスタ・ラッチおよび前記少なくとも１つのスレーブ・ラッチのそれぞれの入力に配置され、前記クロック信号分配装置が前記クロック信号を前記複数のトライステート素子に分配して、前記予め定められた値を有する前記クロック信号に応答して、前記少なくとも１つのマスタ・ラッチまたは前記少なくとも１つのスレーブ・ラッチが分離されるように動作可能である。

最も簡単な実施例では格納ラッチの入力を分離して、これによってこのラッチからデータが失われるのを防止するために必要なトライステート素子の数は唯１つであるが、更に複雑な実施例ではクロックサイクル期間以外にラッチ間でのデータのやり取りを停止するために、更に多くのトライステート素子が必要である。いくつかの他の実施例ではロジックを具備したマスタおよびスレーブ・ラッチ並びにそれらの間の少なくとも１つのトライステート素子が使用されている。

前記格納ラッチはマスタ・ラッチまたはいくつかの他の回路構成部品を含むことが可能であるが、好適にこれは前記スレーブ・ラッチを含む。

保持ラッチはリセット・フリップ・フロップ内に形成される場合があるが、その場合解決される必要のある別の潜在的な問題がある。この潜在的な問題とは、リセット信号がスリープ・モードに入ったり離れる際に不用意にアクティベートされて、保持ラッチがリセットされ保持されるべきデータが失われてしまう可能性があることである。従ってリセット・フロップを使用する本発明の実施例では、１つ、２つまたはそれ以上の追加トランジスタを含むブロック素子が用いられ、これはスリープ・モード中にリセット信号が保持ラッチに影響を与えることを防止する。第２スリープ信号がアクティベートされる前に、第１スリープ信号でブロック素子を制御することにより回路の１部の電源が切られている間にリセット信号が確実にブロックされることを保証している。

同様の問題がセット・マスタ・スレーブ・フリップ・フロップに関しても生じるので、本発明の実施例は１つの回路を提供し、此処で前記マスタ・スレーブ・フリップ・フロップは１つのセット・マスタ・スレーブ・フリップ・フロップを含み、前記保持ラッチはブロック素子を含み、これは前記第１スリープ信号とセット信号を受け取るように動作可能で、また前記セット信号をブロックして、前記第１スリープ信号を受信したことに応答して前記保持ラッチがセットされることを防止するように動作可能である。

付加トランジスタで形成されたブロック素子もまた、これらのセット信号を用いて、保持ラッチ内に格納されているデータが変化することを防止することが可能である。

好適に、前記回路は前記回路に供給される電圧差に応答して給電されるように動作可能であり、前記回路は更に電力トランジスタを含み、該電力トランジスタは前記電圧差が前記電力トランジスタと前記回路の前記部分に直列に供給されるように構成されており、前記電力トランジスタは前記スリープ信号を受け取るように動作可能であり、前記スリープ信号に応答してオフとなり、前記回路の前記部分に掛かる電圧差が減じられて前記回路の前記部分の電源が前記スリープ信号に応答して切られるように動作可能である。

データ格納に使用されていない回路の部分は、種々の異なる方法で電源を切ることが可能であるが、１つまたは複数の電力トランジスタを使用し、スリープ信号に応答して当該回路の電源を切ることが非常に好適である。電力トランジスタは高い閾値電圧を具備して製造可能で、また電力トランジスタの幅を設計の能動素子の幅よりもかなり狭く出来るので、これらを使用することにより漏れ電流を画期的に減少させることができる。更に、これらはオフにするために動作するゲートに供給されるスリープ信号または反転スリープ信号によって簡単に制御される。

いくつかの実施例において、前記格納ラッチは高閾値電圧を有する素子を含む。

格納ラッチはスリープ・モード中に電源を切られないので、漏れ電力が可能な限り少ないことが好適である。従って、ラッチ内で高閾値電圧素子を使用することは電力漏洩の減少を助ける。その様な素子は遅いと言う欠点を有するので、設計において電力漏洩が重要な場合はそれらを使用することが可能であるが、設計において速度が重要な場合は別のより高速な素子が選択される。

いくつかの実施例において、前記少なくとも１つのトライステート素子は高閾値電圧を有する素子を含む。

高閾値電圧を有するトライステート素子を格納ラッチの入力部に使用することで、漏れを減じ従って電力消費が低減される。

好適な実施例において、前記クロック信号分配装置はクロック信号入力とスリープ信号入力とを有する論理ゲートを含む。

スリープ・モード中にクロック信号を或る予め定められた値に保持することは重要であり、これは構築するのが簡単で廉価なクロック分配装置で行うことが可能である。例えば、スリープ信号に応答してクロック信号を高または低のいずれかに、トライステート素子の性質に依存して保持するように動作可能な論理ゲートを含むクロック分配装置を使用できる。

トライステート素子は多くの異なる形式を取りうるが、好適にこれらはトランスミッション・ゲートを含み、該トランスミッション・ゲートは１つのクロック信号値に応じて入力信号を受け取りかつ送信し、前記予め定められた値を有する前記クロック信号に応答して高いインピーダンスを示すように動作可能である。

いくつかの実施例において、前記回路は更に１つの演算信号値を格納するように動作可能な演算データ経路を含み、これは演算クロック信号でクロックされる演算データ経路マスタ・ラッチと前記演算クロック信号でクロックされる演算データ経路スレーブ・ラッチ、診断信号値を格納するように動作可能な診断データ経路とを含み、診断クロック信号でクロックされる診断データ経路マスタ・ラッチと前記診断クロック信号でクロックされる診断データ経路スレーブ・ラッチを含んで、前記診断データ経路スレーブ・ラッチと前記演算経路スレーブ・ラッチに、前記演算データ経路と前記診断データ経路両方の一部である共有ラッチとして具備されている。

本発明の実施例の回路は特に、データおよびスキャン入力を有するフリップ・フロップに適用可能である。

好適に、前記共有ラッチは前記格納ラッチを含む。

先に述べたように、スレーブ・ラッチを格納ラッチとして使用することが好都合である。更に、共有ラッチを格納ラッチとして使用することも効果的である。

いくつかの実施例において、当該回路は前記回路の入力部に配置されたマルチプレクサを含み、該マルチプレクサはスキャン入力とデータ入力を受け取るように動作可能であり、前記スキャンまたはデータ入力は制御信号に応答して選択される。

素子の入力部にマルチプレクサを使用することで、診断データおよび演算データが、個別のスキャン経路を必要とすることなく、システムを通してクロックされることを可能とする。その様なシステムの欠点は、マルチプレクサが演算経路上に現れるので、従ってクリティカル経路に影響を与える。従って、このようにマルチプレクサを使用することは、素子の速度の重要さに依存する。

いくつかの実施例において、前記回路は更に各々少なくとも１つの格納ラッチを含む複数の部分を含む。

本発明の実施例は、各々がそれ自身のひとつまたは複数の格納ラッチを有する回路の個別部分を、異なる部分をスリープ・モードとしてデータを保持させ、一方その他の部分は演算操作とするよう制御するように使用できる。

いくつかの実施例において、前記回路は更に各々が少なくとも１つの格納ラッチを含む複数の部分を含み、前記クロック信号分配装置が複数のスリープ信号を受け取るように動作可能な１つのスリープ信号入力を含み、前記電圧調整器が複数のスリープ信号を受け取るように動作可能な１つのスリープ信号入力を含み、此処で前記クック分配装置および前記電圧調整器への、前記複数のスリープ信号のひとつに応答して、前記クロック信号分配装置は前記部分のひとつの格納ラッチに分配された前記クロック信号を前記予め定められた値に保持して前記格納ラッチの前記入力が分離されるように動作可能であり、前記電圧調整器が前記回路の前記部分の少なくとも一つに掛かる電圧差を減じて前記回路の前記部分の電源を切るように動作可能であり、前記格納ラッチに掛かる電圧差を保持し、前記複数のスリープ信号の更にひとつに応答して、前記クロック信号分配装置が前記部分の更に別のひとつの更に別の格納ラッチに分配された前記クロック信号を前記予め定められた値に保持して前記更に別の格納ラッチの前記入力が分離されるように動作可能であり、前記電圧調整器が前記回路の前記更に別の部分に掛かる電圧差を減じて前記回路の前記更に別の部分の電源を落とすように動作可能であり、前記更に別の格納ラッチに掛かる電圧差を保持する。

回路が電圧調整器とクロック分配装置を含み、個別部分が別々に制御される場合、電圧調整器はおよびクロック分配装置は複数のスリープ信号で制御され、これは異なる部分をスリープにする一方で、それぞれの格納ラッチに掛かる電圧レベルを保持し、それぞれの格納ラッチをクロック信号を用いて分離する。

本発明の更に別の特徴として、回路の一部の電源を落とす一方で、信号値を前記回路内に格納するための方法が提供されており、前記方法は以下のステップを含む。クロック信号をクロック信号入力部に受け取り、前記クロック信号を複数ラッチのクロック入力と少なくとも１つのトライステート素子に分配し、前記少なくとも１つのトライステート素子は前記複数のラッチの少なくとも一つの入力部に配置されており、前記少なくとも一つのトライステート素子は、前記少なくとも一つのラッチの前記入力を予め定められたクロック信号値に応答して選択的に分離するように動作可能であり、受け取ったスリープ信号に応答して、前記回路の前記部分の電源が切られるように、前記回路の少なくとも一部に掛かる電圧差を減じ、少なくとも一つの格納ラッチに掛かる電圧差を維持し、前記少なくとも一つのラッチが前記複数のラッチの前記少なくとも一つであり、前記格納ラッチの前記入力が分離されるように、前記クロック信号を前記予め定められた値に保持する。

本発明の更に別の特徴として、信号値を格納するためのデータ処理装置が提供されており、前記装置は以下を含む。クロック信号を受け取るためのクロック信号入力装置と、前記クロック信号でクロックされる複数のラッチ装置と、前記クロック信号でクロックされる少なくとも一つのトライステート装置で、前記少なくとも１つのトライステート装置は少なくとも１つの格納ラッチ装置の入力部に配置され、前記少なくとも１つの格納ラッチ装置は前記複数のラッチ装置の少なくとも一つであり、前記少なくとも１つのトライステート装置は前記少なくとも１つの格納ラッチの前記入力を、予め定められたクロック信号値に応答して選択的に分離するように動作可能であり、此処で前記回路への電力供給装置がスリープ信号に応答して、前記データ処理装置の少なくとも一部に掛かる電圧差が、前記データ処理装置の前記部分の電源が落とされるように減じられ、前記少なくとも１つの格納ラッチ装置に掛かる電圧差が保持され、前記トライステート装置で受け取られたクロック信号が前記予め定められた値に、前記格納ラッチ装置の前記入力が分離されるように保持されるよう、構成されている。

いくつかの実施例において、前記マスタ・スレーブ・フリップ・フロップはリセット・マスタ・スレーブ・フリップ・フロップを含み、前記保持ラッチは前記第１スリープ信号とリセット信号を受け取るように動作可能で、前記リセット信号をブロックしてそれが前記保持ラッチの状態が、前記第１スリープ信号の受信に応答してリセットされることを防止するように動作可能である。
本発明の上記のそしてその他の目的、特徴は図示を目的とした実施例の以下の詳細な説明を、添付図と一緒に読むことにより明らかとなろう。

図１は本発明の１つの実施例に基づく回路を示す。 図２は本発明の１つの実施例に基づくマルチプレクス式データ保持フリップ・フロップを示す。 図３は本発明の１つの実施例に基づくクロック・スキャン・フリップ・フロップを示す。 図４は本発明の１つの実施例に基づく回路を図式的に示す。 図５は本発明の１つの実施例に基づく外部クロック分配装置と電圧調整器とを有する回路を図式的に示す。 図６は本発明の１つの実施例に基づくいくつかのスリープ信号を受け取るように動作可能ないくつかの部分を具備し、またいくつかのデータ保持部分を有する回路を図式的に示す。 図７は本発明の１つの実施例に基づくリセット保持ラッチを具備した回路を示す。 図８は図７のリセット保持ラッチの構成部品トランジスタを示す。 図９は本発明の１つの実施例に基づくセット保持ラッチの構成部品トランジスタを示す。

図１の回路は本発明の１つの実施例に基づく、スリープ・モード中に状態を保持するように動作可能な回路を示す。本回路は直列に配置され、各々トライステート素子３０，３２を入力として有する２つのラッチ１０，２０を含む。この実施例の中で、トライステート素子３０，３２は伝送ゲートであるが、その他のトライステート素子、例えばトライステート反転器またはトライステートロジックが使用可能である。

この実施例においてマスタ・ラッチである、ラッチ１０と示される素子は、これと低電圧母線Ｖｓｓの間に電力トランジスタ４０を含む。これは電力トランジスタ４０のゲート部のスリープ信号に応答して、電力トランジスタ４０はオフとなり電力トランジスタの出力がＶｄｄに向かって浮動するのでラッチ１０に掛かる電圧降下が低減し、ラッチ１０の電源が切れて状態が失われる。

スレーブ・ラッチ２０は電力トランジスタを介さないでＶｓｓに接続されているので、スリープ信号で電源が切られることはなく、従ってその状態を保持する。

図１において、電力トランジスタ４０は電池の中に示されているが、電池の外側とすることも可能である。もしこれが電池の外側に有る場合、これはチップ上のラッチ１０に給電する電力母線を制御する。これを電池の外部に置くことの利点は、複数の電池への給電を制御できることであって、これは必要な電力トランジスタの全体幅を削減する。

トライステート素子およびラッチは１つのクロック信号でクロックが与えられている。クロック信号が種々の構成部品に入力される前に通過する回路が図１に示されている。図示されるようにクロック信号は最初に反転されたスリープ信号とＮＡＮＤが取られる。従って、スリープ信号が高状態（ｈｉｇｈ）に変化するのに応答して、素子へのクロック信号は低状態（ｌｏｗ）に保持される。これはトライステート素子３２がラッチ２０をラッチ１０からスリープ信号に応答して分離し、ラッチ１０の電源は切られるがラッチ２０は状態を失うことは無いことを意味する。電力トランジスタが再びオンとなると、クロックは低状態に保持され、スレーブ・ラッチ内に保持されているデータが出力Ｑに出力され、おそらくは更にマスタ・ラッチに伝達される。これが発生するとクロックは再開始される。

従って、図示されるように追加構成部品または状態保存経路を必要とすることなく、ラッチ内に状態を保持することの可能な素子が発明されている。

図２に示されるデータ保持フロップはスキャン入力３６およびデータ入力３８を有し、これらは一方または他方がスキャン可能化信号に応答して選択されるようにマルチプレクスされており、このスキャン可能化信号はこれら２つの入力信号線のそれぞれの線上のトライステート反転器４２および４４に供給される。選択された入力信号は次に伝送ゲート５０を通ってラッチ６０に回送される。更に別の伝送ゲート７０がラッチ６０と更に別のラッチ８０の間に配置されている。一般に、ラッチ６０はマスターラッチと呼ばれ、ラッチ８０はスレーブラッチと呼ばれる。

この回路の中で、図１の回路と同様にマスタ・ラッチ６０が電力トランジスタ（図示せず）を経由して電圧母線の１つ、Ｖｓｓ（すなわち、これは仮想Ｖｓｓに接続されている）に、スリープ信号が確立された際にこのラッチの電源が切られるように接続されており、従って節電が行われる。この実施例において、Ｖｓｓで給電されるように記されているものを除き、全ての構成部品が仮想Ｖｓｓに（すなわち、電力トランジスタを経由してＶｓｓに）接続されるように示されている。図示されるように、スレーブ・ラッチ８０は電圧母線に電力トランジスタを経由しては接続されていないので、これは継続して電力を受けスリープ信号に応答して状態を失うことは無い。勿論このラッチの電力を保持し、スリープ・モードに切り換えないことで電力損失が発生するが、これは状態保持と幾ばくかの電力を節約することの適切な妥協である。

このラッチをスリープ・モードとすることなく電力損失を低減するために、ラッチはＨＶｔ素子、すなわち高閾値電圧を有する素子が考えられる。これは、漏れ電流を低減し、電力をおさえる。しかしながら速度におけるコストの問題があり、その様なＨＶｔ素子が使用されるか否かは要求される節電と速度に依存する。ラッチ８０の入力部のトライステート素子７０もまた、ＨＶｔ素子が可能でありラッチを分離し漏れを低減する助けとなる。

動作中、スリープ・モードに入る前に、制御後のクロック分配装置の部分は低状態に保持され異なる値に浮動することは無い。クロック分配内のフロップへのロジックはＶｓｓに接続され、電力トランジスタ経由では接続されていない。これはクロック信号がスリープ・モード中に低状態に保持されることを保証している。クロック入力がゼロにセットされると、ｂｃｌｋもまたゼロに保持され、これは伝送ゲート７０を介してスレーブ・ラッチをマスタ・ラッチから分離する。スレーブ・ラッチ８０を含む反転器およびフィードバックが先に述べたようにＶｓｓに接続されていて、スリープ・モード中にそれらが状態を確実に保持するようにしている。クロックがゼロで停止された後、電力トランジスタ（図示せず）はオフとなり、これは仮想Ｖｓｓ母線をＶｄｄに向けて上方に浮動させる。クロック信号は電力トランジスタに対しては別のスリープ信号で制御して、電力トランジスタがオフになる前に確実に停止されるようにすることも、または電力トランジスタのソース制御線の中に遅延を入れて同一信号で制御することも可能である。遅延が使用される場合には、スリープ・モードに入る際に、この遅延が電力トランジスタを制御するスリープ信号に入れられる必要があるが、スリープ・モードから出る場合にはクロック分配を制御するスリープ信号に供給される必要がある。これによりその状態が電力を除去する前に保持され、状態が復元される前に電力が回復されることが保証される。このｃｌｋ入力がゼロなので、ｃｌｋに接続された反転器５２内のＮＭＯＳはオフであり、従ってこれはＶｓｓに引き上げられる必要は無い。反転器５２に接続され、ｂｃｌｋを生成する別の反転器５４はＶｓｓに引き上げられる必要があるので、高閾値素子がこの反転器内で選択使用されてもよい。スリープ・モードを出る際に、電力トランジスタはオンとされ、数サイクルを経て仮想Ｖｓｓ母線をＶｓｓに引き戻す。仮想ＶｓｓがほぼＶｓｓに戻った後、スレーブ・ラッチ内に保持されているデータは下流に伝搬される、すなわち、これはＱに出力され、おそらく更に別のマスタ・ラッチに伝搬される。この時間の間クロックはゼロに保持される。続いてプロセッサは通常演算を継続できる。

図３は、本発明の１つの実施例に基づくクロック式スキャン保持フリップ・フロップを示す。このクロック式スキャン・フリップ・フロップは別々のスキャンおよびデータ経路９２，９４を含む。図２のマルチプレクス方式に対するこの利点は、スキャン経路９２が通常演算経路の中に含まれていないので、クリティカル経路であるこの演算経路９４が遅延されないことである。この実施例はスキャン経路９２上のマスタ・ラッチ９０、演算データ経路９４上のマスタ・ラッチ１００および両経路上の共有スレーブ・ラッチ１１０を示す。この実施例の中でデータ保持ラッチとして使用されるのは共有スレーブ・ラッチ１１０である。

スリープ・モードに入る前に、クロックはゼロで停止され、ＣＬＫおよびＳＣＬＫ入力がゼロにセットされる。フロップへのクロック分配内のロジックの少なくとも１部はＶｓｓに接続されて、スリープ・モード中にクロック信号が確実にゼロに保持されるようにしなければならない。実際上スリープ信号下流のクロック分配ロジックの部分は電力を保持される必要があるが、上流部分の電力は落とすことができる。ＣＬＫおよびＳＣＬＫ入力をゼロにセットすることで、ＢＣＬＫおよびＢＳＣＬＫはゼロに保たれ、これによりスレーブ・ラッチ１１０をマスタ・ラッチ９０，１００から切り離し、スレーブ・ラッチ内のフィードバック経路を可能化する。スレーブ・ラッチ１１０を含む両トライステート反転器はＶｓｓに接続されて、スリープ・モード中にそれらの状態が確実に保持されるようにしている。クロックがゼロで停止された後、電力トランジスタはオフにされ、これは仮想Ｖｓｓ母線を上方にＶｄｄに向かって浮動させ、これによりマスタ・ラッチ９０，１００をオフにする。クロックＣＬＫ入力がゼロで、ＳＣＬＫがゼロなので、ＣＬＫおよびＳＣＬＫに接続された反転器９６，９８内のＮＭＯＳ素子がオフとなり、これらはＶｓｓに繋がれている必要は無い。Ｖｓｓに繋がれている全ての素子は、図２に関して説明されたように高閾値電圧素子とすることが可能である。これはＣＬＫからＱへの時間増加と引き替えに電力漏洩を低減させる。

スリープ・モードを出る際に電力トランジスタはオンとされ、これは仮想Ｖｓｓ母線を数サイクルの後にＶｓｓに引き戻す。仮想ＶｓｓがＶｓｓに戻った後、スレーブ・ラッチ内に保持されているデータは下流の次のマスタ・ラッチに伝達される。この時間の間クロックはゼロに保持される。従ってプロセッサは通常動作を継続できる。

図４は本発明の１つの実施例に基づく回路５を図式的に示す。この回路はスリープ信号入力を備えたクロック分配装置１２０、図３のラッチ１１０の様な典型的にラッチである状態保持部分１３０、電圧調整器１４０および回路部分１５０を含む。クロック分配装置はクロック信号を回路の種々の部分と、状態保持部分１３０に送る。状態保持部分１３０に送られたクロック信号はｓｌｅｅｐ１信号とＮＡＮＤを取られ、これはクロック分配装置に入力されて、ｓｌｅｅｐ１信号に応答して一定値に保持される。回路の異なる部分に送られた電圧信号を制御する電圧調整器１４０はまたスリープ信号、ｓｌｅｅｐ２を受け取る。図示された実施例において、２つのスリープ信号は異なる信号である。これは必要事項ではなく、いくつかの実施例ではこれらの信号は同一でもよい。この場合、電圧調整器１４０へ送られたスリープ信号はその中に組み込まれた遅延を有し、クロック信号がスリープ信号の後に到着するようにしている。これは回路をスリープ・モードとする前に、クロック信号が格納ラッチを分離できるようにしている。

図４に示される実施例において、ｓｌｅｅｐ１信号に応答して、クロック分配装置１２０はクロック信号を停止し、これにより状態保持部分１３０を分離する。次にｓｌｅｅｐ２信号に応答して、電圧調整器は回路の部分１５０に送られる電圧を減じるが、状態保持部分１３０に送られる電圧は維持する。従って状態保持部分１３０はその状態を保持し、一方回路の残り部分はスリープとなる。本実施例において、電圧調整器はチップ上に１つのブロックとして図式的に示されているが、実際はチップの外部とすることまたはチップの中に物理的に分散させることも可能である。同様に、状態保持部分およびクロック分配装置をチップの中に物理的に分散させることが可能である。

図５は図４と類似の回路５を図式的に示しており、この場合クロック分配装置１２０と電圧調整器１４０がチップの外側に配置されていることが異なる。回路は図４のそれと同様に機能する。

図６はスリープ信号を受け取るように動作可能ないくつかの部分１５０Ａ，１５０Ｂといくつかの状態保持部分１３０Ａ，１３０Ｂを具備した回路５を図式的に示す。この回路では、回路の異なる部分が、異なるスリープ信号に応答して異なる時間にスリープ・モードとすることが可能である。各々の部分はそれ自身のそれぞれの保持部分を有し、これはスリープ・モード中に状態を保持するように動作可能である。

図７は、リセット・ラッチを含む保持ラッチ６０を除いて図１と類似の回路を示す。スリープ・モード中のデータ保持は、保持ラッチがセットまたはリセット・フリップ・フロップ内のラッチの場合特に困難である。これは電源を投入する際に十分注意を払って、データを格納しているラッチがそのデータが抽出される前にセットまたはリセットされないようにしなければならないからであり、そうでなければ、データが電源投入時に失われその保持が無意味となる可能性があるためである。従って、一般的にこれらのラッチはデータ保持には使用されない。この問題は図７の回路で、ＮＡＮＤゲート６３へのリセット信号入力上の付加ロジック６１を具備したスレーブまたは保持ラッチ６０を提供することで解決されている。このロジック６１は反転されたリセット信号ｎｒｓｔとスリープ信号ｓｌｅｅｐとＯＲをとり、これによって保持ラッチ６０が偶発的にリセットされたり、スリープ・モードに入ったりそこから出たりすることを保証している。

図８はゲート６６をトランジスタ形式で示す。特に、スリープ信号をそれらの入力に受け取る２つのスリープ・トランジスタ６５および６７を追加することで、スリープ・モード中にリセット信号が高状態となってＮＡＮＤゲート６３からＯＡＩ１２ ６６に変換されることを防止するのに十分である。

図９はセット・フロップに対応する実施例のトランジスタ形式を示し、此処で保持ラッチ７０はセット・ラッチを含む。このセット・フロップにおいて、ＮＯＲゲートがスレーブ・ラッチ７０のトライステート反転器と並列に配置されている。スレーブ・ラッチ７０はセット・フロップとしての、図６のリセット・フロップのスレーブ・ラッチ６０に相当する。２つのｎｒｅｔ ＦＥＴ７５および７７を追加することで、セット・フロップのＮＯＲゲートをＡＯＩ１２ゲート７０に変換する。これらの追加トランジスタ７５および７７はリセット・フロップのトランジスタ６５および６７と同様に動作して、セット信号がスリープ・モード中に有効となることを防止している。

本発明の例証的実施例を添付図を参照して此処に詳細に説明してきたが、本発明はそれらの詳細な実施例に限定されるのではなく、種々の変化および修正変更が、当業者により添付の特許請求の範囲で定められた本発明の範囲および精神から逸脱することなく行えることが理解されよう。例えば、種々の以下の従属する機能の組み合わせは、本発明の範囲から逸脱することなく独立した特許請求の範囲の機能で行うことが可能であろう。

Claims (1)

1. 信号値を格納するための回路であって、
   クロック信号を受け取るように動作可能なクロック信号入力と、
   前記クロック信号でクロックされる複数のラッチと、
   前記クロック信号でクロックされる少なくとも１つのトライステート素子であって、該少なくとも１つのトライステート素子は１つの入力に、少なくとも１つの格納ラッチが接続され、該少なくとも１つの格納ラッチは前記複数のラッチの少なくとも１つであり、前記少なくとも１つのトライステート素子は前記少なくとも１つの格納ラッチの前記入力を、予め定められたクロック信号値に応答して選択的に分離するように動作可能である、前記少なくとも１つのトライステート素子とを含み、
   前記回路への電源供給が、スリープ信号に応答して、
   前記回路の少なくとも１部の電圧差が、低減されて前記回路の前記部分の電源が遮断され、
   前記少なくとも１つの格納ラッチに掛かる電圧差が維持され、
   前記トライステート素子で受け取られるクロック信号が前記予め定められた値に保持されて、前記格納ラッチの前記入力が分離されるように構成されている、前記回路。

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