KR20070086812A - 선택적 전력 게이팅을 사용하여 전력 소비를 감소시키기위한 장치 및 방법 - Google Patents

Abstract

본 발명은 저전력 모드 지시를 수신하는 단계(230)를 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법에 있어서, 상기 저전력 모드 지시의 수신 전에 상기 트랜지스터-기반 회로의 리셋값 및 상기 트랜지스터-기반 회로의 상태에 응답하여 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 공급할지의 여부를 결정하는 단계(240); 및 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 선택적으로 제공하는 단계(250)를 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법에 관한 것이다. 또한, 본 발명은 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200)로서, 상기 트랜지스터-기반 회로에 접속되어, 저전력 모드 지시를 수신하는, 상기 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200)에 있어서, 상기 저전력 모드 지시의 수신 전에 상기 트랜지스터-기반 회로의 상태에 응답하여 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 공급할지의 여부를 결정하는 수단(38); 및 상기 결정에 응답하여 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 선택적으로 공급하는 전력 게이팅 수단(40, 42)을 포함하는, 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200)에 관한 것이다.

리셋값, 회로 상태, 전력 게이팅 회로

Description

선택적 전력 게이팅을 사용하여 전력 소비를 감소시키기 위한 장치 및 방법{Apparatus and method for reducing power consumption using selective power gating}

본 발명은 트랜지스터 기반 시스템의 전력 소비를 감소시키기 위한 장치들 및 방법들에 관한 것이다.

개인 데이터 장치, 셀룰라 전화, 라디오, 페이저(pager), 랩탑 컴퓨터 등을 포함하는(그러나, 이에 제한되지 않음) 이동장치들은 재충전되기 전에 비교적 긴 기간 동안 동작할 것이 요구된다. 이들 이동장치는 보통 하나 이상의 프로세서뿐만 아니라 다수의 메모리 모듈 및 다른 주변장치를 포함한다.

트랜지스터-기반 장치의 전력 소비는 트랜지스터를 통해 흐르는 누설 전류에 의하여 크게 영향을 받는다. 누설 전류는 트랜지스터의 임계 전압(Vt), 트랜지스터의 온도 등을 포함하는 다양한 파라미터들에 응답한다. 높은 Vt를 가진 트랜지스터들은 속도가 비교적 느리나 낮은 누설 전류를 가지는 반면에, 낮은 Vt를 가진 트랜지스터들은 속도가 비교적 빠르나 높은 누설 전류를 가진다.

이동 장치의 전력 소비를 감소시키기 위하여 다양한 전력 소비 제어 기술들이 제안되었다. 제1 기술은 이동장치의 클록 주파수를 감소시키는 단계를 포함한 다. 제2 기술은 동적 전압 스케일링(DVS)으로서 알려져 있거나 또는 선택적으로 동적 전압 및 주파수 스케일링(DVFS)으로서 알려져 있으며, 프로세서에 공급되는 전압을 변경하는 단계, 및 프로세서의 계산 부하 요구들(또한 스루풋으로서 언급됨)에 응답하여 프로세서에 제공되는 클록 신호의 주파수를 변경시키는 단계를 포함한다. 고전압 레벨들은 높은 동작 주파수들 및 높은 계산 부하들과 연관되나 또한 높은 에너지 소비와 연관된다.

제3 기술은 높은 임계 전압 트랜지스터들 및 낮은 임계 전압 트랜지스터들을 포함하는 도미노 회로들을 사용한다. 여기에 참조문헌으로서 통합되는 Kursun 등에 의한 미국특허 출원번호 2004/0008056는 예컨대 전력 스위칭 동안 소비되는 에너지를 제한함으로써 전력 소비를 감소시키도록 구성된 도미노 회로를 개시하고 있다.

또 다른 기술은 서로 직렬로 접속된 동일한 타입의 다수의 트랜지스터들을 셧다운(shut down)하는 스택 현상을 생성하는 것에 기초한다. 여기에 참조문헌으로서 통합되는 De 등에 의한 미국특허 제6,169,419호는 트랜지스터 스택 현상을 사용하여 대기 누설 전류를 감소시키는 방법 및 장치를 개시하고 있다. De는 풀 업(pull up) 경로 및 풀 다운(pull down) 경로를 가진 로직을 개시하고 있다.

집적회로들의 전력 소비를 감소시키기 위한 효과적인 장치들 및 장치들에 대한 필요성이 점점 더 증대되고 있다.

본 발명은 첨부한 청구범위에 기술된, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법 및 장치에 관한 것이다.

본 발명은 이하의 첨부 도면들을 참조로 하여 이하의 상세한 설명을 고려할 때 더욱더 용이하게 이해될 것이다.

도 1은 본 발명의 실시예에 따른 시스템을 도시한 도면.

도 2는 본 발명의 실시예에 따른 장치의 개략도.

도 3은 본 발명의 실시예에 따라 다양한 신호들을 기술한 타이밍도.

도 4-5는 본 발명의 다양한 실시예에 따라 전력 소비를 감소시키기 위한 방법들을 기술한 흐름도.

비록 이하의 예가 MOSFET 트랜지스터들을 언급할지라도 다른 공정들에 의하여 제조되는 트랜지스터들이 기준 회로들로 표현될 수 있다는 것에 유의해야 한다.

용어 "트랜지스터-기반 회로(transistor-based circuit)"는 하나 이상의 트랜지스터들을 포함하며 로직 게이트들, 메모리 회로들 등을 포함할 수 있는 회로를 언급한다.

이하의 예들은 대기 모드뿐만 아니라 다른 고전력 모드를 언급하며 또한 트랜지스터-기반 회로의 리셋 상태를 언급한다. 본 방법은 다른 전력 소비 레벨로 특징지워지는 다수의 동작 모드들이 존재하는 집적회로에 필요한 변형을 수행하여 적용될 수 있다는 것에 유의해야 한다.

본 발명은 임의의 동작 모드를 입력할 때(또는 상기 모드를 입력하기 바로 전에) 그리고 제어 신호가 트랜지스터-기반 회로들의 상태에 영향을 받을 수 있는 경우에 리셋 신호와 같은(그러나 이에 제한되지 않음) 제어 신호가 생성되는 집적회로에 필요한 변형을 수행하여 적용될 수 있다. 게다가, 다른 트랜지스터-기반 회로들은 다른 동작 모드 지시 신호들을 수신할 수 있다는 것에 유의해야 한다.

용어 "리셋 상태(reset state)"는 고전력 모드를 입력할 때 트랜지스터-기반 회로의 출력 신호의 값을 언급한다.

본 발명은 메모리 회로에 전력을 선택적으로 제공하는 방법을 제공하며, 선택은 저전력 모드를 입력하기 전에 메모리 회로의 상태에 응답한다.

도 1은 본 발명의 실시예에 따라 다수의 전력 감소 장치들(12)을 각각 포함할 수 있는 다양한 장치들을 포함하는 집적회로(10)와 같은 시스템을 개략적으로 도시한다.

시스템(10)은 범용 프로세서(12), I/O 모듈(14), 메모리 유닛(16), 주변장치들(18), 디지털 신호 프로세서(DSP)(20)와 같은 다양한 장치들을 포함한다. 이들 장치들은 다양한 라인들 및 버스들에 의하여 서로 접속되며, 클록 신호 소스(11) 및 전압 소스(15)와 같은 하나 이상의 소스로부터 클록 신호들 및 전력 공급을 수신한다.

본 발명의 일 실시예에 따르면, 클록 신호 소스(11) 및 전압 소스(15)는 예컨대 장치에 공급된 전압이 클록 신호의 클록 주파수를 지원하기에 너무 낮은 경우를 방지하기 위하여 클록 주파수와 공급 전압들 사이에서 매칭되는 동기 제어 유닛(13)에 접속된다. 이러한 매칭은 집적회로의 동작 모드를 변경하고 DVFS 기술들 을 적용할 때 유용하다.

전형적으로, 시스템(10)은 다수의 버스들 및 라인들을 포함하며, 시스템(10)의 다양한 장치들은 동일한 버스에 접속될 수 있으나 이는 필수적이지 않다. 설명을 용이하게 하기 위하여, 도 1은 장치들(12, 14, 16, 18, 20)에 공통인 시스템을 기술한다.

시스템(10)은 다양한 구성들을 가질 수 있으며, 도 1에 기술된 장치들은 전력 게이팅 기술을 적용하는 시스템의 전형적인 단일 구성만을 나타낸다는 것에 유의해야 한다. 전형적으로, 시스템(10)은 셀룰라 전화와 같은 이동장치 내에 포함된다.

프로세서(12) 및 DSP(20)와 같은 현재의 집적장치들은 수백만 개의 트랜지스터들을 포함할 수 있다. 시스템(10) 또는 상기 시스템의 장치들(프로세서(12) 및 DSP(20)와 같은(그러나 이에 제한되지 않음)) 중 적어도 일부는 아이들 모드(idle mode) 또는 대기 모드(standby mode)와 같은(그러나 이에 제한되지 않음) 저전력 모드들을 포함하는 다양한 동작 모드들에서 동작할 수 있다. 대기 모드 동안, 특히 상기 모드 동안 상기 장치에 부여된 저계산 부하를 고려하여 장치의 전력 소비를 감소시키는 것이 바람직하다.

전형적으로, 일단 시스템(10) 또는 상기 시스템의 장치들 중 일부(설명을 용이하게 하기 위하여 프로세서(12)가 결정을 수행한다고 가정함)가 대기 모드를 입력하는 것으로 결정하면, 이는 저전력 모드를 입력한다는 것(또는 저전력 모드를 입력하려 한다는 것)을 지시하는 대기 신호를 송출한다. 상기 장치들은 전역 대기 신호뿐만 아니라 국부 대기 신호들을 송출할 수 있고, 대기 신호들 대신에 활성 신호들을 송출하거나 또는 이들 두 개의 신호의 조합을 송출할 수 있다는 것에 유의해야 한다. 설명을 간략화하기 위하여, 장치가 저전력 모드를 입력하면 장치는 대기 신호를 어서팅(asserting)하고 장치가 저전력 모드를 나갈 때 장치는 상기 신호를 니게이팅(negating)한다고 가정한다.

또한, 일부의 경우에(예컨대 저전력 모드가 대기 모드일 때) 장치는 장치가 저전력 모드를 나갈 때 리셋 신호를 어서팅한다고 가정한다. 앞서 언급된 바와 같이, 신호는 전력 신호, 국부 신호 등일 수 있다. 전형적으로, 리셋 신호는 일단 장치가 턴온되면 어서팅된다.

전력 게이팅 기술들을 사용함으로써, 시스템(10)은 메모리 회로들, 논리 게이트들 등과 같은(그러나 이에 제한되지 않음) 많은 트랜지스터-기반 회로들을 셧다운할 수 있으며 이에 따라 대기 모드 동안 소비된 전력을 감소시킨다. 임의의 경우에, 전체 메모리 회로는 셧다운되나 다른 경우에 메모리 회로의 일부분만이 셧다운된다.

전형적으로, 많은 트랜지스터들 또는 트랜지스터-기반 회로들의 상태는 리셋 신호에 의하여 영향을 받는다. 전형적으로, 이러한 트랜지스터-기반 회로들은 리셋 신호 또는 상기 신호의 파생물을 수신하거나 또는 그들의 상태에 영향을 미치며 결정하는 풀 업 회로 또는 풀 다운 회로와 같은(그러나 이에 제한되지 않음) 회로에 접속된다.

본 발명의 실시예에 따르면, 트랜지스터-기반 회로는 그것의 리셋 상태가 대 기 상태를 입력하기 전의 상태와 동일한 경우에 정보를 손실하지 않고 셧다운될 수 있다. 다시 말해서, 전력 소비는 알려져 있는 리셋 상태에 응답하여 그리고 대기 모드를 입력하기 전 트랜지스터-기반 회로의 상태에 응답하여 전력 게이팅을 수행함으로써 감소될 수 있다.

도 2는 본 발명의 일 실시예에 따른 플립-플롭(100) 및 전력 감소 장치(200)와 같은 트랜지스터-기반 로직을 기술한다.

장치(200)는 저전력 모드 지시의 수신 전에 플립-플롭(100)의 상태에 응답하여 플립-플롭(100)의 적어도 일부분에 전력을 공급할지의 여부를 결정하는데 적합한 제 2 NAND 게이트(38)와 같은 결정 회로를 포함한다. 장치(200)는 결정에 응답하여 트랜지스터-기반 회로의 적어도 일부분에 전력을 선택적으로 공급하는데 적합한 트랜지스터들(40, 42)과 같은 전력 게이팅 회로를 더 포함한다.

편리하게, 장치(200)는 트랜지스터-기반 회로의 리셋 상태에 영향을 미치는데 적합한 NOR 게이트(30)와 같은 리셋 회로를 포함한다. 본 발명의 실시예에 따르면, NOR 게이트(30)는 저전력 모드 지시의 수신 전에 플립-플롭(100)의 상태에 응답한다.

플립-플롭(100)은 두 개의 직렬로 접속된 레지스터 셀들을 포함한다. 제 2 레지스터 셀은 대기 모드 동안 선택적으로 셧다운하는 반면에, 제 1 레지스터 셀은 대기 모드 동안 셧다운된다.

제 1 버퍼(20)의 입력 노드는 플립-플롭(100)의 입력 노드를 형성한다. 제 1버퍼(20)의 출력은 하나의 인버터의 입력이 제 2 인버터의 출력에 접속되도록 서 로 병렬로 접속되는 제 1 및 제 2 인버터들(22)에 접속된다. 이들 두 개의 인버터들(22)은 제 2 버퍼(26)에 접속되는 제 3 인버터(24)에 접속된다. 제 2 버퍼(26)의 출력은 제 1 NAND 게이트(32)의 제 1 입력에 접속된다. 제 1 NAND 게이트(32)의 출력은 제 4 인버터(34) 및 제 5 인버터(36)에 접속된다. 제 5 인버터(36)의 출력은 제 1 NAND 게이트(32)의 제 1 입력 및 제 2 NAND 게이트(38)의 제 1 인버팅 입력에 접속된다. 제 2 NAND 게이트(38)의 제 2 입력은 신호 PG(92)와 같은 저전력 모드 지시를 수신하도록 접속된다. 제 2 NAND 게이트(38)의 출력은 제 4 및 제 5 인버터들(34, 36) 및 제 1 NAND 게이트(32)와 같은 플립-플립(100)의 다양한 컴포넌트들과 공급 소스 V_DD(42)사이에 접속되는 PMOS 트랜지스터(40)의 게이트에 접속된다. 제 2 NAND 게이트(38)의 출력 신호(PGSW(94))는 NOR 게이트(30)의 제 1 입력에 제공된다. NOR 게이트(30)의 제 2 입력은 인버팅된 리셋 신호(RESET_90)를 수신한다. NOR 게이트의 출력은 제 1 NAND 게이트(32)의 제 2 입력에 접속된다.

각각의 버퍼(20, 26)는 CLK 신호(86) 및 인버팅된 CLK 신호(CLK_84))를 수신한다. CLK_84는 클록 신호뿐만 아니라 인버팅된 저전력 모드 지시(PG_80)를 NOR 게이트(도시안됨)에 제공함으로써 생성된다.

NOR 게이트(30), 제 2 NAND 게이트(38) 및 PMOS 트랜지스터(40)는 제 2 레지스터 셀로의 전력의 공급을 제어하는 피드백 루프를 제공한다. RESET_90가 1일 때, RESET_90는 플립-플롭(100)의 출력이 0이 되도록 하며, 이에 따라 만일 대기 모드를 입력하기 전에 플립-플롭(100)의 상태가 0이면 플립 플롭(100)은 대기모드 동안 셧다운될 수 있다.

도 3은 본 발명의 실시예에 따라 하나 이상의 트랜지스터-기반 회로들의 전력 소비를 감소시키는 방법 200의 흐름도이다. 편리하게, 트랜지스터-기반 회로는 하나 이상의 레지스터 셀들을 포함하는 메모리 회로이다. 방법 200은 보통 많은 트랜지스터-기반 회로들을 포함하는 환경에 적용되나 또한 트랜지스터-기반 회로의 전력 소비를 감소시키기 위하여 적용될 수 있다는 것에 유의해야 한다.

방법 200은 하나 이상의 트랜지스터-기반 회로들을 제공하는 단계 210에 의하여 시작한다.

단계 210 다음에는 저전력 모드를 입력하기 전에 트랜지스터-기반 회로들의 상태를 추정하는 단계 215가 수행된다.

단계 215 다음에는 예컨대 전력 소비를 감소시키기 위하여 하나 이상의 트랜지스터-기반 회로들의 리셋 상태를 설정하는 단계 220가 수행된다. 편리하게, 이러한 단계는 하나 이상의 트랜지스터-기반 회로들의 리셋 상태가 저전력 모드를 입력하기 전에 동일할 확률을 증가시키기 위하여 리셋 회로를 설정하는 단계를 포함한다. 상기 설정은 풀 업 경로들 또는 풀 다운 경로들을 지정하는 단계뿐만 아니라 저전력 모드를 입력할 때 그리고 이러한 모드를 나올 때 트랜지스터-기반 회로들에 제공된 신호들을 결정하는 단계를 포함한다. 상기 결정은 종래의 시뮬레이션 및 분석 툴들을 사용하여 수행될 수 있다.

전력 감소는 편리하게 저전력 모드 동안 트랜지스터-기반 회로들의 적어도 일부분을 셧다운하는 단계를 포함한다. 예컨대, 플립-플롭의 제 1 레지스터 셀은 저전력 모드 동안 셧다운될 수 있는 반면에, 제 2 레지스터 셀은 저전력 모드를 입력하기 전에 그것의 리셋값 및 그것의 실제값에 따라 선택적으로 셧다운된다.

편리하게, 셧다운되는 트랜지스터-기반 회로들의 수는 트랜지스터-기반 회로들의 전체 수의 절반을 초과한다.

도 2에 기술된 예를 참조하면, 리셋 상태는 RESET_90을 수신하는 NOR 게이트(30)에 의하여 결정된다.

단계 220 다음에는 저전력 모드 지시를 수신하는 단계 230가 수행된다. 도 2에 기술된 예를 참조하면, PG(92)의 니게이션(negation)은 대기 모드가 입력된다는 것을 지시한다.

단계 230 다음에는 저전력 모드 지시의 수신 전에 트랜지스터-기반 회로의 상태 및 트랜지스터-기반 회로의 리셋값에 응답하여 트랜지스터-기반 회로의 적어도 일부분에 전력을 공급할지의 여부를 결정하는 단계 240가 수행된다. 단계 240는 보통 전력 게이팅 회로에 트랜지스터-기반 회로의 상태를 나타내는 피드백 신호를 제공하는 단계를 포함한다. 도 2에 기술된 예를 참조하면, 상기 결정은 PMOS 트랜지스터(40)에 접속되는 제 2 NAND 게이트(38)에 의하여 이루어진다.

단계 240 다음에는 결정에 응답하여 트랜지스터-기반 회로의 적어도 일부분에 전력을 선택적으로 제공하는 단계 250가 수행된다. 도 2에 기술된 예를 참조하면, 제 2 NAND 게이트(38)의 출력값은 플립-플롭(100)의 제 2 레지스터 셀에 전압을 공급할지의 여부를 결정한다. 플립-플롭(100)의 제 1 레지스터 셀은 대기 모드 동안 셧다운된다.

도 4는 본 발명의 실시예에 따라 하나 이상의 메모리 회로의 전력 소비를 감소시키는 방법 300을 기술한 흐름도이다.

방법 300은 하나 이상의 메모리 회로들을 제공하는 단계 310에 의하여 시작한다.

단계 310 다음에는 저전력 모드 지시를 수신하는 단계 320가 수행된다. 도 2에 기술된 예를 참조하면, PG(92)의 니게이션은 대기 모드가 입력된 것을 지시한다.

단계 320 다음에는 저전력 모드 지시의 수신 전에 메모리 회로의 상태에 응답하여 메모리 회로의 적어도 일부분에 전력을 공급할지의 여부를 결정하는 단계 330가 수행된다. 도 2에 기술된 예를 참조하면, 플립-플롭(100)의 제 1 레지스터 셀은 대기 모드 동안 셧다운되는 반면에, 제 2 레지스터 셀은 저전력 모드를 입력하기 전에 그것의 상태에 응답하여 전력을 수신할 수 있다.

단계 330 다음에는 결정에 응답하여 메모리 회로의 적어도 일부분에 전력을 선택적으로 공급하는 단계 340가 수행된다.

본 발명의 다양한 실시예들에 따르면, 방법 300은 예컨대 전력 소비를 감소시키기 위하여 하나 이상의 메모리 회로들의 리셋 상태를 설정하는 단계를 포함할 수 있다. 설명을 용이하게 하기 위하여, 이러한 단계는 도 4에 도시되지 않는다.

여기에 기술된 변형들, 수정들 및 다른 구현들은 청구된 본 발명의 사항 및 범위를 벗어나지 않고 당업자에 의하여 용이하게 이루어질 것이다. 따라서, 본 발명은 전술한 상세한 설명에 의하여 한정되지 않고 이하의 청구범위의 사상 및 범위 에 의해서만 한정된다.

Claims (17)

1. 저전력 모드 지시를 수신하는 단계(230)를 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법에 있어서,

   상기 저전력 모드 지시의 수신 전에 상기 트랜지스터-기반 회로의 리셋값 및 상기 트랜지스터-기반 회로의 상태에 응답하여 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 공급할지의 여부를 결정하는 단계(240); 및

   상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 선택적으로 제공하는 단계(250)를 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
2. 제1항에 있어서, 전력 소비를 감소시키기 위하여 상기 트랜지스터-기반 회로 리셋값을 설정하는 단계(220)를 더 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
3. 제1항 또는 제2항에 있어서, 상기 결정하는 단계(240)는 상기 트랜지스터-기반 회로의 상태를 나타내는 피드백 신호를 전력 게이팅 회로(power gating circuit)에 제공하는 단계를 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 다수의 트랜지스터-기반 회로들을 제공하는 단계(210), 및 저전력 상태 동안 임의의 수의 트랜지스터-기반 회로들의 전력 소비를 감소시키기 위하여 상기 트랜지스터-기반 회로의 리셋값을 설정하는 단계(220)를 더 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
5. 제4항에 있어서, 저전력 모드를 입력하기 전에 트랜지스터-기반 회로들의 상태를 추정하는 단계(215)를 더 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
6. 제4항 또는 제5항에 있어서, 상기 임의의 수는 상기 다수의 트랜지스터-기반 회로들의 절반을 초과하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
7. 제4항 또는 제5항에 있어서, 상기 임의의 수의 트랜지스터-기반 회로들은 저전력 모드 동안 셧다운(shut down)되는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 트랜지스터-기반 회로는 메모리 회로인, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
9. 제8항에 있어서, 상기 일부분은 레지스터 셀을 포함하는, 트랜지스터-기반 회로의 전력 소비를 감소시키기 위한 방법.
10. 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200)로서, 상기 트랜지스터-기반 회로에 접속되어, 저전력 모드 지시를 수신하는, 상기 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200)에 있어서,

    상기 저전력 모드 지시의 수신 전에 상기 트랜지스터-기반 회로의 상태에 응답하여 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 공급할지의 여부를 결정하는 수단(38); 및

    상기 결정에 응답하여 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 선택적으로 공급하는 전력 게이팅 수단(40, 42)을 포함하는, 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200).
11. 제1항에 있어서, 상기 트랜지스터-기반 회로의 리셋 상태에 영향을 미치는 수단(30)을 더 포함하는, 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200).
12. 제11항에 있어서, 상기 영향을 미치는 수단(30)은 상기 저전력 모드 지시의 수신 전에 상기 트랜지스터-기반 회로의 상태에 응답하는, 트랜지스터-기반 회 로(100)의 전력 소비를 감소시키기 위한 장치(200).
13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 트랜지스터-기반 회로는 메모리 회로인, 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200).
14. 제10항 내지 제13항 중 어느 한 항에 있어서, 상기 일부분은 레지스터 셀을 포함하는, 트랜지스터-기반 회로(100)의 전력 소비를 감소시키기 위한 장치(200).
15. 다수의 트랜지스터-기반 회로들(100)을 포함하는 집적회로(10)에 있어서,

    상기 다수의 트랜지스터-기반 회로들의 전력 소비를 감소시키기 위한 다수의 장치들을 포함하며;

    상기 각각의 장치는 상기 저전력 모드 지시의 수신 전에 상기 트랜지스터-기반 회로의 상태에 응답하여 상기 트랜지스터-기반 회로의 적어도 일부분에 전력을 공급할지의 여부를 결정하는 수단(38), 및 전력 게이팅 수단(30)을 포함하며;

    상기 다수의 트랜지스터-기반 회로들의 리셋값은 저전력 상태 동안 임의의 수의 트랜지스터-기반 회로들의 전력 소비를 감소시키도록 설정되는 것을 특징으로 하는, 다수의 트랜지스터-기반 회로들(100)을 포함하는 집적회로(10).
16. 제15항에 있어서, 상기 임의의 수는 상기 다수의 트랜지스터-기반 회로들의 절반을 초과하는, 다수의 트랜지스터-기반 회로들(100)을 포함하는 집적회로(10).
17. 제15항 또는 제16항에 있어서, 상기 임의의 수의 트랜지스터-기반 회로들은 저전력 모드 동안 셧다운되는, 다수의 트랜지스터-기반 회로들(100)을 포함하는 집적회로(10).

Images