TW201429163A - 時脈閘控閂鎖、時脈閘控閂鎖之運作方法與採用時脈閘控閂鎖之積體電路 - Google Patents

時脈閘控閂鎖、時脈閘控閂鎖之運作方法與採用時脈閘控閂鎖之積體電路 Download PDF

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Abstract

一種時脈閘控閂鎖、一種閘控一時脈信號的方法、及一種併入該時脈閘控閂鎖或該方法的積體電路。在一具體實施例中，時脈閘控閂鎖包含：(1)一傳播電路，具有組態以由一輸入時脈信號驅動的一單一、第一開關，(2)一保持電路，耦合至傳播電路且具有組態以由輸入時脈信號驅動的一單一、第一開關，以及(3)一AND閘，耦合至傳播電路及保持電路且具有一內部節點，內部節點係耦合至傳播電路中的一第二開關及保持電路中的一第二開關。

Description

時脈閘控閂鎖、時脈閘控閂鎖之運作方法與採用時脈閘控閂鎖之積體電路
本發明一般係有關時脈驅動(clock-driven)積體電路(integrated circuit，IC)，特別是關於用於IC的時脈閘控閂鎖(clock gating latch)以及用於運作時脈閘控閂鎖的方法。
對於時脈驅動IC，時脈所消耗的功率對整體IC功率消耗有相當大的貢獻。時脈不僅展現了高活動等級，且具有相對大的切換負載(switching load)。為解決時脈功率消耗，時脈閘控閂鎖已廣泛用於現代的IC中。時脈閘控閂鎖為組態以降低時脈功率消耗的電路，其係藉由使時脈信號的傳播無法到達時控(clocked)但無作用(inactive)的儲存元件。
本發明一態樣提供一種時脈閘控閂鎖。在一具體實施例中，時脈閘控閂鎖包含：(1)一傳播電路(propagation circuit)，具有組態以由一輸入時脈信號驅動的一單一、第一開關，(2)一保持電路(keeper circuit)，耦合至傳播電路且具有組態以由輸入時脈信號驅動的一單一、第一開關，以及(3)一AND閘，耦合至傳播電路及保持電路且具有一內部節點(internal node)，內部節點係耦合至傳播電路中的一第二開關及保持電路中的一第二開關。
本發明另一態樣提供閘控時脈信號的方法。在一具體實施例中，方法包含：(1)設定(asserting)一致能信號以將一時脈閘控閂鎖設置於一致能模式中，其中時脈閘控閂鎖提供一輸出時脈信號，其為一輸入時脈信號的一函數，以及(2)解除(deasserting)致能信號以將時脈閘控閂鎖設置於一去能模式中，其中輸出時脈信號係去能，且輸入時脈信號驅動至多時脈閘控閂鎖的一傳播電路的一開關、時脈閘控閂鎖的一保持電路的一開關、及時脈閘控閂鎖的一AND閘的一輸入。
本發明之又一態樣提供一IC。在一具體實施例中，IC包含(1)一時脈，(2)複數個時脈閘控閂鎖耦合至時脈。複數個時脈閘控閂鎖的每一者包含：(2a)一傳播電路，具有組態以由一輸入時脈信號驅動的一單一、第一開關，(2b)一保持電路，耦合至傳播電路且具有組態以由輸入時脈信號驅動的一單一、第一開關，以及(2c)一AND閘，耦合至傳播電路及保持電路且具有一內部節點，內部節點耦合至傳播電路中的第二開關及保持電路中的第二開關。IC更包含(3)對應的複數個時控儲存元件(clocked storage element)，其耦合至複數個時脈閘控閂鎖，(4)其他IC電路，以及(5)一控制器，耦合至複數個時脈閘控閂鎖且組態以設定一致能信號以將複數個時脈閘控閂鎖的其中一者設置於一致能模式中，其中時脈閘控閂鎖提供一輸出時脈信號，其為一輸入時脈信號的一函數，且控制器係組態以解除致能信號以將複數個時脈閘控閂鎖之其中一者設置於一去能模式中，其中輸出時脈信號係去能，且輸入時脈信號驅動至多時脈閘控閂鎖的一傳播電路的一開關及時脈閘控閂鎖的一保持電路的一開關。
100‧‧‧積體電路
110‧‧‧時脈
120-1‧‧‧時脈閘控閂鎖
120-2‧‧‧時脈閘控閂鎖
130-1‧‧‧時控儲存元件
130-2‧‧‧時控儲存元件
140‧‧‧控制器
150‧‧‧IC電路
205‧‧‧開關
210‧‧‧開關
215‧‧‧開關
220‧‧‧開關
225‧‧‧反相器
230‧‧‧開關
235‧‧‧開關
240‧‧‧開關
245‧‧‧反相器
250‧‧‧NAND2閘
255‧‧‧反相器
310‧‧‧閘控開關
現在將參照以下描述連同所附隨圖式。
圖1為IC的方塊圖。
圖2為時脈閘控閂鎖之一具體實施例的示意圖。
圖3為時脈閘控閂鎖之另一具體實施例的示意圖。
圖4為用以閘控一時脈信號之方法之一具體實施例的流程圖。
如上述，時脈閘控閂鎖為組態以藉由使時脈信號的傳播無法到達時控但無作用的儲存元件而降低時脈功率消耗的電路。遺憾地，時脈閘控閂鎖本身為時控儲存元件，同樣會消耗時脈功率。特別地，假設提供到時脈閘控閂鎖的時脈信號在作用中且並未去能時脈閘控閂鎖的上游，則接收輸入時脈信號的部份時脈閘控閂鎖即使在閂鎖禁止時脈信號到下游電路時仍會繼續切換。
如熟此技藝者所知悉，時脈閘控閂鎖通常採用低相位閂鎖(low-phase latch)的形式，使其可儲存致能值並保證時脈閘控閂鎖與進入時脈信號(incoming clock signal)之高相位(high phase)完全交疊。傳統時脈閘控閂鎖也包含二輸入的AND(two-input AND，AND2)閘，其允許儲存的致能值以閘控時脈信號。
傳統的通道閘閂鎖(pass-gate latch)包含通道閘(pass gate)及保持器(keeper)，且需要產生輸入時脈信號(clk)的真數(clkP)與補數(clkN)兩種形式來驅動閂鎖。需要反相器(inverter)來產生ClkN。ClkP可從clk直接產生或藉由以額外的反相器將ClkN反相而產生。Clk係用以驅動AND2閘的輸入。ClkN係用以驅動通道閘中的n-通道場效電晶體(n-channel field-effect transistor，NFET)開關及保持器中的p-通道場效電晶體(PFET)開關，而ClkP則驅動通道閘中的PFET開關及保持器中的NFET開關，以確保閂鎖在Clk的低相位上維持可寫入，並在Clk為高時維持其所儲存的數值。在某些通道閘 閂鎖中，ClkP及ClkN也驅動通道閘中的PFET開關及保持器中的NFET開關。連同AND2閘中的兩個電晶體，傳統的通道閘閂鎖需要至少八個開關來維持閘控，即使在輸出時脈去能時亦同。這些開關的每一個都會消耗功率。某些傳統的通道閘閂鎖係緩衝clkP，而非使用clk，其需要至少十個開關以隨時維持閘控。
本文中可了解到，可使用低功率消耗的時脈閘控閂鎖於IC中以節省大量的功率。本文中更可了解到，藉由降低閂鎖中進行切換之組件的數量，時脈閘控閂鎖可有較少的功率消耗，不論閂鎖是否致能。因此，本文所介紹內容為時脈閘控閂鎖及閘控一時脈信號之方法的各種具體實施例，其中在閂鎖中保持時控的開關數量將減少。時脈閘控閂鎖及方法的某些具體實施例需要少至三個開關在閂鎖中保持時控。時脈閘控閂鎖及方法的某些其他具體實施例整體上需要更少的開關，以允許閂鎖及方法在IC的更小區域上實施。
圖1為IC 100的方塊圖。IC 100包含組態以產生時脈信號的時脈110，其作為到各個時脈閘控閂鎖的輸入時脈信號。雖然IC 100可包含更多的時脈閘控閂鎖，但圖1顯示耦合至時脈110的時脈閘控閂鎖120-1、120-2，用以接收來自時脈的輸入時脈信號。時脈閘控閂鎖120-1、120-2閘控輸入時脈信號，藉由提供輸出時脈信號而致能時脈信號以驅動、或去能時脈信號以禁止驅動對應的時控儲存元件130-1、130-2。控制器140耦合至時脈閘控閂鎖120-1、120-2且組態以產生個別的致能信號，其係使得時脈閘控閂鎖120-1、120-2致能或去能時脈信號。其他IC電路150為IC 100的部份且可包含更多的時脈閘控閂鎖及時控儲存元件(圖未示)。
圖2為時脈閘控閂鎖之一具體實施例的示意圖。時脈閘控閂鎖係組態以接收輸入時脈信號clk(例如來自圖1的時脈110)及致能信號e(例如來自圖1的控制器140)，並基於clk及e而提供閘控輸出時脈信號q。特別地，當e被設定(asserted)時，q將被致能(具有與clk實質相同的頻率及相位)， 而當e去能時，q將被去能(其頻率為零)。
時脈閘控閂鎖具有一傳播電路，其包含開關205、210、215、220及反相器225。開關205、210提供傳播電路的上拉組件(pull-up component)，而開關215、220提供傳播電路的下拉組件(pull-down component)。開關205、210、215、220的源極及汲極係耦合使得開關在非零的供應電壓與接地之間串聯地耦合，如圖所示。在圖2的具體實施例中，開關205、210為PFET，而開關215、220為NFET。開關205係組態以在其閘極接收clk，如圖所示。反相器225係組態以接收e並提供互補的致能信號en。時脈閘控閂鎖的另一具體實施例係組態以接收en(例如從圖1的控制器140)並因此而省略了反相器225。開關210、215係組態以在其閘極接收en，如圖所示。
時脈閘控閂鎖也具有保持電路，其包含開關230、235、240及反相器245。開關230提供保持電路的上拉組件，而開關235、240提供保持電路的下拉組件。如同開關205、210、215、220，開關230、235、240的源極及汲極在非零的供應電壓與接地之間串聯地耦合，如圖所示。在圖2的具體實施例中，開關230為PFET，而開關235、240為NFET。開關235係組態以在其閘極接收clk，如圖所示。
第一節點係定義於開關210及215之間，如圖所示。在第一節點所發展出的信號m係提供至反相器245及AND2閘的第一輸入。在圖2的具體實施例中，AND2閘係由NAND2閘250及反相器255的組合所形成。反相器245係組態以提供信號mn(其為信號m的補數)到開關240的閘極。節點m更耦合在開關230、235之間，如圖所示，其提供了保持電路的反饋路徑(feedback path)。
第二節點係定義在AND2閘(由NAND2閘250及反相器255所形成)的內部節點。在圖2中，第二節點係位於NAND2閘250及反相器255之間。在第二節點所發展出的信號sn係提供至開關220、230(也提供至反相 器255)。最後，NAND2閘250的第二輸入接收clk。
如上文所指，時脈閘控閂鎖在兩種模式中運作：當致能信號e被設定(asserted)時的致能模式，以及當e在clk的上升邊緣前被解除(deasserted)時的去能模式。在所述具體實施例中，e在轉換到邏輯高時為設定，且在轉換到邏輯低時為解除。
當clk為低，開關205為ON(關閉、或導通)，sn為高，開關220為ON，開關230及235為OFF(開啟、或非導通)，且q為低。因此，傳播電路為致能且保持電路為去能，與當時脈為低時之所希望之低相位閂鎖的邏輯函數一致。輸入e的轉換將導致互補信號en經由反相器225傳播到開關210、215。當開關220、205為ON，開關210、215作用為反相器並導致e傳播到m。反相器245進一步使得en傳播到節點mn。因此，當clk為低，e係允許傳播經過傳播電路，但clk的低相位則阻止m傳播經過AND2閘250。因此，sn維持為高，且由於反相器255，q係維持為低。因此，clk僅驅動四個開關：開關205、開關235、及NAND2閘250內部的兩個開關。所有其他的開關都與clk隔離。
當需要致能模式，將e設定，且en轉換到低。當clk為低，m轉換為高，且mn轉換為低。接著，當clk轉換到高，sn轉換為低，且開關235、230為ON，啟動保持電路。開關205、220為OFF，停用傳播電路。保持電路的啟動以及傳播電路的停用與當clk為高時所希望之低相位閂鎖的邏輯函數一致。因為開關230維持m為高，clk判定sn(NAND2閘250的輸出)，使得q跟隨clk並驅動圖2之時脈閘控閂鎖下游的一或更多時控儲存元件(例如圖1的時控儲存元件130-1或時控儲存元件130-2)。當傳播電路去能時，輸入e的轉換將無法傳播到m，且當保持電路致能時，m維持高數值，且sn保證保持為低，其保證q在clk的整個高相位期間保持為高，與所希望之時脈閘控閂鎖的邏輯函數一致。
當需要去能模式，將e解除，且en轉換到高。當clk為低，m 轉換為低，且mn轉換為高，將開關240轉換為ON。接著，當clk轉換到高，sn維持為高，且開關230維持為OFF。開關235也轉換為ON，經由開關235、240而維持m為低。開關205轉換為OFF，停用由開關210、205所表示之傳播電路的上拉組件。傳播電路之上拉組件的停用避免輸入e的上升轉換傳播到m，且保持電路的啟動係維持m上的低數值，其與當clk為高時所希望之低相位閂鎖的邏輯函數一致。m經由clk的高相位而維持信號m的低數值的結果為，AND2閘250維持信號sn上的高數值，且反相器255維持q上的低數值，其與所希望之時脈閘控閂鎖的邏輯函數一致。如上述，圖2的具體實施例與所希望之時脈閘控閂鎖的邏輯函數一致，其為低相位閂鎖致能信號閘控一時控AND2。
圖3為時脈閘控閂鎖之另一具體實施例的示意圖。圖3的時脈閘控閂鎖具有與圖2的時脈閘控閂鎖相同的邏輯運作。然而，去能信號dis驅動閂鎖，而非圖2的致能信號e。再者，顯然地，clk-閘控開關310係共享於AND2閘的NAND2部份與保持電路的下拉組件之間。因此，在去能模式中只有三個開關保持閘控。這與圖2之時脈閘控閂鎖中的四個開關不同。
圖4為用以閘控一時脈信號之方法之一具體實施例的流程圖。方法開始於起始步驟410。在步驟420中，設定致能信號以將時脈閘控閂鎖設置在致能模式中，其中時脈閘控閂鎖提供輸出時脈信號，其為輸入時脈信號的函數。在步驟430中，解除致能信號以將時脈閘控閂鎖設置在去能模式中，其中輸出時脈信號去能且輸入時脈信號驅動至多時脈閘控閂鎖的傳播電路的一開關及時脈閘控閂鎖的保持電路的一開關。在一具體實施例中，輸入時脈信號進一步驅動至多時脈閘控閂鎖的AND閘的一輸入。方法於結束步驟440結束。
熟習本申請案相關之技術領域者將理解到，可對所述具體實施例做出其他及更多的添加、刪除、替換及修改。
205‧‧‧開關
210‧‧‧開關
215‧‧‧開關
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225‧‧‧反相器
230‧‧‧開關
235‧‧‧開關
240‧‧‧開關
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250‧‧‧NAND2閘
255‧‧‧反相器

Claims (10)

  1. 一種時脈閘控閂鎖，包含：一傳播電路，具有組態以由一輸入時脈信號驅動的一單一、第一開關；一保持電路，耦合至該傳播電路且具有組態以由該輸入時脈信號驅動的一單一、第一開關；以及一AND閘，耦合至該傳播電路及該保持電路且具有一內部節點，該內部節點耦合至該傳播電路中的一第二開關及該保持電路中的一第二開關。
  2. 如申請專利範圍第1項所述之時脈閘控閂鎖，其中該時脈閘控閂鎖具有一第一節點位於該傳播電路的第三及第四開關以及該保持電路的一反相器之間，該節點耦合至該AND閘的一第一輸入且在該保持電路的該第一及第二開關之間。
  3. 如申請專利範圍第1項所述之時脈閘控閂鎖，其中該AND閘係由一NAND閘及一反相器的組合所形成，該內部節點位於該NAND閘及該反相器之間。
  4. 如申請專利範圍第1項所述之時脈閘控閂鎖，其中該輸入時脈信號的一高狀態避免由該傳播電路之該第二開關所提供之一信號去驅動在該保持電路中的一反相器及該AND閘。
  5. 如申請專利範圍第1項所述之時脈閘控閂鎖，其中該傳播電路的該第一開關為一PFET開關，且該保持電路的該第一開關為一NFET開關。
  6. 如申請專利範圍第1項所述之時脈閘控閂鎖，其中該傳播電路的該第二開關為一NFET開關，該保持電路的該第二開關為一PFET開關，且該AND閘為一AND2閘。
  7. 一種閘控一時脈信號的方法，包含：設定一致能信號以將一時脈閘控閂鎖設置於一致能模式中，其中該時脈閘控閂鎖提供一輸出時脈信號，該輸出時脈信號為一輸入時脈信號的一函數；以及解除該致能信號以將該時脈閘控閂鎖設置於一去能模式中，其中該輸出時脈信號係去能，且該輸入時脈信號驅動至多該時脈閘控閂鎖的一傳播電路的一開關、該時脈閘控閂鎖的一保持電路的一開關、及該時脈閘控閂鎖的一AND閘的一輸入。
  8. 如申請專利範圍第7項所述之方法，更包含使用該AND閘的一內部節點以僅在該時脈閘控閂鎖在該致能模式時驅動該傳播電路的一第二開關及該保持電路的一第二開關。
  9. 如申請專利範圍第7項所述之方法，更包含使用該輸入時脈信號的一高狀態以避免由該傳播電路之第二開關所提供之一信號去驅動在該保持電路中的一反相器及該AND閘。
  10. 一種積體電路，包含：一時脈；複數個時脈閘控閂鎖耦合至該時脈，該等複數個時脈閘控閂鎖的每一者包含： 一傳播電路，具有組態以由一輸入時脈信號驅動的一單一、第一開關；一保持電路，耦合至該傳播電路且具有組態以由該輸入時脈信號驅動的一單一、第一開關；以及一AND閘，耦合至該傳播電路及該保持電路且具有一內部節點，該內部節點耦合至該傳播電路中的一第二開關及該保持電路中的一第二開關；對應的複數個時控儲存元件，其耦合至該複數個時脈閘控閂鎖；其他IC電路；以及一控制器，耦合至該複數個時脈閘控閂鎖且組態以設定一致能信號，以將該複數個時脈閘控閂鎖的其中一者設置於一致能模式中，其中該時脈閘控閂鎖提供一輸出時脈信號，該輸出時脈信號為一輸入時脈信號的一函數，且該控制器係組態以解除該致能信號，以將該複數個時脈閘控閂鎖之其中一者設置於一去能模式中，其中該輸出時脈信號係去能，且該輸入時脈信號驅動至多該時脈閘控閂鎖的一傳播電路的一開關、該時脈閘控閂鎖的一保持電路的一開關、及該時脈閘控閂鎖的一AND閘的一輸入。
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