TW517455B - Semiconductor integrated circuit - Google Patents

Description

517455 7928pif.d〇c/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（I ) 發明領域 本發明係有適用於例如由手提式終端機等之電池所驅 動的電子儀器之半導體積體電路。 置知的技政 隨著製程（process)的微細化及電源電壓下降，電晶體 的臨界値電壓也下降，如此由臨界値電壓之下降可高速操 作電晶體的反面，在待命（standby)時’電晶體的漏電電流 之增大成爲重大問題。 尤其由手提式終端機等之電池來驅動的電子儀器所搭 裝的大規模積體電路 LSI(large scale integration circuit)，需 要較多的待命時間，其削滅待命電流甚爲重要，爲削減待 命電流，以往採用多臨界電壓MT(Multi Threshold)-CM〇S 電路，或關閉（off)待命時之LSI電源，以削減停止中之電 流等方法。 圖13爲表示該MT-CMOS電路之一例，此MT-CMOS 電路係由臨界値電壓電路區塊1，和P通道(channel)MOS 電晶體Q1及N通道(channel)MOS電體Q2所構；低臨界値 電壓電路區塊1，由互相接連到假想電源線VDD1和假想 接地線VSS1間的複數個低臨界値電壓的電晶體所構成， 即此低臨界値電壓電路區塊1，含有未圖示的複數個邏輯 電路(logical cnxint)所成的元件(cell)，該電晶體Q1接連在 假想電源線VDD1與電源線VDD之間，該電晶體Q2則 接連在假想接地線VSS1與接地線VSS之間，此等電晶體 Ql ’ Q2.各由控制信號E所控制。 (請先閱讀背面之注意事項再填寫本頁) 裝 I—丨訂-----—— 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 517455 7928pif.doc/008 五、發明說明（1) _ 在動作（active)時，控制信號E活化（activation)而電 晶體Ql，Q2開啓（on)，因此經過電晶體Q1，Q2供源電 壓給低臨界値電壓電路區塊1，因低臨界値電壓電路區塊 1係由低臨界値電壓的電晶體所構成的關係，可高速動 作。 又在待命時，控制信號E被非活化，而電晶體Ql，Q2 關閉（off)因由電源線VDD至接地線VSS之通路被關閉之 情形下，可防止漏電電流之發生。 圖13所示MT-CMOS電路係由電晶體Ql，Q2控制對 低臨界値電壓電路區塊1的全部電源之供給，對此可考慮 只對邏輯電路中之一部分元件由低臨界値電壓的電晶體來 構成。 圖14表示僅對閘電路(gate circuit)2內，以斜線所示構 臨界路徑（critical path)的邏輯電路(logical circuit)和閘電路 2前後之正反器電路(flip-flop circuitX均以斜線表示）用低 臨界値電壓之電晶體來構成之例，採用此種構成，因可削 減低臨界値電壓之電晶體數目之關係，不但可減低待命時 之漏電電流，並且可高速動作。 發明欲解決的胃f顆 可是漏電電流不單在半導體晶片或閘電路停止時，同 時在動作中也會發生；近來因半導體積體電路的低耗電化 有所進展，此動作中之漏電電流與本來動作所耗電流相 比’其所佔比率已大到不可忽視之程度。 但該圖13，圖14所示之電路在動作時，漏電電流經 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517455 7928pif.doc/0〇8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5) 過低臨界値電壓的電晶體流動，削減動作時的漏電電流之 方法，只有提高電晶體之臨界値電壓之一途，但設定高臨 界値電壓時之缺點爲降低電路動作速度，故此途非爲上 策。 本發明係爲解決上述課題’其目的爲提供在電路動作 時能削減漏電電流及降低消耗電流之半導體積體電路。 解決問題的方法 本發明爲將電路停止時之漏電電流的方法適用於動作 中之電路以使可削減動作時之漏電電流。 即本發明之半導體積體電路爲解決上述課題包含能按 照控制is號切換爲供給電源時之動作狀態和切斷電源時的 減低漏電狀態的組合電路和接連在該組合電路的輸出端， 能按照該控制信號記憶該組合電路的輸出信號之正反器電 路(flip-fl〇p circuit);該組合電路在該正反器電路依該控制 信號動作時，由該控制信號來設定爲動作狀態爲特色。 該組合電路包括由低臨界値電壓之複數個第一電晶體 所構成的閘電路(gate circuit)和互相與該閘電路與電源接連 的由該控制信號來開啓（on) '關閉（off)的高臨界値電壓的 第二電晶體。 另本發明之半導體積體電路包括正反器電路（flip-flop circuit)和組合電路；正反器電路依照控制信號保持輸入資 料，組合電路接連在正反器電路的輸出端，接受該正反器 電路之輸出資料，具有供給電源時的動作狀態和切斷電源 時之減低漏電狀態，並由該控制信號來設定爲該動作狀 6 (請先閱讀背面之注意事項再填寫本頁) 裝--------—訂---- i. 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 517455 A7 B7 7928pif.doc/008 五、發明說明（k) 態’以接受該正反器電路的輸出資料。 該組合電路包括閘電路（gate cnrcint)，第二電晶體和保 持電路；閘電路係由低臨界値電壓的第一電晶體所構成第 二電晶體爲互相與該閘電路和電源線接連，由該控制信來 開啓（on)，關閉（off)的高臨界値電壓之電晶體，保持電路 爲保:持該閘電路之輸出信號。 該組合電路包括第一閘電路，第二電晶體和第三電晶 體的旁路電路（by-pass circuit)等；第一閘電路由低臨界値 電壓的複數個第一電晶體所構成，第二電晶體爲互相與該 閘電路與電源線接連，由該信號來開啓（〇n)，關閉（〇ff)的 高臨界値電壓之電晶體，第三電晶體旁路電路（by_pass circuu)係與該第一閘電路以並聯接連，由經常供給電源的 複數個高臨界値電壓的第三電晶體所構成。 再者’本發明的半導體積體電路包括第一至第三正反 器電路(flip-flop circuit)和組合電路等；第一正反器電路爲 依照第一控制信號保持第一輸入資料，第二正反器電路爲 按照第二控制信號保持第二輸入資料，第三正反器電路爲 該第〜及第二的控制信號中有任一信號出現時會輸出第三 控制丨g號，組合電路爲與該第一及第二正反器電路的輸出 =連，接受該第一及第二正反器電路的輸出資料，有供給 電源時的動作狀態和.切斷電源的減低漏電狀態，依照該第 二控制信號來設定爲該動作狀態，以接受該第一、第二的 正反器電路的輸出資料。 又本發明具備設定待命狀態的待命信號和由該待命信 7 + (CNS)A4 (210 x 297 -- -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517455 9 2 8 p: 0 0 8 A7 B7 五、發明說明u ) 號切斷該控制信號之遮斷電路。 圖式之簡單說明 第1圖表示本發明的第一實施例的構成圖。 第2圖表示第1圖之動作的時序圖（timing chart)。 第3圖表示第1圖所示低漏組合電路之一例的電路構 成圖。 第4圖表示第3圖所示電路構成圖之具體電路圖。 第5圖表示本發明的第二實施例的構成圖。 第6圖表示第5圖之動作的時序圖（timing chart)。 第7圖表示第5圖所示低漏電組合電路一例的電路構 成圖。 第8圖表示第5圖所示低漏電組合電路之其他例的電 路構成圖。 第9圖表示本發明的第三實施例的構成圖。 第10圖表示本發明的第四實施例的構成圖。 第11圖表示閘時脈(gated clock)方式的構成圖。 第12圖表示回饋(feedback)方式的資料轉送電路之構 成圖。 第13圖表示MT-CM0S電路的一例之電路圖。 第14圖表示閘電路（gate circuit)的一部分邏輯電路 (logical cuxmt)由低臨界値電壓的電晶體所構成的習知電 路。 圖式之標記說明= 2 閘電路(gate circuit) 8 (請先閱讀背面之注意事項再填寫本頁) 裝 訂---- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517455 五、發明說明（么） 11 ’ 12 ’ 22 ’ 52 ’ 64 低漏電組合電路 13 ’ 14 正反器電路（flip-fl〇g circuit) 15，16 “及”(AND)電路 (請先閱讀背面之注意事項再填寫本頁) 11a “非及”(NAND)電路 11b，lid 高臨界値電壓的電晶體 11c 反相器（inverter)電路 21，24，25，27，5卜 62 正反器電路（flip-flop circuit) 23，26，28，41，42， “及，，(AND)電路 29 “或”(0R)電路 31 資料保持電路 31a 反相器(inverter)電路 31b 時脈·反相器電路(clocked · inverter circuit) 32 旁路電路(by-pass circuit) 61 組合電路 63 多工器(multiplexer) CLK 時脈(clock)信號 CK 正反器電路時脈信號輸入端 D 正反器電路輸入端 Q 正反器電路輸出端 經濟部智慧財產局員工消費合作社印製 CK1，CK2 “及”(AND)電路輸出信號 DTU，DT2，DT3 資料 E，Em，EN2，EN3控制信號 EN1S，EN2S “及”(AND)電路41，42的輸出信號 MET 正反器電路的輸出控制信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517455 928pif.doc/008 五、發明說明（ο ) A7 B7 MUX 多工器(multiplexer) Q1 P通道M0S電晶體 Q2 N通道M0S電晶體 STBY 待命信號 T1控制信號EN1與時脈信號CLK之出現相差期間 VDD 電源線 VDD1 假想電源線 VSS 接地線 VSS1 假想接地線 經濟部智慧財產局員工消費合作社印製 較佳實施例之詳細說 以下參照圖面面說明本發明的實施例。 第一實施例 圖1表示本發明的第一實施例並表示半導體積體電路 內的一部分閘電路(gate circuit)，在圖1中，低漏電組合電 路11，12係由低臨界値電壓的電晶體所構成的邏輯電路 (logical drcmt)，對邏輯電路的電源供給由控制信號EN1 ’ EN2所控制，在低漏電組合電路11的輸入端供給資料 DTI，DT2，此低漏組合電路11，12的輸出端連接正反器 電路(flip-flop circuit)13，14的輸入端D，從該正反器電路 13的輸出端Q輸出的信號連同資料DT3供給至該低漏電 組合電路12的輸入端。 又”及”(AND)電路15的輸入端供給時脈(d〇ck)信號CLK 和控制信號ΕΝΓ及，，(AND)電路15的輸出信號供給該正反 器電路13之時脈信號輸入端CK，又由”及，，(AND)電路16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 517455 A7 B7 928pif.doc/008 五、發明說明（^ ) 的輸入端供給時脈信號CLK和控制信號EN2,此”及”(AND) 電路的輸出信號供給該正反器電路14的時脈信號輸入端 CK。 該控制信號EN1，EN2，由末圖示的控制電路或未圖 示的別的組合電路來產生。 圖3表示該低漏電組合電路11之一例，圖4爲具體的 表示圖3之電路圖，圖3，圖4之低漏電組合電路例如用” 非及”(NAND)電路11a所構，此”非及”(NAND)電路11a係 由低臨界値電壓之電晶體所構成。 “非及”(NAND)電路11a與電源線VDD之間，接連高臨 界値電壓之P通道(channel)MOS電晶體lib，控制信號EN1 經過反相器（irwener)電路11c供給此電晶體lib的閘極 (gate);另”非及”(NAND)電路11a與接地線VSS間接連高 臨界値電壓之N通道(channel)MOS電晶體lid，控制信號 EN1供給電晶體lid的閘極(gate)，因此控制信號EN1在 低位準(low-level)時電晶體lib，lid皆關閉（off)狀態，”非 及”(NAND)電路11a無電源之供給；而控制信號EN1在高 位準(high-level)時，電晶體lib，lid均在開啓(on)狀態”非 及”(NAND)電路有電源之供給。 低漏電組合電路11並不限定用”非及”(NAND)電路， 也可用其他邏輯電路（logical circuit)，又低漏電組合電路 12，可用與低漏電組合電路11同樣的構成或用其他邏輯 電路。 以上述之構成參照圖2說明圖1之動作。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517455 A7 B7 7928pif.d〇c/008 五、發明說明（q ) 如圖2所示，控制信號EN1，EN2皆爲低位準（l〇w_level) 時，低漏電組合電路11，12無電源供給，因此低漏電組 合電路爲關閉（off)狀態，不會發生漏電電流，在此狀態例 如正反器電路（Πιρ-Πορ circuit)13，因要接受資料而控制信 號EN1成爲高位準(high-level)，由此控制信號EN1使低漏 電組合電路11動作（active)，因此低漏電組合電路11接受 資料DTI，DT2之供給；控制信號EN1，例如具有與時脈 (clock)信號CLK之一周期（cycle)相同之脈衝(pulse)寬，而 比時脈信號CLK稍早出現，因此接受時脈信號CLK與控 制信號EN1供給的”及”(AND)電路15之輸出信號CK1在 控制信號EN1出現後，並且時脈信號CKL也出現時始成 爲高位準(high-level)狀態。 正反器電路（flip-flop circuit)13，依照”及”(AND)電路15 之輸出信號CK1來接受低漏電組合電路11之輸出信號， 而低漏電組合電路11之輸出信號在控制信號EN1出現後 至時脈(clock)信號CLK出現之期間T1內己確定，因此正 反器電路13可確實保持低漏電組合電路11的輸出信號。 低漏電組合電路12按照控制信號EN2和時脈信號 CLK，進行與低漏電組合電路11同樣之動作。 再者，由於第一實施例之構成，使低漏電組合電路11， 12在正反器電路（fUp-flop cnxint)接受資料時己成爲動作 (acnve)狀態並確定輸出資料後，再由正反器電路13，14 接受資料，因此低漏電組合電路11，12在動作停止之減低 漏電狀態下，其輸出資料不定也不成問題。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517455 A7 B7 7928pif.doc/008 五、發明說明（α) 依上述第一實施例，低漏電組合電路11，12係以低臨 界値電壓之電晶體所構成的邏輯電路(logical circuit) ’此邏 輯電路由按照控制信號來開啓（on)，關閉（off)的電晶體 lib，lid所構成，在各低漏電組合電路11，12的輸出端 連接的正反器電路（fHp-flop cnxuit)13，14接受資料時’低 漏電組合電路11，12已成爲動作（active)狀態，因此低漏 電組合電路11，12在輸出資料時始有電源之供給’其他 時間則不供給電源，如此可削減漏電電流，而且因低 組合電路係由低臨界値電壓之電晶體所構成，所以可高速 動作。 第二實施例 圖5表示本發明的第二實施例，第一實施例爲設在低 漏電組合電路輸出端之正反器電路(flip-flop drcmt)接受資 料時，低漏電組合電路己成爲動作（active)狀態，對此第二 實施例爲設在低漏電組合電路的輸入端之正反器電路接受 資料時，使低漏電組合電路成爲動作（active)狀態爲特徵 者。 在圖5，正反器電路21的輸入端供給資料DT1，由此 正反器電路21的輸出端Q輸出的資料DT1及另一資料DT2 供給低漏電組合電路22，時脈(clock)信號CLK及控制信 號ENM共給”及”(AND)電路23之輸入端，此”及”(AND)電 路23的輸出信號CK供給該正反器電路21的時脈信號輸 入端CK。 又該控制信號EN1供給正反器24的輸入端，時脈信 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517455 928pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（u ) - 琐 號CLK供給正反器電路24的時脈信號輸入端，由此正反 器電路24的輸出端Q輸出的控制信號MTE供Ip该低漏鼠 組合電路22。 此低漏電組合電路22的輸出信號供給正反器電路(mP- flop circuit)25 的輸入端 D ;時脈（clock)fg?虎 CLK 及ί工制f口 號EN2，供給，，及，，(AND)電路26的輸入端’此”及’’(AND) 電路26的輸出信號供給正反器電路25的時脈信號輸入端 CK。 該低漏電組合電路22，如以後所述，在無供給電源的 減低漏電狀態有保持當前動作時之輸出資料的功能。 對上述結構，參照圖6說明圖5所不電路之動作。 “及，，(AND)電路23,在控制信號EN1爲高位準(high-level) 狀態時，產生與時脈信號CLK同步的控制信號CK ’按照 此控制信號CK，正反器電路(flip-flop ch*cuit)21保持資料 DU。 又正反器電路24,按照時脈信號CLK，保持一周期（cycle) 的控制信號EN1，低漏電組合電路22，按照從正反器電路 24輸出的控制信號MET而動作(active)，接受從正反器電 路21的輸出端Q供給的資料DT1及未圖示從其他電路供 給的資料DT2後，輸出其輸出信號。 低漏電組合電路22，按照從正反器電路(flip-flop circuit) 24供給的控制信號MTE，僅在時脈(clock)信號CLK的一 周期（cycle)間動作，而切斷電源；因此需要保持確定的資 料，此低漏電組合電路22所保持的資料；當控制信號EN2 請 先 閱 讀 背 意 事 項 再 填 寫 本 頁 裝 訂 i 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517455 A7 B7 928pif.doc/008 五、發明」說明（π) 爲高位準（high-level)，經”及”(AND)電路26使正反器電路 25動作時，由正反器電路25來保持。 圖7表示低漏電組合電路22的一例，圖7中與圖3、 圖4相同的部份使用同一符號，不同部份將加以說明。 此低漏電組合電路22,例如在”非及”(NAND)電路11a 的輸出端連接資料保持電路31，此資料保持電路31係由 連接在”非及”(NAND)電路11a的輸出端之反相器(mvener) 電路31a和接連在此反相器(inverter)電路31a的輸出端及” 非及”(NAND)電路11a的輸出端的時脈·反相器（docked inverter)電路31b所構成，此時脈·反相器電路31b，由控 制信號MTE所控制。 按照控制信號MET，電晶體lib，lid開啓(on)而低漏 電組合電路22動作(active)時，該時脈·反相器電路31b， 不保持”非及”(NAND)電路11a的輸出資料，一方面當電晶 體lib，lid關閉時，則保持當前”非及”(NAND)電路11a 的輸出資料。 圖8表示低漏電組合電路22的其他例，圖8中與圖3、 圖4相同部分使用同一符號，只對不同部分加以說明。

此低漏電組合電路22，有代替圖7所示資料保持電路 31的芳路電路（by-pass circuit)32，此旁路電路32與”非 及”(NAND)電路11a的構成相同，並且與，，非及，，(NAND)電 路11a以並聯連接，此旁路電路32直接連接在電源線VDD 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517455 7 9 2 8pi f. doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（l2?) 和接地線VSS之間，對於”非及，，(NAND)電路lla係由低臨 界値電壓的電晶體所構成，而此旁路電路32則由高臨界 値電壓的電晶體所構成。 “非及”(NAND)電路lla在電晶體lib，lid開啓時爲動 作（active)狀態而旁路電路32經常爲動作狀態，因此電晶 體lib，lid開啓（on)時”非及”(NAND)電路iia和旁路電路 32均輸出相同的邏輯信號。 一方面電晶體lib，lid爲關閉（off)時，，，非及，，(NAND) 電路lla不動作而旁路電路32在半導體晶片或閘電路(gate circint)動作時，因經常供給電源而繼續動作，所以由旁路 電路32繼續輸出當前的輸出資料。 依照上述的第二實施例，低漏電組合電路22前端所設 的正反器電路（flip-flop circuit)21之資料更新時的一周期 (cycle)之期間，控制信號MET成爲高位準(high-level)使低 漏電組合電路22動作；因此低漏電組合電路22，只在時 脈(clock)信號CLK的一周期(cycle)之期間有電流供給而動 作，所以在半導體晶片或閘電路（gate circuit)動作狀態之 下，因低漏電組合電路22的動作期間較短，以使可減低 消耗電流。 又低漏電組合電路22具有資料保持功能，因此在低漏 電組合電路22後段所設的正反器電路(flip-flop Clrcuit：)25， 由任意時序（timing)所供給的控制信號EN2，可接受低漏電 組合電路22的資料。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 517455 A7 B7 928pif.doc/〇〇8 五、發明說明（w) 第三實施例 圖9表示本發明的第三實施例，圖9所示電路爲圖5 所示電路加以變更者，因此與圖5相同的部分使用同一符 號，不同部分將加以說明。 在圖9中，資料DT2供給正反器電路（flip-flop circuit)27 的輸入端D，控制信號EN3連同時脈(clock)信號CLK供給” 及”(AND)電路28，此”及”(AND)電路28的輸出信號CK2， 供給正反器電路27的時脈信號輸入端CK，此正反器電路 27的輸出端Q，所供給的資料DT2送給低漏電組合電路 22 〇 又上述控制信號EN1，EN3經過”或”(〇R)電路29供給 該正反器電路（flip-flop circuit)24的輸入端D。 茲對上述構成說明其動作情形；如圖9所示電路，正 反器電路（flip-flop CirCmt)21，27按照控制信號Em，EN3 保持資料DTI，DT2，正反器電路24當EN1，EN2之任一 控制信號爲高位準(high-level)時，按照”或”(〇R)電路29之 輸出信號，對應時脈信號CLK的一周期（cyde)產生控制信 號MET，因此低漏電組合電路22，按照控制信號MET， 只在時脈信號CLK的一週期（cycle)間動作，以接受正反器 電路21，27輸出的資料DTI，DT2,此低漏電組合電路22， 當動作期間終了時，保持當前資料而停止。 依上述第三實施例，能得到與第二施例同樣的效果。 -----------41►裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 517455 7 9 2 8pi f. doc/ 0 0 8 A7 ___ B7 五、發明說明（π) 再者，第三實施例的情形，在低漏電組合電路22的後 段有複數系統的時脈（(：1〇(±)信號之情形也可由同樣的控制 方法，能加以實現同樣效果。 第四實施例 圖10表示本發明的第四實施例，圖1 〇所不的電路爲 圖1所示電路加以變更者，與圖1相同部分使用同一符號， 相異部分將加以說明。 上述第一至第三的實施例，對半導體晶片或閘電路(gate circuit)動作時之減低漏電電流加以說明，第四實施例不僅 在半導體晶片或閘電路動作時，並且在待命（standby)時也 可減低漏電電流。 圖10中控制信號EN1和表示待命的待命信號/STBY供 給”及”(AND)電路41，此，，及，，(AND)電路41的輸出端輸出 的控制信號EN1S供給低漏電組合電路11，又控制信號EN2 和待命信號/STBY供給，，及，(AND)電路42，此”及”(AND)電 路42的輸出端輸出的控制信號EN2S供給低漏電組合電路 12，此待命信號/STBY例如爲設定半導體晶片或閘電路(gate circuit)的待命信號。 以上述的構成，說明鶴作之削彡；在動作時待命信 號/STBY成爲高位準(hlgh_level)，因此圖1〇所示之電路按 照控制信號EN1，EN2,與圖1所示之電路有同樣動作。 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297— ^_I_ 經濟部智慧財產局員工消費合作社印製 517455 7928pif.doc/008 A7 ____ B7 發明說明（（b) 相反的如待命信號/STBY成爲低位準（low-level)時，則 爲待命狀態而”及”(AND)電路41,42的輸出信號EN1S，EN2S 成爲低位準（low level)，因此低漏電組合電路η，12，被 強制的成爲非動作狀態，以設定爲低漏電狀態。 依上述第四實施例，按照待命信號/STBY設定低漏電 組合電路11，12爲非動作狀態，所以不單在動作時，在 待命時也可減低漏電電流。 還有上述第一至第四實施例，係將本發明適用於圖11 所示一般閘·時脈(gated · dock)方式的電路時之情形加以 說明；即如圖11所示，由輸入時脈(clock)信號給正反器電 路（flip-flop cii*cuit)51的控制信號，以控制低漏電組合路 52，但非爲此而有所限定。 例如圖12所示之回饋(feedback)方式的資料傳送電路 也可將本發明加以適用，此時例如將供給設在組合電路61 及正反器電路62間的多工器(multiplexei* : MUX)63的控制 信號，供給低漏電組合電路64，連動多工器(MUX)63的動 作，以控制低漏電組合電路64即可。 再者，本發明也可將第一實施例和第二’第三實施例 組合施實，尙可將第四實施例和第一至第三實施例組合實 施，其他在不改變本發明的宗旨範圍尙有種種可能的實施 例。 發明效果 19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------41^ 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 517455 7928pif.doc/008 A7 _B7_ 五、發明說明（〇) 依照以上所詳述的本發明，可提供在電路動作時也可 削減漏電電流以及能大幅削減消耗電流，並可高速動作之 半導體積體電路。 經濟部智慧財產局員工消費合作社印製

-----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 517455 928pif.d〇c/ 008

   經濟部智慧財產局員工消費合作社印製 申請專利範圍 1·〜種半導體積 二組合電路，能按號切換成電源供給時的動 十乍狀態或電源關閉時的減電狀態； 二正反器電路（mp-flop Circuit)，連接在該組合電路的 輸f出端，能按照該控制信號記憶該組合電路的輸出信號； 該組合電路在該正反器電路（flrp-flop ciixint)按照該控 希以言號動作時由該控制信號設定爲動作狀態。 2·如申請專利範圍第1項所述的半導體積體電路，其 中該組合電路包括： —邏輯電路(logical cnxint)，由複數個低臨界値電壓的 第一電晶體所構成； 一弟一電晶體連接在g亥進輯電路（logical circuit)及電源 線之間可由該控制信號開啓(on)，關閉（off)的高臨界値電 壓的電晶體。 3. —種半導體積體電踏 二正反器電路（flip-flop ， 入資料； 一組合電路，連接在該正反器電路（fUp_fl叩circul〇的 輸出端，有電源供給時的動作狀態和電源切斷時的減低漏 電狀態，按照該控制信號設定爲該動作狀態以接受該正反 器電路(fUp-Πορ circuit)的輸出資料。 4. 如申請專利範圍第3項所述的半導體積體電路，其 中該組合電路包括： 一邏輯電路(logical circuit)，由低臨界値電壓的複數個

   按照控制信號保持輸 -----------^--------^---------^^_wl (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 517455 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製

   按照第一控制信 7928pif.d〇c/〇〇8 六、申請專利範圍 第一電晶體所構成； ~弟一電晶體爲連接在該邏輯電路（logical circuit)與電 源線之間，由該控制信號可開啓（on)，關閉（off)的高臨界 値電壓電晶體； 一*保持電路連接在該邏輯電路（logical circuit)的輸出 端’按照該控制信號，該第二電晶體爲關閉（off)時，保持 該邏輯電路（logical circuit)的輸出信號。 5. 如申請專利範圍第3項所述的半導體積體電路，其 中該組合電路包括： —第一邏輯電路(logical circuit)，係由低臨界値電壓的 複數個第一電晶體所構成； 二第二電晶體連接在該邏輯電路(1〇glcal circuit)和電 源線之間，爲由該控制信號開啓（on)，關閉（off)的高臨界 値電壓之電晶體； 一旁路電路(by-pass circuit)，以並聯與該第一邏輯電路 (logical circuit)連接，由經常供給電源的高臨界値電壓的複 數個第三電晶體所構成 6. —種半導體積體 一第一正反器電路(flip· 號，保持第一的輸入資料； 一第二正反器電路（mp-flop circuit)，按照第二控制信 號，保持第二的輸入資料； 一第三正反器電路（flip-flop circuit)，當供給該第一， 第二的控制信號之任一信號時，輸出第三控制信號； 22 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐〉 --I - — II--I Αν ·1111111 tr--------- (請先閱讀背面之注意事項再填寫本頁) 517455 A8 B8 C8 D8 7928pif.doc/008 六、申請專利範圍 一組合電路，連接在該第一、第二正反電路的輸出端， 有電源供給時的動作狀態和電源關閉時的減低漏電狀態， 1女§亥弟二控制ί目號設疋爲該動作狀態’以使接受該第一‘， 第二正反電路（mp-fl〇p circuit)的輸出資料。 7.如申請專利範圍第1項至第5項中任一項所述的半 導體積體電路，更包括： 一待命信號，由待命信號設定爲待命狀態； 一斷流電路，按照該待命信號，切斷控制信號。 -----------裝--------訂---------^A_w— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）