CN100344061C - 低功耗的数字电子电路 - Google Patents

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Abstract

数字电子电路(1)包括用于处理数据(82)的逻辑单元(2)、用于存储在逻辑单元(2)中处理的数据(83)的触发器(3)、电源(4)以及用于触发所述触发器(3)的时钟(5)。逻辑单元(2)当时钟(5)无效时由于不需要它来存储触发器状态而与电源(4)断开，当时钟(5)被启用时与电源(4)连接。为了控制电源的开关，在逻辑单元(2)与电源(4)之间设置由时钟启用信号(6)控制的开关(7)。这种简单添加的开关(7)在芯片上占用较小的面积，却能显著减小约90%的漏电流。电路(1)特别适用于在亚微米工艺设计中使漏电流骤减并且可用于例如移动电信装置中。

Description

低功耗的数字电子电路
本发明涉及数字电子电路，更具体地说，涉及低功耗的定时数字电子电路以及用于降低数字电子电路中功耗的方法。它特别适合于在亚微米工艺设计中使漏电流骤减，而且可有利地用于例如移动电信装置中。
在目前的移动电信集成系统芯片(SoC)中，使用了许多不同的时钟。这样做是为了省电。时钟频率越低、功耗越小。为了更进一步减小电路的功耗，如果不需要任何活动，则使时钟停止。
例如在公报JP-A-08-142456中公开了一种具有省电功能的成像装置。该装置包括成像部分、中央处理器(CPU)、用于与外部主机装置连接的接口以及面板部分。自上次打印操作以来经过预定的一段时间之后，CPU通过发送暂停指令把装置切换到省电模式。因此，振荡电路停止工作并且切断逻辑电源。当接口从外部主机装置接收到数据或者面板部分中的操作开关被触动时，中断信号进入CPU，以便重新启动打印操作。
集成电路(IC)上的特征尺寸越来越小。这使SoC的系统设计者能够越来越多地减小元件尺寸，因此IC上的晶体管数量越来越多。较小的特征尺寸的缺点在于漏电流增加并且正接近工作电流。这意味着，即使电路未处于激活模式(即，时钟禁用)，也有较大电流流过并消耗功率。
漏电流的主要来源是晶体管中的亚阈值电流，当|VGS-VTH|＜0V但|VDS|＞0V时(其中VGS表示栅源电压，VDS表示漏源电压，而VTH表示晶体管的阈值电压)出现。漏电流与VGS是指数关系。对于长沟道晶体管，亚阈值电流与VDS之间的关系是线性的。但是，对于短沟道晶体管，|VDS|的增加导致有效晶体管阈值电压|VTH|的减小。这使差值|VGS-VTH|更大，因此，漏电流按照指数关系随|VDS|而变化。在互补金属氧化物半导体(CMOS)逻辑单元中，常常出现截止的晶体管具有近似等于VDD-VSS的|VDS|(其中VDD表示电源电压，而VSS表示地电压GND)，因此具有相当大的漏电流。
本发明的一个目的是提供一种低功耗的定时数字电子电路，它克服了上述缺陷。本发明的另一个目的是提供一种用于降低定时数字电子电路的功耗的方法。这些和其它问题通过根据本发明的数字电子电路和方法来解决。
数字电路中的信息(数据)存储在记忆元件(触发器)中。在触发器前面的逻辑单元中计算输入数据。当触发器被时钟触发时，更新触发器的内容。只要电源接通并且没有基于时钟信号的触发，存储在触发器中的数据保持不变。本发明利用这样的认识：当时钟无效时，逻辑单元可断开，因为不需要它们来记忆触发器的状态。逻辑单元只在时钟有效时才需要电源。控制电源开关的信号是时钟启用信号。当电源再次接通时，只需要不到一个时钟周期就可恢复输入到触发器的数据。为了断开和接通电源，在逻辑单元与电源之间设置了由时钟启用信号控制开关的开关。这种简单添加的开关在芯片上仅占用较小的面积，但是却能通过利用漏电流与|VDS|之间的指数关系来实现大约90％漏电流的显著减少。
因此，根据本发明的数字电子电路包括用于处理数据的逻辑元件、用于存储在所述逻辑元件中处理的数据的存储元件、用于向所述逻辑元件和所述存储元件提供电力的电源装置、用于产生触发所述存储元件的时钟信号的定时装置、用于启用和禁用所述定时装置对所述存储元件的触发的启用装置以及用于清除和完成所述逻辑元件与所述电源装置之间的连接的开关装置，所述开关装置由所述启用装置来控制开关。
本发明还涉及一种用于降低数字电子电路的功耗的方法，所述电路包括用于处理数据的逻辑元件、用于存储在所述逻辑元件中处理的数据的存储元件、用于向所述逻辑元件和所述存储元件提供电力的电源装置、用于产生触发所述存储元件的时钟信号的定时装置；所述方法包括当禁用所述存储元件的触发时清除所述逻辑元件与所述电源装置之间的连接以及当启用所述存储元件的触发时完成所述逻辑元件与所述电源装置之间的连接的步骤。
本发明的有利实施例在从属权利要求中定义。
下面参照所附示意图来更详细地描述本发明以及用于对比的先有技术。
图1表示根据先有技术的简单CMOS电路的电路图。
图2表示根据先有技术的具有时钟选通功能的数字电路的框图。
图3表示根据本发明的CMOS电路的电路图。
图4表示根据本发明的时钟选通和电源启用功能的数字电路的框图。
图5表示根据本发明的数字电路的另一实施例的框图。
图6表示图5中所示数字电路的子电路的框图。
图7表示图5中的数字电路的仿真结果的示意图，其中图7(a)在电压-时间示意图中表示启用信号，图7(b)在电流-时间示意图中表示电源电流。
在图1中，根据先有技术的极其简单的CMOS电路102、即反相器作为本发明所要解决的问题的举例说明来表示。电路102包括两个晶体管121和122、输入引脚IN以及输出引脚out。电源电压VDD和地电压VSS加至电路102。如果输入引脚IN为低电平，则第一晶体管121截止，第二晶体管122导通。输出引脚out上的电压以及因而得到的第一晶体管121的漏极D上的电压为高电平(VDD)。因此，第一晶体管121具有等于VDD-VSS的漏源电压VDS，因而即使电路102中没有渡越，它也具有相当大的漏电流。这在CMOS电路的每个逻辑门中都会发生。
图2表示根据先有技术的具有时钟选通功能的数字电路101的框图。箭头181-184表示通过电路101的数据流。电路101中的信息(数据)存储在存储元件(触发器)103、103’中。在逻辑元件102中计算触发器103的输入数据183，逻辑元件102包括触发器103前面的逻辑单元。当时钟105触发了触发器103时，更新触发器103的内容。通过在“与”门156中组合时钟线105和启用线106来由启用线106启用和禁用时钟105。电源线104向逻辑元件102和触发器103、103’提供电力。只要电源104接通并且没有基于时钟信号的触发，触发器103中存储的数据就保持不变。
借助于图4来说明本发明，图4表示根据本发明的具有时钟选通功能的数字电路1的框图。图4的框图与图2的框图类似，而且也采用类似的参考标号。当时钟5无效时，逻辑元件2断开，因为不需要它来存储触发器状态。逻辑元件2只在时钟5有效时才需要电源4。控制电源4开关的信号是时钟启用信号6。当电源再次接通时，只需要不到一个时钟周期来恢复输入到触发器3的数据。
与图2的电路相比，根据本发明的数字电路1包括额外的开关7，例如开关晶体管，用于将逻辑元件2与电源4连接和断开。开关7由时钟启用信号6来控制；为了在开关输入线72上获得正确的信号，时钟启用信号6通过逻辑反相器71反相为“启用否”信号。下面讨论开关7对漏电流的作用。当时钟5有效时开关7接通，因此，只要开关晶体管7上的电压降足够小，即其宽度对长度之比(W/L)足够大，则对电路功能性无任何影响。当时钟5无效时，开关7断开。如果开关晶体管7足够长，则其漏电流小，由此使通过逻辑元件2的总漏电流最小。但是，即使开关晶体管7具有与逻辑元件2中使用的晶体管相同的长度，也能明显地减小漏电流。原因如下：在从VDD到VSS(GND)的所有路径中，至少有两个晶体管是截止的，即，开关晶体管7和CMOS逻辑元件2中的至少一个晶体管21(参照图3)。这样，存在由截止的晶体管7、21构成的分压器，而且这种晶体管7、21的VDS电压大致二等分。由于上述指数关系，VDS的二等分明显减小了漏电流。
下面，再次讨论反相器示例(参照图1)，但是在根据本发明的实施例1中。图3中说明根据本发明的反相器1。它包括P沟道MOS晶体管7，用于当逻辑电路2无效时切断电源4。如果再假定输入IN为低电平，则第一晶体管21截止，第二晶体管22导通。但是，如果输入“启用否”为高电平，则开关晶体管7也截止。分压器由两个截止的晶体管21、7构成，它们二等分漏源电压VDS。减小到二分之一的VDS电压由于上述电压-电流的指数关系而使漏电流骤减。
已经完成了对应于由图4和图3组合得到的实施例的电路1的模拟仿真，其中采用C050技术模型以及P沟道MOS开关7，开关7具有最小晶体管长度L和逻辑晶体管21、22的最小宽度的10倍的宽度。仿真结果表明，当电源4断开时，逻辑部件2的电流消耗减小到十分之一。这证明了以上给出的分析。虽然开关晶体管7比逻辑部件2中的晶体管21、22宽并且具有最小长度，但是减小了总的漏电流。在CMOS 18技术中重复同样的仿真，再次表明电流消耗减小到十分之一。应当指出，这些仿真中监测的电流是总漏电流，包括反偏的寄生二极管所导致的漏电流，即不仅仅是亚阈值晶体管电流。还应当指出，这些仿真结果是在未优化开关晶体管尺寸的前提下获得的。
图5表示作为示例来仿真的电路。它具有两个实例，即逻辑子电路23、23’。在位于图上部的第一实例23中，当启用信号6为低电平时，利用P沟道晶体管开关7将电源4断开。在位于图下部的第二实例23’中，电源4’始终接通。
在图6中，详细表示了在图5的仿真示例中使用的逻辑子电路23。它由逻辑门2和触发器3构成。逻辑门2的电源4可以断开，而触发器的电源始终接通(图中未示出，作为全局信号)。
图5的电路的仿真结果示于图7(a)和图7(b)中。图7(a)中所示的信号是启用线6上的启用信号。图7(b)中所示的两个信号当组合逻辑部件2接通、即连接到第二子电路23’时是电源电流vddr，当组合逻辑部件2断开、即利用P沟道MOS开关7与第一子电路23断开时是电源电流vddq。当启用信号为低电平时，vddr的值为1.072nA，在子电路23’的第二实例中，这是所有组合逻辑门2的总漏电流。vddq的值为102.4pA，在子电路23的第一实例中，这是所有组合门的总漏电流。因此，利用一个开关晶体管7，将漏电流减少到十分之一。仿真还证明，开关晶体管7的引入并未影响电路1在时钟5有效时的工作特性。
在上述实施例和仿真中，采用P沟道MOS晶体管、最好是P沟道MOSFET晶体管作为开关7。也可采用N沟道MOS晶体管，即，作为备选方案可以断开VSS(GND)，也可采用两种晶体管类型(P沟道MOS和N沟道MOS)。可以采用每个逻辑元件2对应一个开关晶体管7(如图3和4所示)，或者包含多个单元的逻辑元件2对应一个开关晶体管7(如图5和6所示)。
在任何情况下，本发明通过引入简单的附加措施而得到明显的功耗降低。它可有利地用于例如移动电信装置中，以便减小它们在待机模式下的功耗。

Claims (10)

1.一种数字电子电路，包括：
用于处理数据的逻辑元件(2)；
存储元件(3，3’)；
用于向所述逻辑元件(2)提供电力的电源装置(4)；
用于产生时钟信号(clk)的定时装置；
用于产生启用信号以启用和禁用对所述存储元件(3，3’)的触发的启用装置，其中，根据时钟信号(clk)和启用信号产生触发信号，用此触发信号来触发所述存储元件(3，3’)；以及
用于清除和完成所述逻辑元件(2)与所述电源装置(4)之间的连接的开关装置(7)；
其特征在于：
所述逻辑元件(2)是利用所述启用信号通过控制所述开关装置(7)被激励的；以及
当所述存储元件(3)收到触发信号时，所述逻辑元件(2)输出处理过的存储在存储元件(3)中的数据，其中设置电源装置(4)，以向所述存储元件(3)提供电力。
2.根据权利要求1所述的数字电子电路，其特征在于：所述开关装置(7)包括晶体管。
3.根据权利要求2所述的数字电子电路，其特征在于：所述晶体管是P沟道MOS晶体管和/或N沟道MOS晶体管。
4.根据权利要求1所述的数字电子电路，其特征在于：所述存储元件(3，3’)包括触发器。
5.根据权利要求1所述的数字电子电路，其特征在于：所述电路是用CMOS工艺制造的。
6.根据权利要求1所述的数字电子电路，其特征在于：所述电路包括多个逻辑元件(2)并且为各个逻辑元件(2)分配开关装置(7)。
7.根据权利要求1所述的数字电子电路，其特征在于：所述电路包括多个逻辑元件(2)并且为两个或两个以上逻辑元件(2)分配开关装置(7)。
8.一种移动电信装置，它包括根据以上权利要求中任一项所述的数字电子电路。
9.一种用于降低数字电子电路功耗的方法，所述电路包括：
用于处理数据的逻辑元件(2)；
存储元件(3，3’)；
用于向所述逻辑元件(2)和所述存储元件(3)提供电力的电源装置(4)；
用于产生时钟信号(clk)的定时装置；
用于产生启用信号以启用和禁用对所述存储元件(3，3’)的触发的启用装置，其中，根据时钟信号(clk)和启用信号产生触发信号，用此触发信号来触发所述存储元件(3，3’)；以及
处于所述逻辑元件(2)与所述电源装置(4)之间的开关装置(7)，
其特征在于，所述方法包括以下步骤：
利用所述启用信号通过控制所述开关装置(7)激励所述逻辑元件(2)；
当禁用所述存储元件(3)的触发时，清除所述逻辑元件(2)与所述电源装置(4)之间的连接，以及
当启用所述存储元件(3)的触发时，完成所述逻辑元件(2)与所述电源装置(4)之间的连接。
10.根据权利要求9所述的方法，其特征在于：在所述存储元件(3)的触发被禁用之后立刻清除所述连接，而在所述存储元件(3)的触发被启用之前立刻完成所述连接。
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