CN100508070C - 一种降低存储器功耗的方法及系统 - Google Patents
一种降低存储器功耗的方法及系统 Download PDFInfo
- Publication number
- CN100508070C CN100508070C CNB2007100986294A CN200710098629A CN100508070C CN 100508070 C CN100508070 C CN 100508070C CN B2007100986294 A CNB2007100986294 A CN B2007100986294A CN 200710098629 A CN200710098629 A CN 200710098629A CN 100508070 C CN100508070 C CN 100508070C
- Authority
- CN
- China
- Prior art keywords
- sram
- clock
- enable signal
- door
- power consumption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000005070 sampling Methods 0.000 claims abstract description 14
- 238000012360 testing method Methods 0.000 claims description 43
- 230000003068 static effect Effects 0.000 claims description 7
- 238000012905 input function Methods 0.000 claims description 6
- 230000008676 import Effects 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 238000013461 design Methods 0.000 abstract description 7
- 230000002035 prolonged effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000009467 reduction Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Images
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
本发明提供了一种降低存储器功耗的方法，该方法包括：延长静态存储器(SRAM)门控时钟的采样时间，通过使用延长后的门控时钟对存储器使能信号进行采样来控制SRAM。另外，本发明还提供了一种降低存储器功耗的系统，该系统包括：SRAM、或门、与门以及至少一个延时单元。利用本发明能够降低存储器的功耗，适应当今低功耗小面积的系统设计趋势。
Description
技术领域
本发明涉及数据存储控制技术，尤其涉及一种降低存储器功耗的方法及系统。
背景技术
任何一个通信系统中通常都会存在大量的数据处理单元，而每一个数据处理单元往往都需要与之对应的数据存储单元来进行数据的保存。静态存储器(SRAM)是通信系统设计中不可或缺的数据存储单元，它的功耗也是整个系统功耗中最大的，甚至超过60％。如今随着系统设计规模和数据处理量的不断增大，静态存储器的需求在不断增加，与此同时静态存储器所带来的功耗也在不断增加。因此，对于当今低功耗小面积的系统设计趋势来说，如何降低存储器的功耗已经成为一个炙手可热的课题。
图1所示为现有技术中对SRAM进行控制的示意图。图1中，将存储器使能信号与主时钟相或得到门控时钟，门控时钟通过采样使能信号对SRAM进行控制，如启动或关闭SRAM。对于SRAM而言，当低电平有效的使能信号拉高、门控时钟关闭、数据信号线保持不变这三个条件同时满足时，SRAM在不工作时的功耗才能达到最低。通常为了降低存储器的功耗，会在不使用SRAM时将SRAM使能信号拉高，同时用使能信号对相应的时钟进行门控，关闭门控时钟，从而使SRAM在不工作时保持关闭状态，以降低功耗。
图2示出了与图1相对应的主时钟、使能信号及门控时钟的时序图。图2中，使能信号通过在主时钟的上升沿跳变为高电平来关闭SRAM和门控时钟，同时门控时钟也被拉为高电平。众所周知，在实际电路中，为了保证时钟能够安全采样到数据信号的变化，要求数据信号的变化必须具有一定的建立时间(setup time)和保持时间(ho1d time)，具体参见图3所示。但是在图2中，由于门控时钟是在使能信号跳变为高电平的同时被拉高的，使能信号的变化并不能满足门控时钟对其建立时间和保持时间的要求，因此，门控时钟在并未采样到使能信号变为高电平这一变化时就被关闭了，从而导致实际上SRAM并没有真正被关闭。这样容易产生很大的漏电流，造成系统功耗的浪费，这对于当今低功耗小面积的系统设计趋势来说非常不利。
另外，参见图4所示的存储器系统结构示意图，除了SRAM，存储器系统一般还包括测试控制单元。SRAM和测试控制单元受同一个时钟信号控制，在功能模式下，该时钟为功能时钟；在测试模式下，该时钟为测试时钟。测试控制单元在测试时钟的作用下对SRAM进行测试。由于整个存储器系统所使用的时钟在任何时候都是有效的，因此，在功能模式下，测试控制单元同样需要在功能时钟的作用下翻转，并产生一定的功耗。但是，由于在功能模式下测试控制单元实际上完全可以不用翻转，因此，这种系统时钟控制方案容易造成功耗的浪费，这对于当今低功耗小面积的系统设计趋势同样非常不利。
发明内容
有鉴于此，本发明的主要目的在于提供一种降低存储器功耗的方法及系统，以降低存储器的功耗。
为达到上述目的，本发明提供的降低存储器功耗的方法如下：
延长静态存储器SRAM门控时钟的采样时间，通过使用延长后的门控时钟对存储器使能信号进行采样来控制SRAM，其中，所述延长SRAM门控时钟的采样时间包括：通过延时单元将存储器使能信号至少延迟一个时钟周期得到使能延迟信号，并通过与门将使能延迟信号与原始使能信号相与得到有效使能信号，然后通过或门将有效使能信号与SRAM的主时钟相或得到门控时钟。
该方法进一步包括：在功能模式下停止向SRAM的测试控制单元输入功能时钟。
所述在功能模式下停止向SRAM的测试控制单元输入功能时钟包括：将主时钟与测试控制使能相与，并将相与结果输入测试控制单元。
该方法进一步包括：在SRAM的时钟输入处增加选择器，选择器受测试控制使能的控制，在功能模式下向SRAM输入所述门控时钟，在测试模式下向SRAM输入所述主时钟与测试控制使能的相与结果。
本发明提供的降低存储器功耗的系统包括：静态存储器SRAM、或门、第一与门以及至少一个延时单元，其中，
延时单元，用于对存储器使能信号进行延时处理，并将延时后的使能信号输出给第一与门；
第一与门，用于将延时后的使能信号与原始使能信号相与，并将相与结果输出给或门；
或门，用于将第一与门输出结果与主时钟相或，并将相或结果输入SRAM。
该系统进一步包括：测试控制单元、第二与门以及与或门相连的选择器，其中，第二与门，用于将主时钟与测试控制使能相与，并将相与结果输出给测试控制单元和选择器；
选择器受测试控制使能的控制，在功能模式下向SRAM输入或门输出结果，在测试模式下向SRAM输入第二与门输出结果。
由此可见，本发明通过延长SRAM门控时钟的采样时间，使得门控时钟就可以有足够的时间对存储器使能信号的高电平进行采样。从而可以实现SRAM的真正关闭，减少漏电流的产生，降低存储器的功耗，顺应了当今低功耗小面积的系统设计趋势。另外，本发明提供的在功能模式下停止向测试控制单元输入功能时钟的方法，能够避免测试控制单元在功能模式下的无谓翻转而造成的功耗浪费，同样也降低了存储器的功耗。
附图说明
图1为现有技术中对SRAM进行控制的示意图。
图2为与图1相对应的信号时序图。
图3为正常情况下时钟与数据信号的时序图。
图4为现有技术中的存储器系统结构示意图。
图5为本发明实施例一中降低存储器功耗的系统结构示意图。
图6为本发明实施例一中的信号时序图。
图7为本发明实施例二中降低存储器功耗的系统结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，下面参照附图并举实施例，对本发明作进一步详细说明。
本发明的基本思想是：延长SRAM门控时钟的采样时间，使用延长后的门控时钟对存储器使能信号进行采样，并根据采样结果对SRAM进行控制。
延长了SRAM门控时钟的采样时间后，门控时钟就可以有足够的时间对存储器使能信号的高电平进行采样。从而可以实现SRAM的真正关闭，减少漏电流的产生，降低存储器的功耗。
具体关于如何延长SRAM门控时钟的采样时间，可以有很多种实现方法。比如，参见图5所示的降低存储器功耗的系统结构示意图，该系统主要包括：SRAM、或门、与门以及两个级联的延时单元。其中，延时单元用于对存储器使能信号进行延时处理；原始的使能信号以及各个延时单元输出的延时后的使能信号组成与门的输入；与门的输出以及主时钟构成或门的输入；或门的输出即SRAM门控时钟。
图6示出了与图5相对应的信号时序图。其中，第一延时信号表示由第一级延时单元输出的延迟了一个时钟周期的使能信号；第二延时信号表示由第二级延时单元输出的延迟了两个时钟周期的使能信号；有效使能信号表示与门输出的信号。
由图6可见，相比于直接将原始使能信号与主时钟相或可得到的门控时钟，有效使能信号与主时钟相或得到的门控时钟被拉长了两个时钟周期。也就是说，门控时钟采样使能信号的时间被延长，使得对使能信号的采样有了足够的建立时间和保持时间，门控时钟在被关闭前肯定能采样到使能信号的高电平变化，这保证了使能信号可以在SRAM空闲时及时关闭时钟，实现系统功耗的降低。
需要说明的是，图5所示仅为本发明的较佳实施例，在实际应用中，还可以采取其它的方法来延长门控时钟的采样时间。另外，关于延时单元的个数也不限于两个，可以只采用一个延时单元，或者采用两个以上的延时单元。虽然延时单元越多，门控时钟的采样时间就越长，门控时钟采样到使能信号变化的概率就越大，但是，过多的延时单元容易造成系统面积的增大以及成本的增加。
另外，为了避免测试控制单元在功能模式下的无谓翻转造成的功耗浪费，可以采用在功能模式下停止向测试控制单元输入功能时钟的方法。比如，参见图7所示，在测试控制单元的时钟输入处增加一个与门，这里为便于区分，将该新增加的与门记作与门2，并将或门之前的与门记作与门1。其中，与门2的输入是主时钟和测试控制使能。在测试控制使能的作用下，与门2用于在测试模式下向测试控制单元提供测试时钟，在功能模式下屏蔽功能时钟。这样，在功能模式下，测试控制单元就会被关闭，不会进行无谓的寄存器翻转，从而降低了功耗。
同时，为了保证SRAM的正常工作，在SRAM的时钟输入处增加一个选择器，选择器的输入是与门2的输出、或门的输出以及测试控制使能。选择器受测试控制使能的控制在功能时钟和测试时钟之间进行选择：在功能模式下，选择器将或门的输出即功能时钟接入SRAM；在测试模式下，选择器将与门的输出即测试时钟接入SRAM。
以上所述对本发明的目的、技术方案和有益效果进行了进一步的详细说明，所应理解的是，以上所述并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1、一种降低存储器功耗的方法，其特征在于，该方法包括：
延长静态存储器SRAM门控时钟的采样时间，通过使用延长后的门控时钟对存储器使能信号进行采样来控制SRAM，其中，所述延长SRAM门控时钟的采样时间包括：
通过延时单元将存储器使能信号至少延迟一个时钟周期得到使能延迟信号，并通过与门将使能延迟信号与原始使能信号相与得到有效使能信号，然后通过或门将有效使能信号与SRAM的主时钟相或得到门控时钟。
2、根据权利要求1所述的方法，其特征在于，该方法进一步包括：
在功能模式下停止向SRAM的测试控制单元输入功能时钟。
3、根据权利要求2所述的方法，其特征在于，所述在功能模式下停止向SRAM的测试控制单元输入功能时钟包括：
将主时钟与测试控制使能相与，并将相与结果输入测试控制单元。
4、根据权利要求3所述的方法，其特征在于，该方法进一步包括：
在SRAM的时钟输入处增加选择器，选择器受测试控制使能的控制，在功能模式下向SRAM输入所述门控时钟，在测试模式下向SRAM输入所述主时钟与测试控制使能的相与结果。
5、一种降低存储器功耗的系统，其特征在于，包括：静态存储器SRAM、或门、第一与门以及至少一个延时单元，其中，
延时单元，用于对存储器使能信号进行延时处理，并将延时后的使能信号输出给第一与门；
第一与门，用于将延时后的使能信号与原始使能信号相与，并将相与结果输出给或门；
或门，用于将第一与门输出结果与主时钟相或，并将相或结果输入SRAM。
6、根据权利要求5所述的系统，其特征在于，该系统进一步包括：测试控制单元、第二与门以及与或门相连的选择器，其中，
第二与门，用于将主时钟与测试控制使能相与，并将相与结果输出给测试控制单元和选择器；
选择器受测试控制使能的控制，在功能模式下向SRAM输入或门输出结果，在测试模式下向SRAM输入第二与门输出结果。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007100986294A CN100508070C (zh) | 2007-04-23 | 2007-04-23 | 一种降低存储器功耗的方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007100986294A CN100508070C (zh) | 2007-04-23 | 2007-04-23 | 一种降低存储器功耗的方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101071633A CN101071633A (zh) | 2007-11-14 |
| CN100508070C true CN100508070C (zh) | 2009-07-01 |
Family
ID=38898786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007100986294A Expired - Fee Related CN100508070C (zh) | 2007-04-23 | 2007-04-23 | 一种降低存储器功耗的方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100508070C (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101959291B (zh) * | 2009-07-16 | 2012-10-03 | 北京中电华大电子设计有限责任公司 | 一种无线局域网卡芯片的时钟管理方法 |
| US8963597B1 (en) * | 2013-10-02 | 2015-02-24 | Nanya Technology Corporation | Cross-domain enablement method and electronic apparatus |
| CN104598160A (zh) * | 2013-10-31 | 2015-05-06 | 北京航天长征飞行器研究所 | 一种降低nand flash控制器功耗的方法 |
| CN115792579A (zh) * | 2023-01-05 | 2023-03-14 | 旋智电子科技（上海）有限公司 | 用于控制测试模式的电路和方法 |
-
2007
- 2007-04-23 CN CNB2007100986294A patent/CN100508070C/zh not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 四位低功耗嵌入式微控制器的设计与实现. 庞科，张生才，李树荣，胡泽军，金鹏.电子器件，第27卷第1期. 2004 |
| 四位低功耗嵌入式微控制器的设计与实现. 庞科，张生才，李树荣，胡泽军，金鹏.电子器件，第27卷第1期. 2004 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101071633A (zh) | 2007-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9450578B2 (en) | Integrated clock gater (ICG) using clock cascode complimentary switch logic | |
| EP1486857A2 (en) | Method and apparatus for clock gating clock trees to reduce power dissipation | |
| US20180247682A1 (en) | Methods for reading data from a storage buffer including delaying activation of a column select | |
| US20130015904A1 (en) | Power gating control module, integrated circuit device, signal processing system, electronic device, and method therefor | |
| US20030006806A1 (en) | Data-driven clock gating for a sequential data-capture device | |
| CN108806742B (zh) | 随机存取存储器并且具有与其相关的电路、方法以及设备 | |
| US20100153759A1 (en) | Power gating technique to reduce power in functional and test modes | |
| Mahendra et al. | Energy-efficient precharge-free ternary content addressable memory (TCAM) for high search rate applications | |
| US9214924B2 (en) | Integrated circuit and method for reducing an impact of electrical stress in an integrated circuit | |
| CN100508070C (zh) | 一种降低存储器功耗的方法及系统 | |
| CN105680830A (zh) | 一种支持多路时钟的无毛刺切换电路 | |
| CN205507633U (zh) | 一种基于FPGA的高性能运算PCI-e加速卡 | |
| CN103500243B (zh) | 一种自适应pvt变化的时钟电路设计方法 | |
| US8503264B1 (en) | Reducing power consumption in a segmented memory | |
| CN101069350B (zh) | 使用选择性电源选通来降低功耗的设备和方法 | |
| Yamamoto et al. | Nonvolatile flip-flop using pseudo-spin-transistor architecture and its power-gating applications | |
| US10712807B2 (en) | Methods and apparatus for saving always on (AON) routing of signals across chips | |
| CN104168012A (zh) | 电压电平转换器和实现其的系统 | |
| CN107037870A (zh) | 一种fpga电源控制电路及fpga芯片 | |
| CN1980062A (zh) | 一种降低fpga芯片功耗的电路和方法 | |
| CN105262705B (zh) | 一种基于当值缓存降低片上网络静态功耗的方法 | |
| US20150332757A1 (en) | Configurable delay circuit and method of clock buffering | |
| CN102324923B (zh) | 一种电平移位电路 | |
| Shuto et al. | Analysis of static noise margin and power-gating efficiency of a new nonvolatile SRAM cell using pseudo-spin-MOSFETs | |
| US7099170B1 (en) | Reduced turn-on current content addressable memory (CAM) device and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090701 Termination date: 20120423 |