CN105915209B - 一种多功能低功耗熔丝修调控制电路及其控制方法 - Google Patents

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Abstract

本发明涉及一种多功能低功耗熔丝修调控制电路,包括两个熔丝修调控制电路,两个熔丝修调控制电路形成差分电路;所述熔丝修调控制电路包括熔丝单元电路及开关控制电路,所述熔丝单元电路包括或非门NOR、熔断NMOS管N1、检测NMOS管N2、开关NMOS管N3,所述开关控制电路包括开关S1~S4以及存储单元,所述存储单元具有第一输入端、第二输入端以及输出端OUTPUT。本发明通过利用开关时序来实现熔丝信号的初始化、数据的写入、数据的读出。

Description

一种多功能低功耗熔丝修调控制电路及其控制方法
技术领域
本发明属于模拟集成电路技术领域,特别涉及一种多功能低功耗熔丝修调控制电路及其控制方法。
背景技术
逐次逼近(SAR:Successive-Approximation-Register,逐次逼近寄存器)ADC是常用的ADC结构类型之一,具有结构简单、易集成、低功耗等优势,并获得了广泛应用。然而,随着集成电路设计技术及工艺特征尺寸的减小,SOC规模越来越大,对嵌入其中的ADC的功耗和性能都提出了更严格的要求。
熔丝修调技术在SARADC等芯片中得到广泛应用,通过熔断控制熔丝输出信号,从而来控制外部信号以优化电路关键参数,提高SARADC性能。
传统熔丝结构单一,在时序操作上简单。但仅能实现一次性的熔断操作,并且在操作后读取数据功耗较高,其功能单一,已经无法满足目前复杂的电路设计和多功能要求。
发明内容
鉴于此,本发明的目的是提供一种多功能低功耗熔丝修调控制电路及控制方法。
本发明的目的之一通过如下技术方案来实现的:一种多功能低功耗熔丝修调控制电路,包括两个熔丝修调控制电路,两个熔丝修调控制电路形成差分电路;所述熔丝修调控制电路包括熔丝单元电路及开关控制电路,
所述熔丝单元电路包括或非门NOR、熔断NMOS管N1、检测NMOS管N2、开关NMOS管N3,或非门NOR的输出端与熔断NMOS管N1的栅极连接,熔断NMOS管N1的源极接地,熔断NMOS管N1的漏极与熔丝FUSE的负端相连接,熔丝FUSE的负端定义为A点;检测NMOS管N2的漏极与熔丝FUSE的负端相连接,检测NMOS管N2的源极与开关NMOS管N3的漏极连接,开关NMOS管N3的源极接地;
所述开关控制电路包括开关S1~S4以及存储单元,所述存储单元具有第一输入端、第二输入端以及输出端OUTPUT;开关S4并联于第一输入端与第二输入端之间;开关S3串联于检测NMOS管N2的漏极与第一输入端之间;开关S3与第一输入端的连接端定义为B点;开关S2的一端与第二输入端连接,开关S2的另一端与开关S1的一端连接,开关S1的另一端与输出端OUTPUT连接,开关S1与开关S2的连接端定义为INOUT端;
所述或非门NOR的其中一个输入端作为使能端EN,另一个输入端与B点连接;
开关S3与开关NMOS管N3具有相同的输入信号;
其中一个熔丝修调控制电路的A点与另一个熔丝修调电路中的检测NMOS管N2的栅极连接,
其中一个熔丝修调控制电路中的检测NMOS管N2的栅极与另一个熔丝修调控制电路的A点连接。
进一步,熔断NMOS管N1为宽长比较大的MOS管,检测NMOS管N2与开关NMOS管N3为宽长比较小的MOS管。
进一步,开关输入信号为高电平时,开关S1~S4闭合;开关输入信号为低电平时,开关S1~S4断开。
本发明的目的之一通过如下技术方案来实现的:一种多功能低功耗熔丝修调控制电路的控制方法,包括:
1)初始化,直接将A点的熔丝数据读取到B点并通过存储单元保持到输出端OUTPUT不变;
2)写入数据,通过控制开关将数据写入到B点并通过,通过存储单元将数据保持在B点与输出端OUTPUT不变。
3)读出数据,通过控制开关将数据从INOUT端口读出;
4)真熔断,根据写入数据,通过EN决定是否熔断熔丝。
由于采用了以上技术方案,本发明具有以下有益技术效果:
通过采用不同的开关控制方法,可以实现熔丝数据的初始化、写入以及读出,使熔丝修调控制电路实现多种功能。每个过程都可以控制各个开关的导通时间,可以通过降低这个时间来减少电路的功耗,同时在这个导通时间的数据操作内只消耗很低功耗。只有当需要对熔丝数据进行操作时才消耗功耗;当完成熔丝存储单元数据操作后,电路不再消耗功耗,这样使电路在整个过程中实现低功耗操作。
附图说明
为了使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明作进一步的详细描述,其中:
图1为一种多功能低功耗熔丝修调控制电路的电路图;
图2为外部差分电路的电路图;
图3为初始化熔丝的波形图;
图4为写入数据过程的波形图;
图5为读出数据过程的波形图。
具体实施方式
以下将结合附图,对本发明的优选实施例进行详细的描述;应当理解,优选实施例仅为了说明本发明,而不是为了限制本发明的保护范围。
一种多功能低功耗熔丝修调控制电路20,包括两个熔丝修调控制电路10(后文用模块M1和模块M2代替),两个熔丝修调控制电路形成差分电路;所述熔丝修调控制电路包括熔丝单元电路101及开关控制电路102,
所述熔丝单元电路包括或非门NOR、熔断NMOS管N1、检测NMOS管N2、开关NMOS管N3;或非门NOR的输出端与熔断NMOS管N1的栅极连接,决定熔丝是否熔断;熔断NMOS管N1的源极接地,熔断NMOS管N1的漏极与熔丝FUSE的负端相连接,熔丝FUSE的负端定义为A点;检测NMOS管N2的漏极与熔丝FUSE的负端相连接,检测NMOS管N2的源极与开关NMOS管N3的漏极连接,开关NMOS管N3的源极接地。在本实施例中,熔断NMOS管N1为宽长比较大的MOS管以达到栅极电压为高电平时更大电流熔断熔丝;检测NMOS管N2与开关NMOS管N3为宽长比较小的MOS管。
所述开关控制电路包括开关S1~S4以及存储单元,其连接方式如图1所示。所述存储单元具有第一输入端、第二输入端以及输出端OUTPUT;开关S4并联于第一输入端与第二输入端之间;开关S3串联于检测NMOS管N2的漏极与第一输入端之间;开关S3与第一输入端的连接端定义为B点;开关S2的一端与第二输入端连接,开关S2的另一端与开关S1的一端连接,开关S1的另一端与输出端OUTPUT连接,开关S1与开关S2的连接端定义为INOUT端;所述或非门NOR的其中一个输入端作为使能端EN,另一个输入端与B点连接;开关S3与开关NMOS管N3具有相同的输入信号;其中一个熔丝修调控制电路的A点与另一个熔丝修调电路中的检测NMOS管N2的栅极连接,其中一个熔丝修调控制电路中的检测NMOS管N2的栅极与另一个熔丝修调控制电路的A点连接。
在本实施例中,开关输入信号为高时闭合,开关输入信号为低时开关断开;S3的信号与开关NMOS管的N3栅极信号相同;S4闭合时存储单元使能,存储单元锁存数据并可以将数据保持到输出端OUTPUT不变,同时将数据保持到B点不变,S4断开时存储模块不工作。
本发明还提供一种多功能低功耗熔丝修调控制电路的控制方法,包括:
1)初始化,直接将A点的熔丝数据读取到B点并通过存储单元保持到输出端OUTPUT不变;
2)写入数据,通过控制开关将数据写入到B点并通过,通过存储单元将数据保持在B点与输出端OUTPUT不变。
3)读出数据,通过控制开关将数据从INOUT端口读出;
4)真熔断,根据写入数据,通过EN决定是否熔断熔丝。
具体地,
1.熔丝的低功耗读取
在每次工作之前,需要对熔丝的数据进行读取,即初始化熔丝数据。
附图3为初始化熔丝的时序图。开关S1~S4动作,此时S1、S2断开,数据无法写入与读出。S3在T1时刻闭合,同时S4由闭合到断开,此时存储单元不工作,读取A点数据。在T2时刻S3由闭合到断开,S4同时由断开到重新闭合,存储单元工作并将A点数据保持在输出端OUTPUT不变,此时熔丝数据从输出端OUTPUT输出。当S3为高电平时,此时S5为高电平,由电源端经过熔丝FUSE正负端、检测NMOS管N2漏源极、开关NMOS管N3漏源极有到地通路,会产生电流,但读取熔丝数据时间短(6ns),数据在能被保持到输出端OUTPUT,同时实现极低功耗。
2.数据的低功耗写入
附图4为数据的低功耗写入时序图。S2在T3时刻由断开到闭合(闭合时间可以根据外部时钟长度来控制,可以通过控制闭合时间长短控制功耗),同时S4由闭合到断开,数据写入到B点。当数据写入完毕,T4时刻S2断开、S4闭合,存储单元使能将写入B点数据保持并将B点数据保持在输出端OUTPUT不变,此时写入数据可以从输出端OUTPUT输出。由于写入数据时间可以根据电路实际控制,该时间通常被控制到1us以内,当S2为高电平时,此时S5为高电平,S3为低电平,没有由电源端经过熔丝FUSE有到地通路,所以写入数据能实现极低功耗。
3.数据的低功耗读出
附图5为数据的低功耗读出时序图。数据的写入分为两个步骤,S2、S3、S4断开。T5时刻S1由断开到闭合(闭合时间可以根据外部时钟长度来控制,在速度能允许情况下可以将此时间缩短以降低功耗,以通过控制闭合时间长短控制功耗)。当数据读出完毕后,T6时刻S1断开,数据从INOUT端读出。在读出数据过程中,没有由电源端经过熔丝FUSE到地通路,所以读出数据能实现极低功耗。
4.真实熔断操作
真实熔断,即控制信号通过对熔丝进行熔断操作,实现状态固化,信号的永久输出。真实熔断前NOR的EN端常高,即N1栅极输入常低,熔丝不熔断。当写入真实熔断数据后,数据被存储单元保持在B点,即NOR一端。当EN为低电平时启动真熔断操作,当真实熔断数据为高电平时,NOR输出为低,熔丝不熔断,固化后A点数据为高电平;当真实熔断数据为低电平时,NOR输出为高,熔丝熔断,固化后A点数据为低电平。固化后重复操作熔丝初始化数据时读出固化后数据。
5.外部低功耗差分熔丝实现形式
外部低功耗差分熔丝实现形式如附图2。M1与M2模块内部结构如10低功耗多功能熔丝修调模块,M1模块A点与M2模块A点通过差分形式连接到对方的S5端,即10模块的开关NMOS管N2的栅极。M1模块不输出,但作为写入数据,保存数据,读出数据使用;M2模块在此基础上还可以作为输出使用。当没有初始化熔丝时,S5连接开关NMOS管N2的栅极,S3断开,没有从电源到地通路,不消耗功耗。需要真熔断固化熔丝数据时,当M2模块需要输出1时,则熔断M1模块熔丝,对于M2模块其S5即开关NMOS管N2的栅极一直为低电平,在初始化熔丝时差分熔丝只会有M1模块会产生一个从电源到地的通路;当M2模块需要输出0时,则熔断M2模块熔丝,对于M1模块其S5即开关NMOS管N2的栅极一直为低电平,在初始化熔丝时差分熔丝只会有M2模块会产生一个从电源到地的通路,这两种情况都只有一个模块多消耗功耗,相比于传统结构只消耗一半功耗,实现了更低功耗操作。
以上所述仅为本发明的优选实施例,并不用于限制本发明,显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (4)

1.一种多功能低功耗熔丝修调控制电路,其特征在于:包括两个熔丝修调控制电路(10),两个熔丝修调控制电路形成差分电路;所述熔丝修调控制电路包括熔丝单元电路(101)及开关控制电路(102),
所述熔丝单元电路包括或非门NOR、熔断NMOS管N1、检测NMOS管N2、开关NMOS管N3,或非门NOR的输出端与熔断NMOS管N1的栅极连接,熔断NMOS管N1的源极接地,熔断NMOS管N1的漏极与熔丝FUSE的负端相连接,熔丝FUSE的负端定义为A点;检测NMOS管N2的漏极与熔丝FUSE的负端相连接,检测NMOS管N2的源极与开关NMOS管N3的漏极连接,开关NMOS管N3的源极接地;
所述开关控制电路包括开关S1~S4以及存储单元,所述存储单元具有第一输入端、第二输入端以及输出端OUTPUT;开关S4并联于第一输入端与第二输入端之间;开关S3串联于检测NMOS管N2的漏极与第一输入端之间;开关S3与第一输入端的连接端定义为B点;开关S2的一端与第二输入端连接,开关S2的另一端与开关S1的一端连接,开关S1的另一端与输出端OUTPUT连接,开关S1与开关S2的连接端定义为INOUT端;
所述或非门NOR的其中一个输入端作为使能端EN,另一个输入端与B点连接;
开关S3与开关NMOS管N3具有相同的输入信号;
其中一个熔丝修调控制电路的A点与另一个熔丝修调电路中的检测NMOS管N2的栅极连接,其中一个熔丝修调控制电路中的检测NMOS管N2的栅极与另一个熔丝修调控制电路的A点连接。
2.根据权利要求1所述的多功能低功耗熔丝修调控制电路,其特征在于:熔断NMOS管N1为宽长比较大的MOS管,检测NMOS管N2与开关NMOS管N3为宽长比较小的MOS管。
3.根据权利要求1所述的多功能低功耗熔丝修调控制电路,其特征在于:开关输入信号为高电平时,开关S1~S4闭合;开关输入信号为低电平时,开关S1~S4断开。
4.一种基于权利要求1~3任一所述的多功能低功耗熔丝修调控制电路的控制方法,其特征在于:包括
1)初始化,直接将A点的熔丝数据读取到B点并通过存储单元保持到输出端OUTPUT不变;
2)写入数据,通过控制开关将数据写入到B点并通过,通过存储单元将数据保持在B点与输出端OUTPUT不变;
3)读出数据,通过控制开关将数据从INOUT端口读出;
4)真熔断,根据写入数据,通过EN决定是否熔断熔丝。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107994894B (zh) * 2017-11-23 2022-01-28 成都华微电子科技股份有限公司 多晶熔丝预修调电路
CN112562769B (zh) * 2020-11-23 2023-07-25 电子科技大学 一种具有预修调功能的数字修调系统
CN112992245A (zh) * 2020-12-25 2021-06-18 上海华力微电子有限公司 efuse单元结构、efuse单元的双列结构及efuse单元结构的应用电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226220A (zh) * 2007-01-16 2008-07-23 夏普株式会社 基准电流源电路和红外线信号处理电路
JP5225643B2 (ja) * 2007-09-25 2013-07-03 新日本無線株式会社 トリミング回路
CN103825601A (zh) * 2012-11-15 2014-05-28 东莞赛微微电子有限公司 一种熔丝修调电路
CN104967438A (zh) * 2015-06-30 2015-10-07 中国电子科技集团公司第二十四研究所 一种电流型熔丝控制电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226220A (zh) * 2007-01-16 2008-07-23 夏普株式会社 基准电流源电路和红外线信号处理电路
JP5225643B2 (ja) * 2007-09-25 2013-07-03 新日本無線株式会社 トリミング回路
CN103825601A (zh) * 2012-11-15 2014-05-28 东莞赛微微电子有限公司 一种熔丝修调电路
CN104967438A (zh) * 2015-06-30 2015-10-07 中国电子科技集团公司第二十四研究所 一种电流型熔丝控制电路

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