JP5225643B2 - トリミング回路 - Google Patents

Description

本発明は、半導体装置の回路特性を合わせ込むためのトリミング回路に関するものである。

半導体装置においては、プロセスのバラツキによる特性変動を修正するために、テスト工程でトリミングを行い、特性を合わせ込むことが行われている。例えば、図４に示すように、端子３１，３２間に接続される１つの抵抗器３０の抵抗値を所望の値に合わせ込むために、主抵抗素子ＲＴに対して８個の調整用抵抗素子Ｒａ１〜Ｒａ８を直列接続して作成し、各調整用抵抗素子Ｒａ１〜Ｒａ８に短絡用のスイッチ素子Ｓ１〜Ｓ８をそれぞれ並列接続しておいて、テスト結果に応じて、スイッチ素子Ｓ１〜Ｓ８の中の１つを短絡して、抵抗器３０の全体の抵抗値を前記所望の値に合わせることが行われる。なお、ここでは簡単のために調整用抵抗素子を８個としたが、精度を高めるためにはより多数の調整用抵抗素子が使用される。

スイッチＳ１〜Ｓ８のいずれをオンさせるかは、３個のトリミング回路４０Ａ〜４０Ｃの出力結果によって決定される。すなわち、トリミング回路４０Ａ〜４０Ｃの出力（「０」又は「１」）はデコーダ回路２０に入力され、そのデコーダ回路２０の出力端子ＯＵＴ１〜ＯＵＴ８のうち、「１」を示す出力端子に対応した１つのスイッチがオンする。

図５はこのデコーダ回路２０のデコーダ内容を示す図であり、トリミング回路４０Ａ〜４０Ｃの出力が入力する入力端子ＩＮ１〜ＩＮ３の「０」、「１」の組み合わせに応じて、出力端子ＯＵＴ１〜ＯＵＴ８のいずれか１個が１となる。例えば、入力端子ＩＮ１〜ＩＮ３がいずれも「０」の場合は、スイッチ素子Ｓ１がオンとなり、他のスイッチ素子Ｓ２〜Ｓ８はオフとなる。

図６は前記したトリミング回路４０Ａ〜４０Ｃとして使用されるトリミング回路４０の構成を示す図であり（例えば、特許文献１参照）、ヒューズＦ２、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、ラッチを構成する逆並列接続のインバータＩＮＶ５，ＩＮＶ６からなる。４１はヒューズ切断制御端子、４２はリセット端子、４３は出力端子、４４は電源端子である。

図６のトリミング回路４０は、抵抗器３０の抵抗値のテスト結果に応じて、そのヒューズＦ２の切断／非切断がセットされる。切断させるときは、ヒューズ切断制御端子４１をＨレベルにし、ＮＭＯＳトランジスタＭＮ１をオンさせて、ヒューズＦ２に大電流を流し込み、そのヒューズＦ２を切断させる。切断させないときは、ヒューズ切断制御端子４１はＬレベルのままである。

通常の動作時には、ヒューズＦ２の切断／非切断の判定が行われる。このときは、リセットによって、リセット端子４２をＨレベルにし、ＰＭＯＳトランジスタＭＰ２をオフ、ＮＭＯＳトランジスタＭＮ２をオンして、ノードＮ２をＬレベルとする。これにより、このＬレベルの信号がインバータＩＮＶ５，ＩＮＶ６からなるラッチに保持され、出力端子４３がＨレベル（＝「１」）になる。

次に、リセット解除によって、リセット端子４２をＬレベルにし、ＰＭＯＳトランジスタＭＰ２をオン、ＮＭＯＳトランジスタＭＮ２をオフさせる。このとき、ヒューズＦ２が切断されていれば、ノードＮ２は上記したＬレベルを保持し、出力端子４３はＨレベルから変化しない。一方、ヒューズＦ２が非切断のときは、ヒューズＦ２とオンしているＰＭＯＳトランジスタＭＰ２を経由してノードＮ２がＨレベルに充電されるので、ラッチは反転して、出力端子４３はＬレベル（＝「０」）に変化する。

このように、トリミング回路４０Ａ〜４０Ｃは、ヒューズＦ２の切断／非切断がセットされた後に、通常の動作開始に先立って、そのヒューズＦ２の切断／非切断を判定して、出力端子４３に出力する。よって、デコーダ回路２０はこのトリミング回路４０Ａ〜４０Ｃの判定出力に応じて、抵抗器３０のスイッチ素子Ｓ１〜Ｓ８のオン／オフをセットし、抵抗器３０の抵抗値が所定の値にセットされる。以後、この抵抗器３０を使用した通常の動作（例えば発振回路であれば発振動作）が行われる。
特開平６−１４０５１０号公報 特開平７−１８３３８７号公報

ところが、実際のヒューズによるトリミングでは、一旦切断されたヒューズであっても、判定時にそのヒューズに電圧が印加されることによって、稀に、再接続されることがある（例えば、特許文献２参照）。図７はヒューズの切断前と切断後の実際の抵抗値を示す分布特性図であり、再接続されたヒューズの抵抗値は概ね１０ｋΩかそれ以上の値を示す。図７では、４０ｋΩ〜７０ｋΩの範囲の抵抗値を示すサンプルが３個ある。

このように切断ヒューズが再接続された場合は、概ね１０ｋΩかそれ以上の値を示すので、そのヒューズＦ２の内部抵抗とＰＭＯＳトランジスタＭＰ２のオン抵抗およびリセット端子４２のＬレベルの期間によっては、ノードＮ２のレベルがインバータＩＮＶ６の入力閾値を越えて、出力端子４３がＬレベルとなる。すなわち、ヒューズ切断であるにも拘わらず、ヒューズ非切断として判定される危険性がある。

本発明の目的は、一旦切断されたヒューズ等の切断可能な配線が再接続されたときであっても、当該配線の切断を正しく判定できるようにしたトリミング回路を提供することである。

上記目的を達成するために、本発明のトリミング回路は、ノードに接続された切断可能な配線と、該ノードに接続され前記配線を切断するとき高電圧が印加する配線切断制御端子と、前記ノードに対して切断／非切断の判定時にのみ電流を供給する電流供給回路と、前記ノードに保護抵抗を介して接続され、前記電流供給回路から供給された電流により前記ノードに発生した電圧を入力して前記配線の切断／非切断を判定する判定回路と、該判定回路に入力する過電圧を電源にバイパスするためのダイオードと、前記判定回路の判定結果を記憶する記憶回路とを備え、前記電流供給回路は、前記配線の再接続による抵抗値よりも小さい抵抗値となるように内部抵抗の値を設定したことを特徴とする。

本発明によれば、電流供給回路が配線の再接続による抵抗値よりも小さい抵抗値となるように内部抵抗の値が設定されるので、一旦切断された配線が再接続されても、ノードの分圧比が切断の場合の分圧比とほぼ同じとなり、配線の切断判定が正確に行われる。また、配線を切断するためにその配線に高電圧を印加するとき、判定回路は保護抵抗とダイオードによって保護される。また、電流供給回路は判定時のみ配線に電流を供給するので、消費電力が増大することはない。

図１に本発明の１つの実施例のトリミング回路１０を示す。１１はヒューズ切断制御端子、１２は第１設定端子、１３は第２設定端子、１４は出力端子、１５は電源端子である。ＰＭＯＳトランジスタＭＰ１、電流制限抵抗Ｒ１、ヒューズＦ１が、電源端子１４と接地ＧＮＤとの間に直列接続され、ヒューズＦ１と抵抗Ｒ１の共通接続点のノードＮ１にヒューズ切断制御端子１１が接続されている。このノードＮ１は保護抵抗Ｒ２を介してオア回路ＯＲ１の一方の入力端子に接続されている。Ｄ１はオア回路ＯＲ１の保護用のダイオードである。オア回路ＯＲ１の他方の入力端子には第１の設定端子１２に接続されている。ＦＦ１はフリップフロップであり、オア回路ＯＲ１の出力を、第２設定端子１３がＨレベルになるタイミングで保持して、そのＱ出力を出力端子１４に出力する。

請求項との関連では、ヒューズＦ１が切断可能な配線の一例であり、ＰＭＯＳトランジスタＭＰ１と電流制限抵抗Ｒ１の直列回路が電流供給回路の一例であり、オア回路ＯＲ１が判定回路の一例であり、フリップフロップＦＦ１が記憶回路の一例である。

このトリミング回路１０は、前記した抵抗器３０の抵抗値のテスト結果に応じて、そのヒューズＦ１の切断／非切断がセットされる。切断させるときは、ヒューズ切断制御端子１１に所定時間だけ高電圧Ｖｚを印加し、ヒューズＦ１に大電流を流し込み、そのヒューズＦ１を切断させる。このとき、オア回路ＯＲ１にもヒューズ切断制御端子１１の電圧が印加するが、保護抵抗Ｒ２を経由した電圧となり、しかもダイオードＤ１によって電源電圧ＶＤＤ以上の電圧はクリップされるので、オア回路ＯＲ１は破壊から保護される。ヒューズＦ１を切断させないときは、ヒューズ切断制御端子１１に電圧Ｖｚは印加されない。

通常の動作時には、まず、ヒューズＦ１の切断／非切断が判定される。図２に示す時刻ｔ１で電源端子１５に電圧ＶＤＤが印加される。このとき、第１および第２設定端子１２，１３の電圧Ｖ１，Ｖ２はＬレベルである。これにより、ＰＭＯＳトランジスタＭＰ１がオンするので、ヒューズＦ１が非切断のとき、ノードＮ１はＬレベルとなり、切断されていればＨレベルとなる。このとき、オア回路ＯＲ１はイネーブル（一方の入力端子がＬレベルとなってゲートが開かれている）となっており、ヒューズＦ１が非切断のときはＬレベル、切断のときはＨレベルを出力する。

時刻ｔ２になると、設定端子１３の電圧Ｖ２がＬレベルからＨレベルに変化し、オア回路ＯＲ１の出力信号が、フリップフロップＦＦ１に取り込まれる。すなわち、フリップフロップＦＦ１のＱ出力（出力端子１４）は、ヒューズＦ１が非切断のときはＬレベル（＝「０」）、切断のときはＨレベル（＝「１」）を出力する。

時刻ｔ３になると、設定端子１２の電圧Ｖ１がＬレベルからＨレベルに変化し、ＰＭＯＳトランジスタＭＰ１がオフとなる。また、オア回路ＯＲ１はディスイネーブル（一方の端子がＨレベルとなりゲートが閉じられる）となり、その出力がＨレベル固定となる。

以上のヒューズ切断／非切断の判定において、ヒューズＦ１が仮に再接続されていたとしても、その抵抗値は１０ｋΩのオーダーかそれ以上であるので、ＰＭＯＳトランジスタＭＰ１のオン抵抗と電流制限抵抗Ｒ１の抵抗の直列合成抵抗値を、それより小さい値（２００Ω〜１０ｋΩ）となるように予め設定しておけば、設定端子１２の電圧Ｖ１がＬレベルのとき、ノードＮ１の電圧レベルＶｎ１は、Ｖｎ１＞ＶＤＤ／２となり、オア回路ＯＲ１の入力閾値を下回ることはない。よって、ヒューズＦ１が仮に再接続されていたとしても、オア回路ＯＲ１からは、ヒューズ切断の判定信号であるＨレベルが出力する。なお、オア回路ＯＲ１の入力閾値は、通常、ノイズマージンを考え、ＶＤＤ／２に設定される。

また、本実施例のトリミング回路１０では、ヒューズ切断／非切断の判定信号を取り込むのは、設定端子１２を一時的にＬレベルにしてＰＭＯＳトランジスタＭＰ１を一時的にオンしている期間（ｔ１〜ｔ３）の短い時間であり、消費電力が大きくなることはない。

図３は図４の回路における３個のトリミング回路４０Ａ〜４０Ｃを、図１のトリミング回路１０を３個使った回路に置き換えて、抵抗器３０の抵抗値調整を行う場合のデコーダ内容を示す図である。デコード回路２０そのものは図４と同じであるが、発生頻度に対する３個のトリミング回路の設定の割り当てが異なっている。

本実施例では、製造バラツキで生じる分布の最も頻度の高いところに３個のトリミング回路ともにヒューズ非切断（トリミング無し）の組み合わせ（ＩＮ１，ＩＮ２，ＩＮ３＝０）を対応させ、頻度が低くなるにしたがってヒューズ切断数が多くなるように、発生頻度とヒューズ切断数の組み合わせを改善したものである。

被調整素子の正常値からの各バラツキ量毎の数は、通常正規分布に近い形になることから、上記のように頻度とヒューズ切断数の組み合わせを設定することにより、ヒューズ切断数を減らすことが可能となり、テスト時間の短縮、すなわちテスト効率の向上を図ることが可能となる。このように、トリミング回路とその次段のデコーダ回路を含めて、プロセスのバラツキの分布を考慮したヒューズ切断パターンとすることで、テスト効率向上が可能となる。

なお、図１のトリミング回路において、電源端子１５を接地ＧＮＤに置き換え、接地ＧＮＤを電源端子に置き換えるときは、ＰＭＯＳトランジスタを、ゲートにインバータを直列接続したＮＭＯＳトランジスタに置き換え、ダイオードＤ１の極性を反転すればよい。また、判定回路としてのオア回路ＯＲ１は、ＰＭＯＳトランジスタＭＰ１がオンするときそのゲートを開き、オフするときゲートを閉じる他のゲート回路（ノア回路、アンド回路、ナンド回路等）に置き換えることができる。

本発明の１つの実施例のトリミング回路の回路図である。 図１のトリミング回路のヒューズ切断／非切断の判定のタイミングチャートである。 製造バラツキで生じる頻度とトリミングの関係を示す本実施例のデコード内容の説明図である。 抵抗器のトリミング部の全体構成を示す回路図である。 製造バラツキで生じる頻度とトリミングの関係を示す従来のデコード内容の説明図である。 従来のトリミング回路の回路図である。 ヒューズ切断前後の抵抗値の分布特性図である。

符号の説明

１０：トリミング回路、１１：ヒューズ切断制御端子、１２：第１設定端子、１３：第２設定端子、１４：出力端子、１５：電源端子
２０：デコーダ回路
３０：抵抗器、３１，３２：端子
４０Ａ〜４０Ｃ：トリミング回路

Claims (1)

1. ノードに接続された切断可能な配線と、該ノードに接続され前記配線を切断するとき高電圧が印加する配線切断制御端子と、前記ノードに対して切断／非切断の判定時にのみ電流を供給する電流供給回路と、前記ノードに保護抵抗を介して接続され、前記電流供給回路から供給された電流により前記ノードに発生した電圧を入力して前記配線の切断／非切断を判定する判定回路と、該判定回路に入力する過電圧を電源にバイパスするためのダイオードと、前記判定回路の判定結果を記憶する記憶回路とを備え、
   前記電流供給回路は、前記配線の再接続による抵抗値よりも小さい抵抗値となるように内部抵抗の値を設定したことを特徴とするトリミング回路。

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