JP5422259B2 - トリミング回路 - Google Patents

Description

本発明は、半導体装置からなるトリミング対象回路の回路特性を合わせ込むためのトリミング回路に関するものである。

半導体装置のトリミング回路では、ヒューズ切断により半導体装置の回路特性値をトリミングした後の効果を事前に確認するために、ヒューズ切断前にトリミング後の状態を半導体装置内部に擬似的に作り出し、その結果を確認してからヒューズを切断するプリテスト回路を半導体装置内部に備えることがある。このプリテスト回路を備えたトリミング回路の特許文献として特許文献１，２がある。

特許文献１に記載のプリテスト回路を備えたトリミング回路２００を図２に示す。同トリミング回路２００は、トリミング処理部２１０、シフトレジスタ２２０、セレクタ部２３０、トリミング対象回路２４０、トリミングデータ入力端子２０１、トリミングクロック入力端子２０２、高電圧印加用のヒューズパッド２０３，２０４，２０５、プルダウン抵抗Ｒ２１，Ｒ２２、バッファＢ２１，Ｂ２２で構成される。

トリミング処理部２１０は、３つの判定ビットから構成される。第１の判定ビットは、ヒューズパッド２０３に接続されたプルアップ抵抗Ｒ２３、ヒューズＦ２１、インバータＩＮＶ２１で構成される。第２の判定ビットは、ヒューズパッド２０４に接続されたプルアップ抵抗Ｒ２４、ヒューズＦ２２、インバータＩＮＶ２２で構成される。第３の判定ビットは、ヒューズパッド２０５に接続されたプルアップ抵抗Ｒ２５、ヒューズＦ２３、インバータＩＮＶ２３で構成される。

シフトレジスタ２２０は、フリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３で構成される。セレクタ部２３０はインバータＩＮＶ２４、それぞれ２個のアンド回路と１個のノア回路からなるセレクタＳＥＬ２１，ＳＥＬ２２，ＳＥＬ２３で構成される。

同トリミング回路２００の動作を、プリテスト処理とトリミング処理に分けて説明する。プリテスト処理時のタイミングチャートを図３に示す。同図に示すように、図２のトリミングデータ入力端子２０１にトリミングデータＴＤＡＴＡが入力し、トリミングクロック入力端子２０２にトリミングクロックＴＣＬＫが入力する。シフトレジスタ２２０の初段のフリップフロップＦＦ２１には、トリミングクロックＴＣＬＫの立ち上がりエッジでトリミングデータＴＤＡＴＡが取り込まれる。シフトレジスタ２２０の各フリップフロップＦＦ２１〜ＦＦ２３には、トリミングクロックＴＣＬＫの立ち上がりエッジ３回ごとに１組（３ビット分）のトリミングデータＴＤＡＴＡが格納される。なお、トリミングクロックＴＣＬＫは１組のトリミングデータＴＤＡＴＡの格納終了ごとに一時的にハイレベルに維持される。トリミングクロックＴＣＬＫがハイレベルに維持されたとき、セレクタ２３０はシフトレジスタ２２０の各フリップフロップＦＦ２１〜ＦＦ２３の出力をトリミング対象回路２４０に伝達する。このとき、トリミング対象回路２４０の回路特性値が図示しない診断回路で診断される。以後、トリミングデータＴＤＡＴＡの１組の値を順次変化させて同じ動作を合計８回繰り返す。トリミングデータＴＤＡＴＡの各組についてトリミング対象回路２４０の回路特性値の診断が終了した後、診断された回路特性値が最良のときの１組のトリミングデータＴＤＡＴＡをプリテスト結果として得る。

トリミング処理では、プリテスト処理によって得られた回路特性値が最良の１組のトリミングデータＴＤＡＴＡに応じて、トリミング処理部２１０の第１，第２，第３の判定ビットのうち、ハイレベルのビットに対応する判定ビットのヒューズを、ヒューズパッド２０３〜２０５のうちの対応するパッドに高電圧Ｖｚ０〜Ｖｚ２を印加することで、切断する。次に、トリミングデータ入力端子２０１とトリミングクロック入力端子２０２をローレベルに維持する。

すると、ヒューズが切断された判定ビットは、セレクタ部２３０を経由して、トリミング対象回路２４０にハイレベルを伝達する。ヒューズが切断されない判定ビットは、セレクタ部２３０を経由して、トリミング対象回路２４０にローレベルを伝達する。以上の動作によって、プリテスト処理により最適な切断状態をあらかじめ判定した後に、実際のヒューズを切断することができる。

特許文献２に記載のプリテスト回路を含んだトリミング回路３００を図４に示す。同トリミング回路は、トリミング処理部３１０、シフトレジスタ３２０、セレクタ部３３０、トリミング対象回路３４０、ヒューズＦ３１，Ｆ３２，・・・，Ｆ３ｎで構成される。３０１はトリミングデータ入力端子、３０２はトリミングクロック入力端子、３０３はテスト端子である。

同トリミング回路３００の動作をプリテスト処理とトリミング処理に分けて説明する。セレクタ部３３０のテスト端子３０３を第１の論理状態にすると、トリミング回路３００はプリテスト処理に移行する。

プリテスト処理時には、シフトレジスタ３２０のトリミングクロック端子３０２にトリミングクロックＴＣＬＫが、トリミングデータ入力端子３０１にトリミングデータＴＤＡＴＡが入力する。入力されたトリミングデータＴＤＡＴＡは、セレクタ部３３０のテスト端子３０３が第１の論理状態であるとき、トリミング対象回路３４０に供給される。次に、トリミングデータＴＤＡＴＡに応じて変化したトリミング対象回路３４０の回路特性値が規格範囲内であるかを図示しない診断回路で確認する。そして、規格範囲内であれば、そのときのトリミングデータＴＤＡＴＡをプリテスト結果としてプリテストを終了し、トリミング状態に移行する。規格範囲外であった場合には、別のトリミングデータＴＤＡＴＡをシフトレジスタ３２０に入力し、再度トリミング対象回路３４０の回路特性値を図示しない診断回路で確認する。

トリミング処理時には、ヒューズＦ３１，Ｆ３２，・・・，Ｆ３ｎのうちの、プリテスト結果に対応したヒューズを切断する。そして、セレクタ部３３０のテスト端子３０３を第２の論理状態にする。これにより、トリミング処理部３１０から、ヒューズＦ３１，Ｆ３２，・・・，Ｆ３ｎの切断状態に対応したデータがセレクタ部３３０を経由して、トリミング対象回路３４０に伝達する。以上の動作によって、プリテスト処理により最適な切断状態をあらかじめ判定した後に、実際のヒューズを切断することができる。

しかし、ヒューズ切断によるトリミングでは、いったん切断されたヒューズであっても、判定時にそのヒューズに電圧が印加されることによって、稀に再接続されることがある。図５はヒューズ（サンプル数＝２８，４５６個）の切断前と切断後の実際の抵抗値の分布を示す特性図であり、再接続されたヒューズの抵抗値は概ね１０ｋΩかそれ以上の値を示している。図５では、４０ｋΩ〜７０ｋΩの範囲の抵抗値を示すサンプルが３個ある。

このため、プリテスト処理でトリミング結果をあらかじめ確認できたとしても、現実にはヒューズの再接続による回路特性の異常を排除することはできない。切断ヒューズが再接続された場合は、図２のトリミング処理部２１０および図４のトリミング処理部３１０は、ヒューズの非切断状態に対応する論理状態（ロウレベル）を出力してしまう可能性がある。

そこで、上記問題を解決するための方法として、本出願人は、再接続されたヒューズの抵抗値を利用して、当該のヒューズが再接続されたものか非切断のものかを判定する発明を提案した（特許文献３）。これを図６、図７を用いて説明する。

図６に上記のヒューズ再接続について対策した１個の判定ビット当りのトリミング処理部４００を示す。４０１は高電圧印加用のヒューズパッド、４０２は第１設定端子、４０３は第２設定端子、４０４は電源端子、４０５は出力端子である。ＰＭＯＳトランジスタＭＰ４１、電流制限抵抗Ｒ４１、ヒューズＦ４１が、電源端子４０４と接地との間に直列接続され、ヒューズＦ４１と電流制限抵抗Ｒ４１の共通接続点のノードＮ１にヒューズパッド４０１が接続されている。このノードＮ１は電流制限抵抗Ｒ４２を介してオア回路ＯＲ４１の一方の入力端子に接続されている。Ｄ１はオア回路ＯＲ４１の保護用のダイオードである。オア回路ＯＲ４１の他方の入力端子は、第１の設定端子４０２に接続されている。この第１の設定端子４０２は、上記オア回路ＯＲ４１の他方の入力端子のほかに、ＰＭＯＳトランジスタＭＰ４１のゲートに接続されている。ＦＦ４１はフリップフロップであり、オア回路ＯＲ４１の出力を、第２設定端子４０３がハイレベルになるタイミングで保持して、そのＱ出力を出力端子４０５に出力する。

トリミング処理部４００では、プリテスト結果に応じてヒューズＦ４１が切断／非切断される。ヒューズＦ４１の切断は、ヒューズパッド４０１に高電圧Ｖｚを印加して行う。

このトリミング処理部４００で処理されたトリミング結果が入力される通常の動作時には、まず、ヒューズＦ４１の切断／非切断が判定される。図７に示す時刻ｔ１で電源端子４０４に電圧ＶＤＤが印加される。このとき、第１および第２設定端子４０２，４０３の電圧Ｖ１，Ｖ２はローレベルである。これにより、ＰＭＯＳトランジスタＭＰ４１がオンするので、ノードＮ１は、ヒューズＦ４１が非切断のときローレベル、切断のときハイレベルとなる。このとき、オア回路ＯＲ４１はイネーブル（入力端子４０２がローレベルとなってゲートが開かれている）となっており、ヒューズＦ４１が非切断のときはローレベルを、切断のときはハイレベルを出力する。次に、時刻ｔ２になると、設定端子４０３の電圧Ｖ２がローレベルからハイレベルに変化し、オア回路ＯＲ４１の出力信号が、フリップフロップＦＦ４１に取り込まれる。すなわち、フリップフロップＦＦ４１のＱ出力（出力端子４０５）は、ヒューズＦ４１が非切断のときはローレベル、切断のときはハイレベルを出力する。次に、時刻ｔ３になると、設定端子４０２の電圧Ｖ１がローレベルからハイレベルに変化し、ＰＭＯＳトランジスタＭＰ４１がオフとなる。また、オア回路ＯＲ４１はディスイネーブル（端子４０２がハイレベルとなりゲートが閉じられる）となり、その出力がハイレベル固定となる。

以上のヒューズ切断／非切断の判定において、ヒューズＦ４１が仮に再接続されていたとしても、その抵抗値は図５で説明したように１０ｋΩのオーダーかそれ以上であるので、ＰＭＯＳトランジスタＭＰ４１のオン抵抗と電流制限抵抗Ｒ４１の抵抗の直列合成抵抗値を、それより小さい値（２００Ω〜１０ｋΩ未満程度）となるように予め設定しておけば、設定端子４０２の電圧Ｖ１がローレベルのとき、ノードＮ１の電圧レベルＶｎ１は、Ｖｎ１＞ＶＤＤ／２となり、オア回路ＯＲ４１の入力閾値を下回ることはない。よって、ヒューズＦ４１が仮に再接続されていたとしても、オア回路ＯＲ４１からは、ヒューズ切断の判定信号であるハイレベルが出力する。

なお、オア回路ＯＲ４１の入力閾値は、通常、ノイズマージンを考え、ＶＤＤ／２に設定される。また、トリミング処理部４００では、ヒューズ切断／非切断の判定信号を取り込む期間にＰＭＯＳトランジスタＭＰ４１、電流制限抵抗Ｒ４１、ヒューズＦ４１に流れる電流を、図７の時刻ｔ３において、ＰＭＯＳトランジスタＭＰ４１をオフ状態にすることで遮断するため、消費電力が大きくなることはない。

特開平０５−０６３０９０号公報 特開平１０−３３４７８７号公報 特開２００９−８１１６６号公報

しかし、ヒューズの再接続による問題を上記図６、図７に示す手段で解決すると、これを図２や図４のトリミング回路に組み込んだとき、ヒューズの切断／非切断の判定結果を保持するためのレジスタがヒューズの数だけ必要になる。レジスタは一般的に図６で示したフリップフロップＦＦ４１あるいはラッチ回路などのロジックセルによって実現する。これらロジックセルは、チップ上で大きな面積を占有するので、トリミング回路に必要なヒューズの数が多くなるほど、チップの製造コストに与える影響は甚大となる。

本発明の目的は、トリミング処理部にヒューズ等の配線の再接続対策を施した場合であっても、その再接続判定結果を保持するための特別なレジスタを不要とし、製造コストを最小限に抑えることができるようにしたトリミング回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、トリミングデータをトリミング対象回路に入力させることによって該トリミング対象回路の回路特性値を調整するトリミング回路において、前記トリミング対象回路に入力させる前記トリミングデータを格納するレジスタと、切断可能な配線によってトリミングデータを発生するトリミング処理部と、プリテスト時に外部入力したテスト用のトリミングデータを前記レジスタに転送し、実際のトリミング時に前記トリミング処理部で発生したトリミングデータを前記レジスタに転送するセレクタ部とを備え、前記トリミング処理部は、前記配線の切断時および所定値以上の抵抗値を示す再接続時に切断を示し非切断時に非切断を示す論理値をトリミングデータとして発生することを特徴とする。

請求項２にかかる発明は、請求項１に記載のトリミング回路において、前記レジスタは、前記プリテスト時に複数のレジスタによりシフトレジスタを構成し、前記外部入力したテスト用の複数のトリミングデータを格納して前記トリミング対象回路に入力させることを特徴とする。

本発明によれば、プリテスト用のトリミングデータを格納するレジスタを、トリミング処理部で発生したトリミングデータを格納するレジスタとしても使用するため、トリミング処理部に配線の再接続対策を施した場合であっても、その再接続判定結果を保持するための特別なレジスタが必要なくなり、製造コストを最小限に抑えることが可能となる。

本発明の実施例のトリミング回路の回路図である。 従来のトリミング回路の回路図である。 図２のトリミング回路のプリテスト処理時のタイミングチャートである。 従来の別のトリミング回路の回路図である。 ヒューズ切断前後のヒューズ抵抗値の分布特性図である。 従来のトリミング処理部の回路図である。 図６のトリミング処理部の処理時のタイミングチャートである。

図１に、本発明の１つの実施例のトリミング回路１００を示す。トリミング回路１００は、トリミング処理部１１０、セレクタ部１２０、シフトレジスタ１３０、トリミング対象回路１４０、トリミングクロック入力端子１０１、テスト端子１０２、トリミングデータ入力端子１０３、設定端子１０４、ヒューズパッド１０５，１０６，１０７で構成される。ここでは、切断可能な配線として、高電圧印加あるいはレーザによって切断できるヒューズを使用する。

トリミング処理部１１０は３つの判定ビットから構成される。第１の判定ビットは、ヒューズパッド１０５に接続されるＰＭＯＳトランジスタＭＰ１、電流制限抵抗Ｒ１，Ｒ２、ヒューズＦ１、オア回路ＯＲ１で構成される。第２の判定ビットは、ヒューズパッド１０６に接続されるＰＭＯＳトランジスタＭＰ２、電流制限抵抗Ｒ３，Ｒ４、ヒューズＦ２、オア回路ＯＲ２で構成される。第３の判定ビットは、ヒューズパッド１０７に接続されるＰＭＯＳトランジスタＭＰ３、電流制限抵抗Ｒ５，Ｒ６、ヒューズＦ３、オア回路ＯＲ３で構成される。

セレクタ部１２０は、インバータＩＮＶ１、それぞれ２個のアンド回路と１個のオア回路からなるセレクタＳＥＬ１，ＳＥＬ２，ＳＥＬ３で構成される。また、シフトレジスタ１３０はフリップフロップＦＦ１，ＦＦ２，ＦＦ３で構成される。

同トリミング回路１００の動作をプリテスト処理とトリミング処理に分けて説明する。テスト端子１０２をハイレベルに固定すると、トリミング回路１００はプリテスト処理に移行する。

このプリテスト処理では、トリミングクロック入力端子１０１からトリミングクロックＴＣＬＫがシフトレジスタ１３０の各フリップフロップＦＦ１〜ＦＦ３のクロック端子に入力する。また、セレクタ部１２０のセレクタＳＥＬ１がトリミングデータ入力端子１０３に入力するトリミングデータＴＤＡＴＡを選択して同フリップフロップＦＦ１のＤ端子に入力し、セレクタＳＥＬ２がフリップフロップＦＦ１のＱ出力を選択してフリップフロップＦＦ２のＤ端子に入力し、セレクタＳＥＬ３がフリップフロップＦＦ２のＱ出力を選択してフリップフロップＦＦ３のＤ端子に入力する。

シフトレジスタ１３０の初段のフリップフロップＦＦ１には、トリミングクロックＴＣＬＫの立ち上がりエッジでトリミングデータＴＤＡＴＡが取り込まれる。シフトレジスタ１３０の各フリップフロップＦＦ１〜ＦＦ３には、トリミングクロックＴＣＬＫの立ち上がりエッジ３回目に１組（３ビット分）のトリミングデータＴＤＡＴＡが格納される。なお、トリミングクロックＴＣＬＫは１組のトリミングデータＴＤＡＴＡが格納されると一時的にハイレベルに維持される。トリミングクロックＴＣＬＫがハイレベルに維持されたとき、各フリップフロップＦＦ１〜ＦＦ３の出力がトリミング対象回路１４０に伝達され、トリミング対象回路１４０の回路特性値が図示しない診断回路で規格範囲内であるか否か診断される。そして、規格範囲内であれば、そのときのトリミングデータＴＤＡＴＡをプリテスト結果としてプリテストを終了し、トリミング処理に移行する。規格範囲外であれば、別なトリミングデータをシフトレジスタ１３０に入力し、再度トリミング対象回路１４０の回路特性値を診断する。

トリミング処理時には、トリミング処理部１１０のヒューズＦ１〜Ｆ３のうちのプリテスト結果に対応したヒューズを、ヒューズパッド１０５〜１０７のうちの対応するパッドに高電圧Ｖｚ１〜Ｖｚ３を印加することで、切断する。この後、設定端子１０４をローレベルに固定すると、トリミング処理回路１１０のオア回路ＯＲ１〜ＯＲ３がイネーブルとなり、ヒューズＦ１〜Ｆ３の切断／非切断の状態に対応したトリミングデータがセレクタ部１２０に伝達する。このとき、テスト端子１０２をハイレベルからローレベルにすることで、セレクタ部１２０は、トリミング処理１１０から伝達されたトリミングデータを（プリテスト状態の時にはシフトレジスタを構成していた）フリップフロップＦＦ１〜ＦＦ３に伝達し、このフリップフロップＦＦ１〜ＦＦ３が上記トリミングデータを保持する。保持されたトリミングデータはトリミング対象回路１４０に伝達される。

以上の動作によって、プリテストによって最適な切断状態をあらかじめ判定した後にヒューズＦ１〜Ｆ３を切断することができる。また、トリミング処理部１１０は、ヒューズが再接続されたとしても、正しいトリミングデータをトリミング対象回路１４０に伝達することができる。さらに、プリテスト用のトリミングデータを格納するレジスタを、トリミング処理部で発生したトリミングデータを格納するレジスタとしても使用するため、チップの製造コストを最小限に抑えつつ、トリミング回路１００のプリテスト機能とヒューズの再接続対策を同時に実現することができる。

なお、本実施例では、トリミング処理部１１０は３ビット構成であるが、ビット数がいくつであっても本発明を実施することができる。また、セレクタ部１２０、シフトレジスタ１３０の数についても同様である。

１００，２００，３００：トリミング回路
１１０，２１０，３１０：トリミング処理部
１２０，２２０，３２０：シフトレジスタ
１３０，２３０，３３０：セレクタ部
１４０，２４０，３４０：トリミング対象回路

Claims (2)

1. トリミングデータをトリミング対象回路に入力させることによって該トリミング対象回路の回路特性値を調整するトリミング回路において、
   前記トリミング対象回路に入力させる前記トリミングデータを格納するレジスタと、切断可能な配線によってトリミングデータを発生するトリミング処理部と、プリテスト時に外部入力したテスト用のトリミングデータを前記レジスタに転送し、実際のトリミング時に前記トリミング処理部で発生したトリミングデータを前記レジスタに転送するセレクタ部とを備え、
   前記トリミング処理部は、前記配線の切断時および所定値以上の抵抗値を示す再接続時に切断を示し非切断時に非切断を示す論理値をトリミングデータとして発生することを特徴とするトリミング回路。
2. 請求項１に記載のトリミング回路において、
   前記レジスタは、前記プリテスト時に複数のレジスタによりシフトレジスタを構成し、前記外部入力したテスト用の複数のトリミングデータを格納して前記トリミング対象回路に入力させることを特徴とするトリミング回路。
   

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