JP6590483B2

JP6590483B2 - 発振回路

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Publication number: JP6590483B2
Application number: JP2015008575A
Authority: JP
Inventors: 木村　健一; 健一木村
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-01-20
Filing date: 2015-01-20
Publication date: 2019-10-16
Anticipated expiration: 2035-01-20
Also published as: JP2016134787A

Description

本発明は、発振回路、特にクロック信号を生成する発振回路に関する。

ディジタル回路が形成されている半導体チップの出荷前のテストでは、通常使用時のクロック周波数でこれを動作させることにより良品、及び不良品の判定を行う。ところで、フラッシュメモリ等のメモリが形成されている半導体チップをテストする場合には、全メモリ領域に対してデータの書込及び読出を実施しなければならない為、テストに費やされる時間が長くなる。そこで、テスト時間の短縮を図る為に、クロック信号の周波数を通常使用時の周波数よりも高くすることが考えられる。

しかしながら、クロック信号を生成する発振回路が半導体チップ内部に設けられている場合には、クロック信号の周波数を通常使用時の周波数よりも高くすることが出来ない。

そこで、テスト用のマスタクロック信号を入力する為の外部端子を設け、テスト時には、内部生成されたマスタクロック信号に代えて、上記した外部端子から入力されたテスト用のマスタクロック信号を用いてメモリセルの制御を行わせるようにした半導体記憶装置が提案された（例えば、特許文献１参照）。

特開平０７−７３６８６号

しかしながら、上記した半導体記憶装置をテストする為には、ＬＳＩテスタ側に、テスト用のマスタクロック信号を生成する回路を設ける必要があり、ＬＳＩテスタのコストが高くなるという問題が生じる。更に、テスト対象となる半導体チップ側にも、テスト用マスタクロック信号を受け付ける為の入力端子、及びテスト用マスタクロック信号を増幅する為の専用のクロックバッファを設ける必要がある。よって、半導体チップの回路規模も増大し、製品コストが高くなるという問題が生じる。

本発明は、テスタ側のコスト増加を抑え、且つ装置規模を増大することなくテスト時間の短縮を図ることが可能なクロック信号生成用の発振回路を提供することを目的とする。

本発明に係る発振回路は、クロック信号を生成する発振回路であって、複数の抵抗が直列に接続されている直列抵抗部と、前記直列抵抗部に流れる第１電流に比例した電流量の第２電流を送出する電流供給部と、前記第２電流の電流量に対応した周波数で発振して得た信号を前記クロック信号として出力する発振部と、テスト信号が通常モードを表す場合には、前記直列抵抗部に形成されている前記複数の前記抵抗のうちの少なくとも１の抵抗の両端を非短絡の状態に設定し、前記テスト信号がテストモードを表す場合には前記少なくとも１の抵抗の両端を短絡するテスト周波数設定部と、を有し、前記テスト周波数設定部は、前記テスト信号に基づき前記少なくとも１の抵抗の両端を短絡するか否かを表す第１の短絡信号を生成する短絡制御回路と、第１のヒューズを含み、前記第１のヒューズが切断状態にある場合には短絡を表す一方、非切断状態にある場合には非短絡を表す第２の短絡信号を生成する第１のヒューズ回路と、第２のヒューズを含み、前記第２のヒューズが切断状態にある場合には前記第２の短絡信号を指定し、非切断状態にある場合には前記第１の短絡信号を指定する選択信号を生成する第２のヒューズ回路と、前記第１及び第２の短絡信号のうちで前記選択信号によって指定された方の内容に基づき前記少なくとも１の抵抗の両端を短絡又は非短絡状態に設定するセレクタと、を有する。
また、本発明に係る発振回路は、クロック信号を生成する発振回路であって、複数の抵抗が直列に接続されている直列抵抗部と、前記直列抵抗部に流れる第１電流に比例した電流量の第２電流を送出する電流供給部と、前記第２電流の電流量に対応した周波数で発振して得た信号を前記クロック信号として出力する発振部と、テスト信号が通常モードを表す場合には、前記直列抵抗部に形成されている前記複数の前記抵抗のうちの少なくとも１の抵抗の両端を短絡し、前記テスト信号がテストモードを表す場合には前記少なくとも１の抵抗の両端を非短絡の状態に設定するテスト周波数設定部と、を有し、前記テスト周波数設定部は、前記テスト信号に基づき前記少なくとも１の抵抗の両端を短絡するか否かを表す第１の短絡信号を生成する短絡制御回路と、第１のヒューズを含み、前記第１のヒューズが切断状態にある場合には短絡を表す一方、非切断状態にある場合には非短絡を表す第２の短絡信号を生成する第１のヒューズ回路と、第２のヒューズを含み、前記第２のヒューズが切断状態にある場合には前記第２の短絡信号を指定し、非切断状態にある場合には前記第１の短絡信号を指定する選択信号を生成する第２のヒューズ回路と、前記第１及び第２の短絡信号のうちで前記選択信号によって指定された方の内容に基づき前記少なくとも１の抵抗の両端を短絡又は非短絡状態に設定するセレクタと、を有する。

また、本発明に係る発振回路は、クロック信号を生成する発振回路であって、複数の抵抗が直列に接続されている直列抵抗部と、前記直列抵抗部に流れる第１電流に比例した電流量の第２電流を送出する電流供給部と、前記第２電流の電流量に対応した周波数で発振して得た信号を前記クロック信号として出力する発振部と、テスト信号に基づき、前記直列抵抗部に形成されている前記複数の前記抵抗のうちの少なくとも１の抵抗の両端を短絡及び非短絡のうちの一方の状態に設定する可変設定部を含むテスト周波数設定部と、前記直列抵抗部に形成されている前記複数の前記抵抗のうちの前記少なくとも１の抵抗を除く抵抗による合成抵抗値を固定設定する固定設定部と、を有し、前記固定設定部は、切断状態にある場合に前記複数の抵抗のうちで前記少なくとも１の抵抗を除く抵抗各々のうちの１の抵抗の一端を接地電位に設定するヒューズであり、前記可変設定部は、トランスミッションゲートである。

本発明においては、複数の抵抗が直列に接続されている直列抵抗部に流れる第１電流に比例した電流量の第２電流を送出し、当該第２電流の電流量に対応した周波数で発振して得た信号をクロック信号として生成する発振回路を含む半導体装置に対する製品出荷前のテストにおいて、以下の設定を行う。すなわち、テストモード信号に基づき、直列抵抗部に形成されている複数の抵抗のうちの少なくとも１の抵抗の両端を短絡及び非短絡のうちの一方の状態に設定する。これにより、テストで用いるクロック信号の周波数を変更可能にしているのである。

かかる構成によれば、テストの迅速化を図る為にＬＳＩテスタ側にテスト用の高い（又は低い）周波数のクロック信号を生成する回路を設ける必要が無くなる。更に、テスト対象となる半導体装置側にも、外部供給されたテスト用のクロック信号を取り込む為の入力端子、及びこれを増幅する為のクロックバッファを設ける必要が無くなる。

従って、本発明によれば、テスタ側のコスト増加を抑え、且つ半導体チップに形成する回路を大規模化することなくテスト時間の短縮を図ることが可能となる。

本発明に係る発振回路３０を含む半導体メモリ１００の構成を示すブロック図である。発振回路３０の第１の実施例を示す回路図である。リングオシレータ２０１で生成される発振信号ＶＳ、及び基準クロック信号ＣＬＫを示すタイムチャートである。周波数指定回路ＦＳＴの内部構成を示す回路図である。半導体メモリ１００のテストを行う際のシステム構成を示すブロック図である。テスト周波数設定部２０５による設定動作を表す図である。発振回路３０の第２の実施例を示す回路図である。テスト周波数設定部３０５による設定動作を表す図である。発振回路３０の第３の実施例を示す回路図である。固定化回路ＦＸの内部構成を示す回路図である。

以下、本発明に係る実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る発振回路３０が形成されている半導体メモリ１００の概略構成を示すブロック図である。図１において、半導体メモリ１００は、単一の半導体チップ、若しくは複数の半導体チップに分散して形成されている、例えばＮＡＮＤ型又はＮＯＲ型のフラッシュメモリである。半導体メモリ１００は、当該発振回路３０と共に、データの書き込み及び消去を電気的に行うことが可能なＥＥＰＲＯＭ（Electrically Erasable Programable Read Only Memory）型のメモリセルアレイ１０、及びメモリ制御部２０を有する。

メモリセルアレイ１０には、複数のデータラインＤＬと、複数のワードラインＷＬとが互いに交叉して形成されている。データラインＤＬ及びワードラインＷＬによる各交叉部には、データ記憶が為されるメモリセル（図示せぬ）が形成されている。

メモリ制御部２０は、アドレスデータをデコードすることによりこのアドレスデータによって示される番地に対応したワードラインＷＬを選出し、このワードラインＷＬに所定のワードライン駆動電圧を印加する。ここで、データ読出を指示するメモリ制御信号が供給された場合、メモリ制御部２０は、メモリセルアレイ１０に対して読出アクセス用の駆動を施す。引き続きメモリ制御部２０は、この駆動に応答してメモリセルアレイ１０のデータラインＤＬ各々に送出されたセル電流に基づき、各メモリセルから読み出された情報データを復元しこれを出力する。一方、データ書込を指示するメモリ制御信号が供給された場合、メモリ制御部２０は、メモリセルアレイ１０に対して書込アクセス用の駆動を施すことにより、情報データに対応した量の電荷を各メモリセルに保持させる。

尚、メモリ制御部２０は、上記したデータ読出又は書込動作を、発振回路３０から供給された基準クロック信号ＣＬＫに同期させて実行する。

発振回路３０は、水晶振動子等の発振子を用いずに基準クロック信号ＣＬＫを生成することが可能なクロック生成回路である。

図２は、発振回路３０の第１の実施例を示す回路図である。図２に示すように、発振回路３０は、リングオシレータ２０１、電流供給部２０２、直列抵抗部２０３、クロック周波数設定部２０４及びテスト周波数設定部２０５を有する。

リングオシレータ２０１は、直列ｎ段（ｎは２以上の偶数）に接続された可変遅延インバータＩＶ１〜ＩＶ（ｎ）、ナンドゲートＮＤ及びインバータＩＶＴを含む。

可変遅延インバータＩＶ１〜ＩＶ（ｎ）の各々は、互いのゲート端子同士が接続されており且つ互いのドレイン端子同士が接続されているｐチャネルＭＯＳ（metal-oxide-semiconductor）型のトランジスタＱＰと、ｎチャネルＭＯＳ型のトランジスタＱＮと、からなる。トランジスタＱＮのソース端子には接地電位Ｖｓｓが供給されており、トランジスタＱＰのソース端子にはラインＬＯが接続されている。尚、可変遅延インバータＩＶ１〜ＩＶ（ｎ）の各々では、ゲート端子がその可変遅延インバータの入力端子となり、ドレイン端子が出力端子となる。

直列ｎ段に接続されている可変遅延インバータＩＶ１〜ＩＶ（ｎ）のうちの最終段の可変遅延インバータＩＶ（ｎ）の出力端子がナンドゲートＮＤの第１入力端子に接続されている。ナンドゲートＮＤの第２入力端子にはクロック停止信号ＳＴＰが供給されている。ナンドゲートＮＤの出力端子は、可変遅延インバータＩＶ１〜ＩＶ（ｎ）のうちの先頭の可変遅延インバータＩＶ１の入力端子と、インバータＩＶＴとに接続されている。

よって、かかる構成により、可変遅延インバータＩＶ１〜ＩＶ（ｎ）及びナンドゲートＮＤは、論理レベル１のクロック停止信号ＳＴＰが供給されている間は、図３に示す発振信号ＶＳを生成する。すなわち、可変遅延インバータＩＶ１〜ＩＶ（ｎ）及びナンドゲートＮＤは、可変遅延インバータＩＶ１〜ＩＶ（ｎ）及びナンドゲートＮＤの合計遅延時間である時間ＴＣ毎に論理レベル１の状態から論理レベル０の状態、或いは論理レベル０の状態から論理レベル１の状態に遷移する発振信号ＶＳを生成するのである。

尚、可変遅延インバータＩＶ１〜ＩＶ（ｎ）及びナンドゲートＮＤは、クロック停止を促す論理レベル０のクロック停止信号ＳＴＰが供給されている間は、図３に示すように論理レベル１の状態を維持する発振信号ＶＳを生成する。

インバータＩＶＴは、図３に示すように、発振信号ＶＳの論理レベルを反転させた信号を基準クロック信号ＣＬＫとしてメモリ制御部２０に供給する。

尚、可変遅延インバータＩＶ１〜ＩＶ（ｎ）各々の遅延時間は、電流供給部２０２がラインＬＯに送出した電流量によって決定する。これにより、ラインＬＯに送出された電流量が大なるほど図３に示す時間ＴＣが短くなり、その電流量が小なるほど時間ＴＣが長くなる。

すなわち、電流供給部２０２がラインＬＯに送出した電流の量によって、基準クロック信号ＣＬＫの周波数が調整されるのである。

電流供給部２０２は、ゲート端子同士が互いに接続されているｐチャネルＭＯＳ型のトランジスタＰ１及びＰ２からなるカレントミラー回路と、コンデンサＣ１とを有する。

トランジスタＰ１のソース端子には電源電位Ｖｄｄが印加されており、そのドレイン端子は自身のゲート端子とラインＬＩとに接続されている。トランジスタＰ２のソース端子には電源電位Ｖｄｄが印加されており、そのドレイン端子にはラインＬＯとコンデンサＣ１の一端とが接続されている。コンデンサＣ１は、例えばｎチャネルＭＯＳ型のトランジスタのソース端子とドレイン端子とを接続した構成からなり、そのゲート端子が、上記したコンデンサＣ１の一端としてラインＬＯに接続されている。また、ソース端子とドレイン端子との接続点がコンデンサＣ１の他端となり、この他端に接地電位Ｖｓｓが供給されている。コンデンサＣ１はラインＬＯの電位を平滑化する役目を担う。

上記した構成により、電流供給部２０２は、ラインＬＩに流れる電流Ｉ１と等しい電流Ｉ２をラインＬＯに送出する。尚、電流Ｉ１の電流量は、ラインＬＩに接続されている直列抵抗部２０３の抵抗値によって決定する。

直列抵抗部２０３は、ラインＬＩにその一端が接続されている抵抗Ｒ１と、抵抗Ｒ１の他端にその一端が接続されている抵抗Ｒ２と、抵抗Ｒ２の他端に接続されている直列ｍ段（ｍは２以上の整数）の抵抗ＲＣ１〜ＲＣ（ｍ）と、を有する。

クロック周波数設定部２０４は、周波数指定回路ＦＳＴ及び抵抗値設定回路ＳＥＴを有する。

周波数指定回路ＦＳＴは、基準クロック信号ＣＬＫの周波数をｍ段階で指定する抵抗値調整信号Ｓ１〜Ｓ（ｍ）を生成し、抵抗値設定回路ＳＥＴに供給する。周波数指定回路ＦＳＴは、例えば抵抗ＲＣ１〜ＲＣ（ｍ）に夫々対応して設けられた、図４に示すヒューズ回路ＦＭ１〜ＦＭ（ｍ）からなる。

ヒューズ回路ＦＭ１〜ＦＭ（ｍ）の各々は、その一端に接地電位Ｖｓｓが印加されており、他端がラインＬＣに接続されているヒューズセルＦＳと、電源電位ＶｄｄをラインＬＣに印加するプルアップ抵抗としての抵抗Ｒとを有する。ここで、ヒューズセルＦＳが切断状態にある場合にはラインＬＣの電位は論理レベル１に対応した電源電位Ｖｄｄとなる。一方、ヒューズセルＦＳが非切断状態にある場合にはラインＬＣの電位は論理レベル０に対応した接地電位Ｖｓｓとなる。ヒューズ回路ＦＭ１〜ＦＭ（ｍ）は、自身のラインＬＣの電位に対応した論理レベルを有する抵抗値調整信号Ｓ１〜Ｓ（ｍ）を抵抗値設定回路ＳＥＴに供給する。

抵抗値設定回路ＳＥＴは、抵抗ＲＣ１〜ＲＣ（ｍ）各々の一端に夫々のドレイン端子が接続されているｎチャネルＭＯＳ型のトランジスタＮ１〜Ｎ（ｍ）からなる。トランジスタＮ１〜Ｎ（ｍ）各々のソース端子には接地電位Ｖｓｓが印加されている。トランジスタＮ１〜Ｎ（ｍ）のゲート端子には、抵抗値調整信号Ｓ１〜Ｓ（ｍ）が供給されている。トランジスタＮ１〜Ｎ（ｍ）の各々は、自身のゲート端子に供給された抵抗値調整信号Ｓが論理レベル１を示す場合にはオン状態、論理レベル０を示す場合にはオフ状態となる。トランジスタＮ１〜Ｎ（ｍ）の各々は、オン状態となった場合には、自身のドレイン端子に接続されている抵抗ＲＣの一端を接地電位Ｖｓｓに設定する。

例えば、ヒューズ回路ＦＭ１〜ＦＭ（ｍ）のうちのＦＭ１のヒューズセルＦＳを切断すると、論理レベル１の抵抗値調整信号Ｓ１がトランジスタＮ１に供給される。すると、トランジスタＮ１がオン状態となり、図１に示す抵抗ＲＣ１の一端を接地電位Ｖｓｓに設定する。これにより、直列抵抗部２０３の抵抗値は、抵抗Ｒ１、Ｒ２及びＲＣ１各々の抵抗値の合計となる。また、例えば、ヒューズ回路ＦＭ１〜ＦＭ（ｍ）のうちのＦＭ（ｍ）のヒューズセルＦＳを切断すると、論理レベル１の抵抗値調整信号Ｓ（ｍ）がトランジスタＮ（ｍ）に供給される。すると、トランジスタＮ（ｍ）がオン状態となり、図１に示す抵抗ＲＣ（ｍ）の一端を接地電位Ｖｓｓに設定する。これにより、直列抵抗部２０３の抵抗値は、抵抗Ｒ１、Ｒ２、ＲＣ１〜ＲＣ（ｍ）各々の抵抗値の合計となる。

周波数指定回路ＦＳＴ及び抵抗値設定回路ＳＥＴは、直列抵抗部２０３に形成されている各抵抗のうちで抵抗Ｒ１及びＲ２を除く抵抗ＲＣ１〜ＲＣ（ｍ）による合成抵抗値を固定設定する固定設定部として機能する。

この際、直列抵抗部２０３の抵抗値が低くなるほど、ラインＬＩに流れる電流Ｉ１の電流量が大となる。電流Ｉ１の電流量が大となった場合には、それに伴い、ラインＬＯに送出される電流Ｉ２が増大するので、図３に示す時間ＴＣが小となり、基準クロック信号ＣＬＫの周波数が高くなる。一方、電流Ｉ１の電流量が小となった場合には、それに伴い、ラインＬＯに送出される電流Ｉ２が低下するので、図３に示す時間ＴＣが大となり、基準クロック信号ＣＬＫの周波数が低くなる。

このように、クロック周波数設定部２０４によれば、ヒューズ回路ＦＭ１〜ＦＭ（ｍ）のうちの１のヒューズ回路ＦＭのヒューズセルＦＳを切断することにより、ｍ段階にて基準クロック信号ＣＬＫの周波数を設定することが可能となる。

更に、発振回路３０には、製品出荷前のテストにおいて、基準クロック信号ＣＬＫの周波数を更に高周波数化又は低周波数化する為に、図２に示すテスト周波数設定部２０５が設けられている。

テスト周波数設定部２０５は、短絡制御回路ＴＣＮ、インバータＶ１、Ｖ２、並びにトランスミッションゲート（以下、ＴＲゲートと称する）Ｔ１及びＴ２を有する。短絡制御回路ＴＣＮは、半導体チップの外部から供給されたテストモード信号ＴＭＯＤに基づき、短絡信号ＳＲ１及びＳＲ２を生成する。

例えば、短絡制御回路ＴＣＮは、図６に示すように、製品出荷後の状態に対応した通常モードを表すテストモード信号ＴＭＯＤが供給された場合には、非短絡を表す論理レベル０の短絡信号ＳＲ１及びＳＲ２を生成する。第１テストモードを表すテストモード信号ＴＭＯＤが供給された場合には、短絡制御回路ＴＣＮは、図６に示すように、短絡信号ＳＲ１及びＳＲ２のうちの一方を非短絡を表す論理レベル０、他方を短絡を表す論理レベル１とした、短絡信号ＳＲ１及びＳＲ２を生成する。また、第２テストモードを表すテストモード信号ＴＭＯＤが供給された場合には、短絡制御回路ＴＣＮは、図６に示すように、短絡を表す論理レベル１の短絡信号ＳＲ１及びＳＲ２を生成する。

短絡制御回路ＴＣＮは、短絡信号ＳＲ１をＴＲゲートＴ１のｎチャネル側のゲート端子及びインバータＶ１に供給すると共に、短絡信号ＳＲ２をＴＲゲートＴ２のｎチャネル側のゲート端子及びインバータＶ２に供給する。インバータＶ１は、短絡信号ＳＲ１の論理レベルを反転させた信号をＴＲゲートＴ１のｐチャネル側のゲート端子に供給する。インバータＶ２は、短絡信号ＳＲ２の論理レベルを反転させた信号をＴＲゲートＴ２のｐチャネル側のゲート端子に供給する。

ＴＲゲートＴ１は、短絡信号ＳＲ１が短絡を表す論理レベル１である場合にはオン状態となり、直列抵抗部２０３の抵抗Ｒ１の両端を短絡する。これにより、抵抗Ｒ１の抵抗値の分だけ直列抵抗部２０３の抵抗値が低下する。一方、短絡信号ＳＲ１が非短絡を表す論理レベル０である場合には、ＴＲゲートＴ１はオフ状態となる。これにより、直列抵抗部２０３の抵抗値は、抵抗Ｒ１の抵抗値を含むものとなる。

ＴＲゲートＴ２は、短絡信号ＳＲ２が短絡を表す論理レベル１である場合にはオン状態となり、直列抵抗部２０３の抵抗Ｒ２の両端を短絡する。これにより、抵抗Ｒ２の抵抗値の分だけ直列抵抗部２０３の抵抗値が低下する。一方、短絡信号ＳＲ２が非短絡を表す論理レベル０である場合には、ＴＲゲートＴ２はオフ状態となる。これにより、直列抵抗部２０３の抵抗値は、抵抗Ｒ２の抵抗値を含むものとなる。

ＴＲゲートＴ１及びＴ２は、テストモード信号ＴＭＯＤに基づいて抵抗Ｒ１及びＲ２各々の両端を、短絡又は非短絡の状態に設定する可変設定部として機能する。

図５は、上記した構成からなる半導体メモリ１００に対して製品出荷前のテストを実施する為のシステム構成を示す図である。図５に示すように、テスト対象となる半導体メモリ１００には、ＬＳＩテスタ５００が接続される。

ＬＳＩテスタ５００は、メモリセルアレイ１０の各アドレスにテストデータを書き込み、これを読み出す為の各種メモリ制御信号、アドレスデータを半導体メモリ１００のメモリ制御部２０に供給する。これにより、ＬＳＩテスタ５００は、メモリセルアレイ１０に書き込んだテストデータが正しく読み出されたか否かを判定することにより、良品と不良品とを振り分ける機能テストを実行する。

尚、ＬＳＩテスタ５００は、かかる機能テストを実行する前に、当該機能テストを実施する際のクロック周波数を設定する為に、通常モード、第１テストモード、又は第２テストモードを表すテストモード信号ＴＭＯＤを半導体メモリ１００に供給する。

この際、ＬＳＩテスタ５００から通常モードを表すテストモード信号ＴＭＯＤが供給された場合には、半導体メモリ１００のテスト周波数設定部２０５は、直列抵抗部２０３の抵抗Ｒ１及びＲ２を共に非短絡状態に設定する。従って、直列抵抗部２０３の抵抗値は、抵抗値設定回路ＳＥＴにて設定された、抵抗ＲＣ１〜ＲＣ（ｍ）に基づく抵抗値（以下、基本設定抵抗値ＲＱと称する）に、抵抗Ｒ１及びＲ２各々の抵抗値を加算した値となる。これにより、抵抗値（Ｒ１＋Ｒ２＋ＲＱ）に対応した電流量を有する電流Ｉ２がラインＬＯに流れる。

よって、通常モードでは、リングオシレータ２０１は、抵抗値（Ｒ１＋Ｒ２＋ＲＱ）に対応したクロック周波数Ｃｆ１を有する基準クロック信号ＣＬＫを生成する。

一方、ＬＳＩテスタ５００から、第１テストモードを表すテストモード信号ＴＭＯＤが供給された場合には、半導体メモリ１００のテスト周波数設定部２０５は、直列抵抗部２０３の抵抗Ｒ１及びＲ２のうちの一方を短絡状態、他方を非短絡状態に設定する。従って、直列抵抗部２０３の抵抗値は、基本設定抵抗値ＲＱに、抵抗Ｒ１及びＲ２のうちの一方の抵抗値を加算した値となる。これにより、例えば抵抗値（Ｒ１＋ＲＱ）に対応した電流量を有する電流Ｉ２がラインＬＯに流れる。

よって、第１テストモードでは、リングオシレータ２０１は、抵抗値（Ｒ１＋ＲＱ）に対応した周波数、つまり上記したクロック周波数Ｃｆ１よりも高いクロック周波数Ｃｆ２を有する基準クロック信号ＣＬＫを生成する。

また、第２テストモードを表すテストモード信号ＴＭＯＤがＬＳＩテスタ５００から供給された場合には、半導体メモリ１００のテスト周波数設定部２０５は、直列抵抗部２０３の抵抗Ｒ１及びＲ２を共に短絡状態に設定する。従って、直列抵抗部２０３の抵抗値は、基本設定抵抗値ＲＱだけとなる。これにより、基本設定抵抗値ＲＱに対応した電流量を有する電流Ｉ２がラインＬＯに流れる。

よって、第２テストモードでは、リングオシレータ２０１は、基本設定抵抗値ＲＱに対応した周波数、つまり上記したクロック周波数Ｃｆ２よりも高いクロック周波数Ｃｆ３を有する基準クロック信号ＣＬＫを生成する。

以上のように、テスト周波数設定部２０５は、テストモード信号ＴＭＯＤによって第１又は第２テストモードが指定された場合には、直列抵抗部２０３の抵抗Ｒ１及びＲ２の両方、或いは一方を短絡することにより、直列抵抗部２０３の抵抗値を低下させる。これにより、第１又は第２テストモード時には通常モード時に比して、電流供給部２０２がラインＬＯに送出する電流Ｉ２の電流量が大となり、それに伴いリングオシレータ２０１において生成される基準クロック信号ＣＬＫの周波数が高くなる。

よって、発振回路３０は、テストモード信号ＴＭＯＤに基づき、基準クロック信号ＣＬＫとして、通常使用時の周波数を有するものと、テスト用の高い周波数を有するものとを選択的に生成することが可能となる。これにより、ＬＳＩテスタ側に、テストの迅速化を図る為のテスト用の高い周波数のクロック信号を生成する回路を設ける必要が無くなる。更に、半導体チップにも、外部供給されたテスト用の高い周波数のクロック信号を取り込む為の入力端子、及びこれを増幅する為のクロックバッファを設ける必要が無くなる。

更に、テスト時のクロック周波数を高くすることで、遅延故障の検出率を上げることが可能となる。つまり、実使用時に用いるクロック周波数でのテストでは、僅かな遅延量での遅延故障を確実に発見することができない。そこで、上述したように、テスト時に用いるクロック周波数を実使用時に用いるクロック周波数よりも高くすることで、より小さな遅延量の遅延故障を発見することが可能となる。

また、テスト時にクロック周波数を高めることにより、半導体メモリ１００の動作限界となるクロック周波数を知ることができるので、半導体メモリ１００を安定的に動作させる為に必要となるクロック周波数のマージンを特定することが可能となる。

尚、上記したテスト周波数設定部２０５では、第１又は第２テストモード時における基準クロック信号ＣＬＫの周波数を、通常モード時よりも高い周波数に設定するようにしている。しかしながら、第１又は第２テストモード時において、通常モード時よりも基準クロック信号ＣＬＫの周波数を低下させるようにしても良い。

図７は、かかる点に鑑みて為された発振回路３０の第２の実施例を示す回路図である。尚、図７に示す構成では、図１に示すテスト周波数設定部２０５に代えてテスト周波数設定部３０５を採用した点を除く他の構成については、図１に示すものと同一である。尚、テスト周波数設定部３０５の内部構成においては、短絡制御回路ＴＣＮに代えて短絡制御回路ＵＣＮを採用した点を除く他の構成、つまりＴＲゲートＴ１及びＴ２、インバータＶ１及びＶ２についてはテスト周波数設定部２０５に形成されているものと同一である。よって、以下に、短絡制御回路ＵＣＮ及びテスト周波数設定部３０５の動作を中心に、第２の実施例による発振回路３０の動作について説明する。

短絡制御回路ＵＣＮは、図８に示すように、製品出荷後の状態である通常モードを表すテストモード信号ＴＭＯＤが供給された場合には、短絡を表す論理レベル１の短絡信号ＳＲ１及びＳＲ２を生成する。第１テストモードを表すテストモード信号ＴＭＯＤが供給された場合には、短絡制御回路ＴＣＮは、図８に示すように、短絡信号ＳＲ１及びＳＲ２のうちの一方を非短絡を表す論理レベル０、他方を短絡を表す論理レベル１とした、短絡信号ＳＲ１及びＳＲ２を生成する。第２テストモードを表すテストモード信号ＴＭＯＤが供給された場合には、短絡制御回路ＴＣＮは、図６に示すように、非短絡を表す論理レベル０の短絡信号ＳＲ１及びＳＲ２を生成する。

そして、短絡制御回路ＵＣＮは、短絡信号ＳＲ１をＴＲゲートＴ１のｎチャネル側のゲート端子及びインバータＶ１に供給すると共に、短絡信号ＳＲ２をＴＲゲートＴ２のｎチャネル側のゲート端子及びインバータＶ２に供給する。インバータＶ１は、短絡信号ＳＲ１の論理レベルを反転させた信号をＴＲゲートＴ１のｐチャネル側のゲート端子に供給する。インバータＶ２は、短絡信号ＳＲ２の論理レベルを反転させた信号をＴＲゲートＴ２のｐチャネル側のゲート端子に供給する。

上記した構成により、テスト周波数設定部３０５は、通常モードを表すテストモード信号ＴＭＯＤが供給された場合には、直列抵抗部２０３の抵抗Ｒ１及びＲ２を共に短絡状態に設定する。従って、直列抵抗部２０３の抵抗値は、抵抗値設定回路ＳＥＴにて設定された、抵抗ＲＣ１〜ＲＣ（ｍ）に基づく基本設定抵抗値ＲＱとなる。これにより、基本設定抵抗値ＲＱに対応した電流量を有する電流Ｉ２がラインＬＯに流れる。

よって、通常モードでは、リングオシレータ２０１は、基本設定抵抗値ＲＱに対応したクロック周波数Ｃｆ３を有する基準クロック信号ＣＬＫを生成する。

一方、第１テストモードを表すテストモード信号ＴＭＯＤが供給された場合には、テスト周波数設定部３０５は、直列抵抗部２０３の抵抗Ｒ１及びＲ２のうちの一方を短絡状態、他方を非短絡状態に設定する。従って、直列抵抗部２０３の抵抗値は、基本設定抵抗値ＲＱに、抵抗Ｒ１及びＲ２のうちの一方の抵抗値を加算した値となる。これにより、例えば抵抗値（Ｒ１＋ＲＱ）に対応した電流量を有する電流Ｉ２がラインＬＯに流れる。

よって、第１テストモードでは、リングオシレータ２０１は、抵抗値（Ｒ１＋ＲＱ）に対応した周波数、つまり上記したクロック周波数Ｃｆ３よりも低いクロック周波数Ｃｆ２を有する基準クロック信号ＣＬＫを生成する。

また、第２テストモードを表すテストモード信号ＴＭＯＤが供給された場合には、テスト周波数設定部３０５は、直列抵抗部２０３の抵抗Ｒ１及びＲ２を共に非短絡状態に設定する。従って、直列抵抗部２０３の抵抗値は、基本設定抵抗値ＲＱに、抵抗Ｒ１及びＲ２各々の抵抗値を加算した値となる。これにより、抵抗値（Ｒ１＋Ｒ２＋ＲＱ）に対応した電流量を有する電流Ｉ２がラインＬＯに流れる。

よって、第２テストモードでは、リングオシレータ２０１は、抵抗値（Ｒ１＋Ｒ２＋ＲＱ）に対応した周波数、つまり上記したクロック周波数Ｃｆ２よりも低いクロック周波数Ｃｆ１を有する基準クロック信号ＣＬＫを生成する。

以上のように、テスト周波数設定部３０５は、テストモード信号ＴＭＯＤによって第１又は第２テストモードが指定された場合には、直列抵抗部２０３の抵抗Ｒ１及びＲ２の両方、或いは一方を非短絡状態にする。これにより、第１又は第２テストモード時には通常モード時に比して、電流供給部２０２がラインＬＯに送出する電流Ｉ２の電流量が小さくなり、それに伴いリングオシレータ２０１において生成される基準クロック信号ＣＬＫの周波数が低くなる。

すなわち、図７に示す構成を採用した製品出荷前のテストでは、先ず、通常モードにて、規定のクロック周波数Ｃｆ３を有する基準クロック信号ＣＬＫを用いたテストを実行する。そのテスト結果として不良判定が為された場合には、第１又は第２のテストモードに切り替え、基準クロック信号ＣＬＫの周波数を下げた状態で再度テストを実行する。これにより、メモリ制御部２０及びメモリセルアレイ１０が正常に動作し得る限界のクロック周波数を検出することが可能となる。

尚、上記実施例においては、半導体チップの外部から供給されたテストモード信号ＴＭＯＤにより、テスト時における基準クロック信号ＣＬＫの周波数を変更するようにしているが、テスト終了後、このテストで用いた周波数で基準クロック信号ＣＬＫの周波数を固定化しても良い。

図９は、かかる点に鑑みて為された発振回路３０の第３の実施例を示す回路図である。尚、図９に示す構成では、図１に示すテスト周波数設定部２０５に代えてテスト周波数設定部４０５を採用した点を除く他の構成については、図１に示すものと同一である。また、テスト周波数設定部４０５の内部構成においては、短絡制御回路ＴＣＮに代えて短絡制御回路ＷＣＮを採用し、更に固定化回路ＦＸを新たに設けた点を除く他の構成、つまりＴＲゲートＴ１及びＴ２、インバータＶ１及びＶ２についてはテスト周波数設定部２０５に形成されているものと同一である。よって、以下に、短絡制御回路ＷＣＮ、固定化回路ＦＸ及びテスト周波数設定部４０５の動作を中心に、第３の実施例による発振回路３０の動作について説明する。

短絡制御回路ＷＣＮは、テストモード信号ＴＭＯＤによって表される各モード（通常モード、第１又は第２テストモード）に基づき、図６又は図８に示す短絡信号ＳＳ１及びＳＳ２を生成して、固定化回路ＦＸに供給する。

図１０は、固定化回路ＦＸの内部構成の一例を示す回路図である。図１０において、ヒューズ回路ＨＵ１〜ＨＵ３の各々は、図４に示すヒューズ回路ＦＭ１と同一の内部構成を有する。ヒューズ回路ＨＵ１は、ヒューズセルＦＳが切断されている場合には論理レベル１、切断されていない場合には論理レベル０を有する短絡信号ＨＳ１を生成しこれをセレクタＳＭ１に供給する。ヒューズ回路ＨＵ２は、ヒューズセルＦＳが切断されている場合には論理レベル１、切断されていない場合には論理レベル０を有する短絡信号ＨＳ２を生成しこれをセレクタＳＭ２に供給する。ヒューズ回路ＨＵ３は、ヒューズセルＦＳが切断されている場合には論理レベル１、切断されていない場合には論理レベル０を有する選択信号ＳＴＳを生成しこれをセレクタＳＭ１及びＳＭ２に供給する。

セレクタＳＭ１は、選択信号ＳＴＳに基づき、短絡信号ＨＳ１及びＳＳ１のうちの一方を選択し、選択した方を短絡信号ＳＲ１としてのｎチャネル側のゲート端子及びインバータＶ１に供給する。セレクタＳＭ２は、選択信号ＳＴＳに基づき、短絡信号ＨＳ２及びＳＳ２のうちの一方を選択し、選択した方を短絡信号ＳＲ２としてＴＲゲートＴ２のｎチャネル側のゲート端子及びインバータＶ２に供給する。

以下に、図１０に示す固定化回路ＦＸの使用方法について説明する。

製造直後、ヒューズ回路ＨＵ３のヒューズセルＦＳは非切断状態にある。よって、この際、セレクタＳＭ１及びＳＭ２は、短絡制御回路ＷＣＮから供給された図６又は図８に示す短絡信号ＳＳ１及びＳＳ２を選択し、夫々を短絡信号ＳＲ１及びＳＲ２としてＴＲゲートＴ１、Ｔ２、及びインバータＶ１及びＶ２に供給する。これにより、外部供給されたテストモード信号ＴＭＯＤに基づき、基準クロック信号ＣＬＫに対するテスト用の周波数設定が為される。

当該テストが終了したら、ヒューズ回路ＨＵ３のヒューズセルＦＳを切断する。これにより、セレクタＳＭ１及びＳＭ２は、ヒューズ回路ＨＵ１及びＨＵ２から供給された短絡信号ＨＳ１及びＳＳ２を選択し、夫々を短絡信号ＳＲ１及びＳＲ２としてＴＲゲートＴ１、Ｔ２、及びインバータＶ１及びＶ２に供給する。よって、テスト終了後、ヒューズ回路ＨＵ１及びＨＵ２各々のヒューズセルＦＳを切断するか否かにより、基準クロック信号ＣＬＫの周波数を、図６又は図８に示す通常モード、第１及び第２テストモードのうちの１のモードに対応した周波数に設定することが可能となる。すなわち、クロック周波数設定部２０４のみならず、テスト周波数設定部４０５による設定をも反映させて基準クロック信号ＣＬＫに対して周波数の設定を施した発振回路３０を含む半導体チップを製品出荷することが可能となるのである。

例えば図６に示すテストモード信号ＴＭＯＤに基づき通常モード、第１及び第２テストモードの各々でテストを実行した結果、通常モードよりも高周波数に設定される第２テストモードで良品として判定された場合、ヒューズ回路ＨＵ１及びＨＵ２各々のヒューズセルＦＳを共に切断する。これにより、基準クロック信号ＣＬＫの周波数を通常モードよりも高い周波数に設定した高速対応品として、発振回路３０を含む半導体チップを製品出荷することが可能となる。

また、例えば図８に示すテストモード信号ＴＭＯＤによって通常モード、第１及び第２テストモードの各々でテストを実行した結果、通常モードでは不良品として判定されたものの、第１テストモードでは良品として判定された場合、ヒューズ回路ＨＵ１及びＨＵ２のうちの一方のヒューズセルＦＳを切断する。これにより、基準クロック信号ＣＬＫの周波数を通常モードよりも低い周波数に設定した低速対応品として、発振回路３０を含む半導体チップを製品出荷することが可能となる。

尚、上記実施例では、半導体メモリ１００としてフラッシュメモリを採用した場合を例にとってその構成を説明したが、フラッシュメモリ以外の半導体メモリであっても構わない。また、上記実施例では、本発明に係る発振回路３０を半導体メモリ１００に形成した構成について説明したが、当該発振回路３０をメモリ以外のディジタル信号処理装置に設けるようにしても良い。

また、上記実施例では、テスト周波数設定部２０５、３０５又は４０５は、直列抵抗部２０３の複数の抵抗Ｒ１、Ｒ２、及びＲＣ１〜ＲＣ（ｍ）の内の２つの抵抗Ｒ１及びＲ２に対してのみ、夫々の両端を短絡する短絡制御を施しているが、１つ又は３つ以上の複数の抵抗に対してテストモード信号ＴＭＯＤに基づく短絡制御を施すようにしても良い。

また、上記実施例では、電流供給部２０２としてカレントミラー回路を採用することにより、直列抵抗部２０３に流れる電流Ｉ１に等しい電流量の電流Ｉ２をラインＬＯに送出している。しかしながら、電流Ｉ２は、必ずしも直列抵抗部２０３に流れる電流Ｉ１と同一でなくても良い。つまり、電流供給２０２としては、直列抵抗部２０３に流れる電流Ｉ１に比例した電流量の電流Ｉ２をラインＬＯに送出するものであれば良いのである。

要するに、発振回路３０の構成としては、以下の直列抵抗部（２０３）、電流供給部（２０２）、発振部（２０１）、及びテスト周波数設定部（２０５、３０５、４０５）を有する構成であれば良いのである。つまり、電流供給部は、複数の抵抗が直列に接続されている直列抵抗部に流れる第１電流（Ｉ１）に比例した電流量の第２電流（Ｉ２）を送出する。発振部は、第２電流の電流量に対応した周波数で発振して得た信号をクロック信号として出力する。テスト周波数設定部は、テスト信号（ＴＭＯＤ）に基づき、直列抵抗部に形成されている複数の抵抗のうちの少なくとも１の抵抗の両端を短絡及び非短絡のうちの一方の状態に設定するのである。

３０発振回路
２０１リングオシレータ
２０２電流供給部
２０３直列抵抗部
２０４クロック周波数設定部
２０５、３０５、４０５テスト周波数設定部
Ｒ１、Ｒ２抵抗
Ｔ１、Ｔ２トランスミッションゲート
ＴＣＮ、ＵＣＮ、ＷＣＮ短絡制御回路

Claims

クロック信号を生成する発振回路であって、
複数の抵抗が直列に接続されている直列抵抗部と、
前記直列抵抗部に流れる第１電流に比例した電流量の第２電流を送出する電流供給部と、
前記第２電流の電流量に対応した周波数で発振して得た信号を前記クロック信号として出力する発振部と、
テスト信号が通常モードを表す場合には、前記直列抵抗部に形成されている前記複数の前記抵抗のうちの少なくとも１の抵抗の両端を非短絡の状態に設定し、前記テスト信号がテストモードを表す場合には前記少なくとも１の抵抗の両端を短絡するテスト周波数設定部と、を有し、
前記テスト周波数設定部は、
前記テスト信号に基づき前記少なくとも１の抵抗の両端を短絡するか否かを表す第１の短絡信号を生成する短絡制御回路と、
第１のヒューズを含み、前記第１のヒューズが切断状態にある場合には短絡を表す一方、非切断状態にある場合には非短絡を表す第２の短絡信号を生成する第１のヒューズ回路と、
第２のヒューズを含み、前記第２のヒューズが切断状態にある場合には前記第２の短絡信号を指定し、非切断状態にある場合には前記第１の短絡信号を指定する選択信号を生成する第２のヒューズ回路と、
前記第１及び第２の短絡信号のうちで前記選択信号によって指定された方の内容に基づき前記少なくとも１の抵抗の両端を短絡又は非短絡状態に設定するセレクタと、を有することを特徴とする発振回路。
クロック信号を生成する発振回路であって、
複数の抵抗が直列に接続されている直列抵抗部と、
前記直列抵抗部に流れる第１電流に比例した電流量の第２電流を送出する電流供給部と、
前記第２電流の電流量に対応した周波数で発振して得た信号を前記クロック信号として出力する発振部と、
テスト信号が通常モードを表す場合には、前記直列抵抗部に形成されている前記複数の前記抵抗のうちの少なくとも１の抵抗の両端を短絡し、前記テスト信号がテストモードを表す場合には前記少なくとも１の抵抗の両端を非短絡の状態に設定するテスト周波数設定部と、を有し、
前記テスト周波数設定部は、
前記テスト信号に基づき前記少なくとも１の抵抗の両端を短絡するか否かを表す第１の短絡信号を生成する短絡制御回路と、
第１のヒューズを含み、前記第１のヒューズが切断状態にある場合には短絡を表す一方、非切断状態にある場合には非短絡を表す第２の短絡信号を生成する第１のヒューズ回路と、
第２のヒューズを含み、前記第２のヒューズが切断状態にある場合には前記第２の短絡信号を指定し、非切断状態にある場合には前記第１の短絡信号を指定する選択信号を生成する第２のヒューズ回路と、
前記第１及び第２の短絡信号のうちで前記選択信号によって指定された方の内容に基づき前記少なくとも１の抵抗の両端を短絡又は非短絡状態に設定するセレクタと、を有することを特徴とする発振回路。
前記複数の抵抗のうちで前記少なくとも１の抵抗を除く抵抗各々のうちの１の抵抗の一端を接地電位に設定するクロック周波数設定部を含むことを特徴とする請求項１又は２に記載の発振回路。
前記電流供給部は、
電源電圧に基づき前記抵抗部の抵抗値に対応した前記第１電流を第１のラインを介して前記抵抗部に送出する第１トランジスタと、前記第１トランジスタのゲート端子と自身のゲート端子とが互いに接続されており、前記電源電圧に基づき前記第２電流を第２のラインを介して前記発振部に供給する第２トランジスタと、を有するカレントミラー回路と、前記第２のラインにその一端が接続されたコンデンサと、を有することを特徴とする請求項１〜３のいずれか１に記載の発振回路。
前記発振部は、ソース端子が前記第２のラインに接続されているｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタのゲート端子に自身のゲート端子が接続されており、前記ｐチャネルＭＯＳトランジスタのドレイン端子に自身のドレイン端子が接続されているｎチャネルＭＯＳトランジスタとを含む可変遅延インバータの複数が直列に循環して形成されているリングオシレータであることを特徴とする請求項１〜４のいずれか１に記載の発振回路。
前記直列抵抗部に形成されている前記複数の前記抵抗のうちの前記少なくとも１の抵抗を除く抵抗による合成抵抗値を固定設定する固定設定部を含み、
前記テスト周波数設定部は、前記テスト信号に基づき、前記少なくとも１の抵抗の両端を短絡又は非短絡の状態に設定する可変設定部を含むことを特徴とする請求項１又は２に記載の発振回路。
前記固定設定部は、切断状態にある場合に前記複数の抵抗のうちで前記少なくとも１の抵抗を除く抵抗各々のうちの１の抵抗の一端を接地電位に設定するヒューズであり、
前記可変設定部は、トランスミッションゲートであることを特徴とする請求項６に記載の発振回路。
クロック信号を生成する発振回路であって、
複数の抵抗が直列に接続されている直列抵抗部と、
前記直列抵抗部に流れる第１電流に比例した電流量の第２電流を送出する電流供給部と、
前記第２電流の電流量に対応した周波数で発振して得た信号を前記クロック信号として出力する発振部と、
テスト信号に基づき、前記直列抵抗部に形成されている前記複数の前記抵抗のうちの少なくとも１の抵抗の両端を短絡及び非短絡のうちの一方の状態に設定する可変設定部を含むテスト周波数設定部と、
前記直列抵抗部に形成されている前記複数の前記抵抗のうちの前記少なくとも１の抵抗を除く抵抗による合成抵抗値を固定設定する固定設定部と、を有し、
前記固定設定部は、切断状態にある場合に前記複数の抵抗のうちで前記少なくとも１の抵抗を除く抵抗各々のうちの１の抵抗の一端を接地電位に設定するヒューズであり、
前記可変設定部は、トランスミッションゲートであることを特徴とする発振回路。
前記テスト周波数設定部は、前記テスト信号が通常モードを表す場合には前記少なくとも１の抵抗の両端を非短絡の状態に設定し、前記テスト信号がテストモードを表す場合には前記少なくとも１の抵抗の両端を短絡することを特徴とする請求項８に記載の発振回路。
前記テスト周波数設定部は、前記テスト信号が通常モードを表す場合には前記少なくとも１の抵抗の両端を短絡し、前記テスト信号がテストモードを表す場合には前記少なくとも１の抵抗の両端を非短絡の状態に設定することを特徴とする請求項８に記載の発振回路。
前記テスト周波数設定部は、
前記テスト信号に基づき前記少なくとも１の抵抗の両端を短絡するか否かを表す第１の短絡信号を生成する短絡制御回路と、
第１のヒューズを含み、前記第１のヒューズが切断状態にある場合には短絡を表す一方、非切断状態にある場合には非短絡を表す第２の短絡信号を生成する第１のヒューズ回路と、
第２のヒューズを含み、前記第２のヒューズが切断状態にある場合には前記第２の短絡信号を指定し、非切断状態にある場合には前記第１の短絡信号を指定する選択信号を生成する第２のヒューズ回路と、
前記第１及び第２の短絡信号のうちで前記選択信号によって指定された方の内容に基づき前記少なくとも１の抵抗の両端を短絡又は非短絡状態に設定するセレクタと、を有することを特徴とする請求項９又は１０に記載の発振回路。
前記複数の抵抗のうちで前記少なくとも１の抵抗を除く抵抗各々のうちの１の抵抗の一端を接地電位に設定するクロック周波数設定部を含むことを特徴とする請求項８〜１１のいずれか１に記載の発振回路。
前記電流供給部は、
電源電圧に基づき前記抵抗部の抵抗値に対応した前記第１電流を第１のラインを介して前記抵抗部に送出する第１トランジスタと、前記第１トランジスタのゲート端子と自身のゲート端子とが互いに接続されており、前記電源電圧に基づき前記第２電流を第２のラインを介して前記発振部に供給する第２トランジスタと、を有するカレントミラー回路と、
前記第２のラインにその一端が接続されたコンデンサと、を有することを特徴とする請求項８〜１２のいずれか１に記載の発振回路。
前記発振部は、ソース端子が前記第２のラインに接続されているｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタのゲート端子に自身のゲート端子が接続されており、前記ｐチャネルＭＯＳトランジスタのドレイン端子に自身のドレイン端子が接続されているｎチャネルＭＯＳトランジスタとを含む可変遅延インバータの複数が直列に循環して形成されているリングオシレータであることを特徴とする請求項８〜１３のいずれか１に記載の発振回路。