KR20090005813A - 반도체 메모리 장치의 내부 정보 출력 회로 - Google Patents
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Abstract
본 발명은 복수개의 퓨즈를 구비하며 각 퓨즈의 커팅 정보를 복수개의 퓨즈 커팅 신호로서 출력하는 퓨즈 회로, 및 테스트시 복수개의 데이터 대신 상기 복수개의 퓨즈 커팅 신호를 반도체 메모리 장치 외부로 출력하는 정보 출력 수단을 포함한다.
퓨즈, 데이터
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치 내에 퓨즈 커팅(cutting) 정보를 출력할 수 있는 반도체 메모리 장치의 내부 정보 출력 회로에 관한 것이다.
반도체 메모리 장치는 패키징(packaging) 이전에 내부 전원에 대해 다이(die)별로 기준 전압을 타겟 레벨로 맞추어 주기 위해서 퓨즈(fuse)로 트리밍(trimming)을 실시한다.
종래의 반도체 메모리 장치는 패키지 이후 어떤 퓨즈를 커팅하여 내부 전압이 조정되었는지 알 수가 없다. 따라서 패키지 이후 타겟 레벨과 다른 레벨의 내부 전압이 발생할 경우 어떤 퓨즈를 커팅하였는지 알 수가 없어 문제점 해결이 쉽지 않다. 이러한 종래의 반도체 메모리 장치는 퓨즈 커팅으로 인한 불량에 대하여 분석하고 이를 대처할 수 있는 방법을 찾기가 어렵다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 퓨즈 커팅에 대한 정보를 테스트를 통하여 출력할 수 있는 반도체 메모리 장치의 내부 정보 출력 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 내부 정보 출력 회로는 복수개의 퓨즈를 구비하며 각 퓨즈의 커팅 정보를 복수개의 퓨즈 커팅 신호로서 출력하는 퓨즈 회로, 및 테스트시 복수개의 데이터 대신 상기 복수개의 퓨즈 커팅 신호를 반도체 메모리 장치 외부로 출력하는 정보 출력 수단을 포함한다.
본 발명에 따른 반도체 메모리 장치의 내부 정보 출력 회로는 반도체 메모리 장치내에 존재하는 퓨즈 커팅에 대한 정보의 외부 출력이 가능하므로, 반도체 메모리 장치의 불량 분석을 수월히 할 수 있는 효과가 있다.
본 발명에 따른 반도체 메모리 장치의 내부 정보 출력 회로의 바람직한 실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 내부 정보 출력 회로는 퓨즈 회로(10), 내부 전압 생성 수단(20), 및 정보 출력 수단(100)을 포함한다. 상기 퓨즈 회로(10)는 2개의 퓨즈를 구비하며 각 퓨즈의 커팅여부에 따 라 제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)의 레벨이 결정된다고 가정하여 설명한다. 그러나 퓨즈 회로(10)의 퓨즈 개수 또는 퓨즈 커팅 신호의 개수를 이에 한정하는 것을 아니다. 또한 내부 전압 생성 수단(20)은 반도체 메모리 장치의 내부 회로 중 본 발명의 실시예로서 선택된 것이다.
상기 퓨즈 회로(10)는 제 1 및 제 2 퓨즈를 구비한 회로로서, 각 퓨즈의 커팅여하에 따라 제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)를 생성한다.
상기 내부 전압 생성 수단(20)은 제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)에 응답하여 기준 전압(Vref)을 분배하고, 그 결과 생성된 기준 분배 전압(Vref_d)을 이용하여 내부 전압(V_int)을 생성한다.
상기 내부 전압 생성 수단(20)은 디코더(21), 전압 분배부(22), 및 내부 전압 발생기(23)를 포함한다.
상기 디코더(21)는 상기 제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)를 디코딩하여 제 1 내지 제 4 트리밍 신호(trim<1:4>) 중 하나의 트리밍 신호(trim<i>)를 인에이블시킨다.
상기 전압 분배부(22)는 상기 제 1 내지 제 4 트리밍 신호(trim<1:4>) 중 인에이블된 트리밍 신호(trim<i>)에 응답하여 결정된 분배비로 상기 기준 전압(Vref)을 분배하여 상기 기준 분배 전압(Vref_d)을 생성한다.
상기 내부 전압 발생기(23)는 상기 기준 분배 전압(Vref_d)을 입력 받아 상기 내부 전압(V_int)을 생성한다.
상기 정보 출력 수단(100)은 테스트시 상기 제 1 및 제 2 퓨즈 커팅 신 호(fuse_cut<1:2>)를 제 1 및 제 2 출력 데이터(DQ<1:2>)로서 출력하고, 테스트시가 아닐 경우 상기 제 1 및 제 2 데이터(data<1:2>)를 제 1 및 제 2 출력 데이터(DQ<1:2>)로서 출력한다.
상기 정보 출력 수단(100)은 선택부(110), 및 출력 드라이빙부(120)를 포함한다.
상기 선택부(110)는 테스트 모드 신호(Test_mode)가 인에이블되면 상기 제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)를 상기 출력 드라이빙부(120)에 출력한다. 또한 상기 선택부(110)는 상기 테스트 모드 신호(Test_mode)가 디스에이블되면 상기 제 1 및 제 2 데이터(data<1:2>)를 상기 출력 드라이빙부(120)에 출력한다.
상기 출력 드라이빙부(120)는 상기 선택부(110)의 출력 신호를 드라이빙하여 상기 제 1 및 제 2 출력 데이터(DQ<1:2>)로서 출력한다.
상기 내부 전압 생성 수단(20)을 더욱 구체적으로 도 2를 참조하여 설명한다.
상기 디코더(21)는 상기 제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)를 입력 받아 상기 제 1 내지 제 4 트리밍 신호(trim<1:4>) 중 하나를 인에이블시킨다.
상기 디코더(21)는 제 1 내지 제 6 인버터(IV1~ IV6), 및 제 1 내지 제 4 낸드 게이트(ND1~ ND4)를 포함한다. 상기 제 1 인버터(IV1)는 상기 제 1 퓨즈 커팅 신호(fuse_cut<1>)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 2 퓨즈 커팅 신호(fuse_cut<2>)를 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 3 인버 터(IV3)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 반전시켜 상기 제 1 트리밍 신호(trim<1>)를 생성한다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 2 퓨즈 커팅 신호(fuse_cut<2>)를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 반전시켜 상기 제 2 트리밍 신호(trim<2>)를 생성한다. 상기 제 3 낸드 게이트(ND3)는 상기 제 1 퓨즈 커팅 신호(fuse_cut<1>)와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 반전시켜 상기 제 3 트리밍 신호(trim<3>)를 생성한다. 상기 제 4 낸드 게이트(ND4)는 상기 제 1 퓨즈 커팅 신호(fuse_cut<1>)와 상기 제 2 퓨즈 커팅 신호(fuse_cut<2>)를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 제 4 낸드 게이트(ND4)의 출력 신호를 반전시켜 상기 제 4 트리밍 신호(trim<4>)를 생성한다.
상기 전압 분배부(22)는 상기 제 1 내지 제 4 트리밍 신호(trim<1:4>)에 응답하여 상기 기준 전압(Vref)을 분배하고 그 결과 생성된 상기 기준 분배 전압(Vref_d)을 상기 내부 전압 발생기(23)에 출력한다.
상기 전압 분배부(22)는 제 1 내지 제 4 저항 소자(R1~ R4), 및 제 1 내지 제 4 트랜지스터(N1~ N4)를 포함한다.
상기 제 1 내지 제 4 저항 소자(R1~ R4)는 기준 전압단(Vref)과 접지단(VSS) 사이에 직렬로 연결된다. 상기 제 1 트랜지스터(N1)는 상기 제 1 트리밍 신호(trim<1>)를 입력 받는 게이트, 상기 기준 전압단(Vref)과 연결된 드레인을 포함한다. 상기 제 2 트랜지스터(N2)는 상기 제 2 트리밍 신호(trim<2>)를 입력 받는 게이트, 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)가 연결된 노드에 연결된 드레인을 포함한다. 상기 제 3 트랜지스터(N3)는 상기 제 3 트리밍 신호(trim<3>)를 입력 받는 게이트, 상기 제 2 저항 소자(R2)와 상기 제 3 저항 소자(R3)가 연결된 노드에 연결된 드레인을 포함한다. 상기 제 4 트랜지스터(N4)는 상기 제 4 트리밍 신호(trim<4>)를 입력 받는 게이트, 상기 제 3 저항 소자(R3)와 상기 제 4 저항 소자(R4)의 연결 노드에 연결된 드레인을 포함한다. 이때, 상기 제 1 내지 제 4 트랜지스터(N1~ N4)의 소오스는 공통 연결되어 상기 기준 분배 전압(Vref_d)을 출력한다.
상기 내부 전압 발생기(23)는 상기 기준 분배 전압(Vref_d)을 입력 받아 상기 내부 전압(V_int)을 생성한다.
상기 정보 출력 수단(100)을 도 3을 참조하여 더욱 자세히 설명한다.
상기 정보 출력 수단(100)은 선택부(110), 및 출력 드라이빙부(120)를 포함한다.
상기 선택부(110)는 제 1 및 제 2 멀티 플렉서(111, 112)를 포함한다. 상기 제 1 멀티 플렉서(111)는 상기 테스트 모드 신호(Test_mode)가 인에이블되면 상기 제 1 퓨즈 커팅 신호(fuse_cut<1>)를 출력하고 상기 테스트 모드 신호(Test_mode)가 디스에이블되면 상기 제 1 데이터(data<1>)를 출력한다. 상기 제 2 멀티 플렉서(112)는 상기 테스트 모드 신호(Test_mode)가 인에이블되면 상기 제 2 퓨즈 커팅 신호(fuse_cut<2>)를 출력하고, 상기 테스트 모드 신호(Test_mode)가 디스에이블되면 상기 제 2 데이터(data<2>)를 출력한다.
상기 출력 드라이빙부(120)는 제 1 및 제 2 드라이버(121, 122)를 포함한다. 상기 제 1 드라이버(121)는 상기 제 1 멀티 플렉서(111)의 출력 신호를 드라이빙하여 상기 제 1 출력 데이터(DQ<1>)로서 출력한다. 상기 제 2 드라이버(122)는 상기 제 2 멀티 플렉서(112)의 출력 신호를 드라이빙하여 상기 제 2 출력 데이터(DQ<2>)로서 출력한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 내부 정보 출력 회로는 다음과 같이 동작한다.
제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)에 응답하여 기준 분배 전압(Vref_d)이 생성되고 상기 기준 분배 전압(Vref_d)에 응답하여 내부 전압(V_int)이 생성된다.
테스트시가 아닐 경우 제 1 및 제 2 데이터(data<1:2>)가 선택부(110)를 통해 선택되어 제 1 및 제 2 출력 데이터(DQ<1:2>)로서 반도체 메모리 장치의 외부로 출력된다.
하지만 테스트시에는 내부 전압(V_int)의 레벨을 조정하는 데 사용된 제 1 및 제 2 퓨즈 커팅 신호(fuse_cut<1:2>)가 상기 선택부(110)를 통해 선택되어 상기 제 1 및 제 2 출력 데이터(DQ<1:2>)로서 반도체 메모리 장치 외부로 출력된다. 따라서 테스트시에는 상기 내부 전압(V_int)이 어떤 퓨즈에 의해 조정되었는지 알 수 있다.
상기 상술한 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 정보 출력 회로는 테스트시에 사용되는 퓨즈 커팅 정보가 분석용 데이터로서 반도체 메모리 장치 외부로 출력하게 함으로써, 예를 들어 타겟 레벨의 내부 전압이 생성되지 않았을 경우 그에 해당하는 원인 분석을 수월히 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 데이터 출력 회로의 블록도,
도 2는 도 1의 내부 전압 생성 수단의 상세 구성도,
도 3은 도 1의 정보 출력 수단의 상세 구성도이다.
Claims (7)
- 복수개의 퓨즈를 구비하며 각 퓨즈의 커팅 정보를 복수개의 퓨즈 커팅 신호로서 출력하는 퓨즈 회로; 및테스트시 복수개의 데이터 대신 상기 복수개의 퓨즈 커팅 신호를 반도체 메모리 장치 외부로 출력하는 정보 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 정보 출력 회로.
- 제 1 항에 있어서,상기 복수개의 퓨즈 커팅 신호는 내부 전압 생성용으로 사용됨을 특징으로 하는 반도체 메모리 장치의 내부 정보 출력 회로.
- 제 1 항에 있어서,상기 정보 출력 수단은테스트 모드 신호에 응답하여 상기 복수개의 상기 퓨즈 커팅 신호 또는 데이터를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 정보 출력 회로.
- 제 3 항에 있어서,상기 정보 출력 수단은상기 테스트 모드 신호가 인에이블되면 상기 데이터를 출력하고, 상기 테스트 모드 신호가 디스에이블되면 상기 퓨즈 커팅 신호를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 정보 출력 회로.
- 제 4 항에 있어서,상기 정보 출력 수단은상기 테스트 모드 신호에 응답하여 상기 복수개의 퓨즈 커팅 신호 또는 상기 데이터를 선택적으로 출력하는 선택부, 및상기 선택 수단의 출력 신호를 드라이빙하여 출력하는 출력 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 정보 출력 회로.
- 제 5 항에 있어서,상기 선택부는상기 테스트 모드 신호에 응답하여 상기 복수개의 퓨즈 커팅 신호 중 하나와 상기 복수개의 데이터 중 하나를 입력 받아 그 중 하나를 선택적으로 출력하는 복수개의 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 정보 출력 회로.
- 제 4 항에 있어서,상기 출력 드라이빙부는상기 복수개의 멀티 플렉서 각각의 출력 신호를 드라이빙하는 복수개의 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 정보 출력 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070069151A KR20090005813A (ko) | 2007-07-10 | 2007-07-10 | 반도체 메모리 장치의 내부 정보 출력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070069151A KR20090005813A (ko) | 2007-07-10 | 2007-07-10 | 반도체 메모리 장치의 내부 정보 출력 회로 |
Publications (1)
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|---|---|
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ID=40487345
Family Applications (1)
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| KR1020070069151A KR20090005813A (ko) | 2007-07-10 | 2007-07-10 | 반도체 메모리 장치의 내부 정보 출력 회로 |
Country Status (1)
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|---|---|
| KR (1) | KR20090005813A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9489147B2 (en) | 2013-10-07 | 2016-11-08 | SK Hynix Inc. | Semiconductor device, memory device, and system including the same |
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2007
- 2007-07-10 KR KR1020070069151A patent/KR20090005813A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9489147B2 (en) | 2013-10-07 | 2016-11-08 | SK Hynix Inc. | Semiconductor device, memory device, and system including the same |
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