TWI491012B - 熔絲電路及具備該熔絲電路之半導體裝置 - Google Patents

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Description

熔絲電路及具備該熔絲電路之半導體裝置
本發明係關於一種半導體設計技術，且更特定言之，係關於用於藉由使用熔絲來執行各種電路操作之熔絲電路及具有該熔絲電路之半導體裝置。
本申請案主張2009年4月30日申請之韓國專利申請案第10-2009-0038412號之優先權，該案之全部內容以引用的方式併入。
大體而言，隨著諸如雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)之半導體裝置之整合程度的迅速增加，數千至數萬個記憶體單元提供於一半導體裝置中。若該等記憶體單元中之任一者中存在缺陷，則相關半導體裝置可能不執行所要操作。然而，隨著半導體裝置之處理技術的進步，半導體裝置中之僅小數目個記憶體單元可能有缺陷。因此，自產品產率之觀點而言，歸因於一些記憶體單元中之缺陷而丟棄作為有缺陷產品之半導體裝置係非常低效的。為了克服此問題，半導體裝置進一步具備冗餘記憶體單元，以及正常記憶體單元。若正常記憶體單元中存在缺陷，則其由冗餘記憶體單元替換以用於使用。下文中，為達成說明之目的，正常記憶體單元當中之應由冗餘記憶體單元替換的有缺陷記憶體單元將稱作「需要修復之記憶體單元」。
此處，由一冗餘電路提供對應於需要修復之記憶體單元的位址資訊，其中該冗餘電路具備用於程式化需要修復之記憶體單元之位址資訊的複數個熔絲。因此，該冗餘電路產生在該等熔絲中經程式化之位址資訊，亦即，修復資訊信號。半導體裝置比較修復資訊信號與在讀取及寫入操作期間所應用之位址資訊，且在存取需要修復之記憶體單元時執行一操作以存取冗餘記憶體單元而非需要修復之記憶體單元。
僅供參考，電切斷方法、雷射切斷方法或其類似者用以程式化提供於冗餘電路中之複數個熔絲。電切斷方法為將一過電流施加至待切斷之熔絲以熔融並切斷該熔絲的方法，且雷射切斷方法為將一雷射束施加至熔絲以燒斷(blow)並切斷該熔絲的方法。大體而言，廣泛使用雷射切斷方法，因為其比電切斷方法簡單。
同時，在半導體裝置以及上文所解釋之冗餘電路中，熔絲用以執行各種操作。舉例而言，熔絲用以在以對過程敏感之方式操作的恆定電壓產生電路中調諧電壓，或以各種方式在用於測試之控制電路或用於選擇各種模式之控制電路或其類似者中使用。在下文中，為達成說明之目的，將藉由採用冗餘電路作為實例而進行描述。
圖1為說明習知冗餘電路之電路圖。
參看圖1，習知冗餘電路包括一熔絲單元110、一鎖存單元130、一預充電單元150及一修復資訊輸出單元170。
熔絲單元110用於回應於熔絲賦能信號EN_ADD<0:n>(其中n為自然數)而經由包括熔絲之電流路徑驅動充當輸出端子之共同節點COM，且具備複數個熔絲112及複數個啟動部分114。
熔絲112用於程式化對應於需要修復之記憶體單元的位址資訊，且係由第0個至第n個熔絲F0、F1、F2、…、Fn構成。啟動部分114用於接收各別熔絲賦能信號EN_ADD<0:n>且建立包括對應熔絲之下拉電流路徑，且係由第0個至第n個NMOS電晶體NM0、NM1、NM2、…、NMn構成。此處，熔絲賦能信號EN_ADD<0:n>為藉由解碼自外部施加之位址而產生的信號，且對應於在半導體裝置之讀取及寫入操作期間選定之記憶體單元矩陣(mat)而啟動。僅供參考，該記憶體單元矩陣(「MAT」)意謂複數個記憶體單元當中之經分組記憶體單元的一集合。對應於包括需要被存取之記憶體單元之記憶體單元矩陣而啟動第0個至第n個熔絲賦能信號EN_ADD<0:n>。
鎖存單元130用於視回應於第0個至第n個熔絲賦能信號EN_ADD<0:n>驅動之共同節點COM而鎖存一邏輯位準值，且具備兩個反相器INV0及INV1。
預充電單元150用於設定鎖存單元130之初始邏輯位準值，且具有一形成於外部電源電壓VDD端子與共同節點COM之間的源極-汲極路徑及一經由閘極接收預充電信號PCGB之第0個PMOS電晶體PM0。此處，預充電信號PCGB為在有效操作、讀取操作或寫入操作期間進行自邏輯「低」至邏輯「高」之轉變的信號。
修復資訊輸出單元170用於接收來自鎖存單元130之輸出信號且輸出一修復資訊信號FOUT，且具備一第二反相器INV2。此處，修復資訊信號FOUT包括在熔絲中經程式化之需要修復之記憶體單元的位址資訊，且半導體裝置回應於修復資訊信號FOUT來判定需要被存取之記憶體單元是否為需要修復之記憶體單元。
圖2及圖3為用於解釋圖1之冗餘電路之操作的時序圖。為達成說明之目的，將論述在第0個熔絲F0經切斷時及在第0個熔絲F0未經切斷時冗餘電路依據第0個熔絲賦能信號EN_ADD<0>之啟動的操作。
參看圖1及圖2，首先，回應於邏輯「低」之預充電信號PCGB使共同節點COM預充電，且由此鎖存單元130鎖存邏輯「高」。然後，在有效操作、讀取操作或寫入操作期間使預充電信號PCGB自邏輯「低」轉變至邏輯「高」，且將第0個熔絲賦能信號EN_ADD<0>啟動至邏輯「高」。接下來，回應於第0個熔絲賦能信號EN_ADD<0>接通第0個NMOS電晶體NM0。
若第0個熔絲F0未經切斷，則在共同節點COM與接地電源電壓VSS端子之間形成一下拉電流路徑。因此，共同節點COM之電壓位準變得比第0個反相器INV0之臨限電壓值低，藉此使修復資訊信號FOUT再現為邏輯「低」。接下來，若第0個熔絲F0經切斷，則藉由鎖存單元130使共同節點COM保持於邏輯「高」。亦即，因為由第一反相器INV1形成一上拉電流路徑，所以使共同節點COM保持於邏輯「高」，由此使修復資訊信號FOUT再現為邏輯「高」。半導體裝置藉由使用邏輯「高」或邏輯「低」之修復資訊信號FOUT來接收需要修復之記憶體單元的位址資訊。
圖3為用於解釋圖1之習知冗餘電路的操作中之缺陷的時序圖。理想的是使熔絲視該熔絲是否被切斷而具有一高電阻狀態及一低電阻狀態，其中對應操作時序如圖2中所展示。亦即，歸因於諸如裂紋之異常現象的出現，即使熔絲被充分地切斷，該熔絲仍可能無法保持於穩定之高電阻狀態，且即使熔絲未經切斷，該熔絲仍可能無法保持於穩定之低電阻狀態。換言之，熔絲之電阻狀態可能較不精確。
如自圖3可見，若第0個熔絲F0之電阻狀態不精確，則即使回應於第0個熔絲賦能信號EN_ADD<0>接通第0個NMOS電晶體NM0，共同節點COM仍無法在預定時間內變為所要之邏輯「低」或邏輯「高」。此處，共同節點COM之電壓位準及第0個反相器INV0之臨限電壓VLT 在判定修復資訊信號FOUT之邏輯位準時具有緊密關係。歸因於此，第0個熔絲F0之不精確的電阻狀態引起使修復資訊信號FOUT之啟動時間點不正確的問題。
此外，第0個反相器INV0之臨限電壓VLT 可視半導體裝置之周圍環境而變化。此情形在視第0個熔絲F0是否被切斷而精確地判定修復資訊信號FOUT時可能起不利作用。換言之，若第0個熔絲F0未經切斷，則可能錯誤地將修復資訊信號FOUT輸出為邏輯「高」，或若第0個熔絲F0經切斷，則可能錯誤地將修復資訊信號FOUT輸出為邏輯「低」。亦即，修復資訊信號FOUT之可靠性惡化，此可能引起半導體裝置之修復操作中的故障。
本發明之一實施例係針對提供一種熔絲電路，其可比較一由一包括一熔絲之電流路徑驅動之輸出端子與一預定電壓位準。
本發明之另一實施例係針對提供一種半導體裝置，其可量測一熔絲之一電阻值。
根據本發明之一實施例，提供一種熔絲電路，其包括：一熔絲單元，其經組態以回應於一熔絲賦能信號而經由一包括一熔絲之電流路徑驅動一輸出端子；及一比較單元，其經組態以回應於一啟動信號而經啟動用於比較一具有一預定位準之參考電壓與該輸出端子之一電壓位準以產生一熔絲狀態信號。
該熔絲單元可包括：複數個熔絲，其經組態以程式化所要資訊；及複數個啟動部分，其經組態以分別連接至該對應複數個熔絲用於回應於該熔絲賦能信號而啟動該複數個熔絲。
該比較單元可為一鎖存差動感測放大器。
該熔絲電路可進一步包括一輔助位準維持單元，其經組態以將該輸出端子維持於一預定位準。
該輔助位準維持單元經組態以藉由一預定驅動電流來驅動該輸出端子。
該熔絲電路可進一步包括一預充電單元，其經組態以回應於一預充電信號來使該輸出端子預充電。
該輔助位準維持單元可經組態以在一啟動該預充電信號之時間間隔中使該輸出端子預充電。
可在撤銷該預充電信號且可能啟動該熔絲賦能信號之後啟動該啟動信號。
根據本發明之另一實施例，提供一種熔絲電路，其包括：一熔絲電路，其經組態以比較一經由一包括一熔絲之電流路徑驅動之輸出端子的一電壓位準與一經量測參考電壓以回應於一熔絲賦能信號而產生一熔絲狀態信號；及一熔絲複本模型化單元，其經組態以產生具有一對應於該熔絲之一經量測電阻值之電壓位準的該經量測參考電壓。
該熔絲電路可包括：一熔絲單元，其經組態以回應於該熔絲賦能信號而經由一包括該熔絲之電流路徑驅動該輸出端子；一輸出端子驅動單元，其經組態以回應於一偏壓電壓而對該輸出端子執行一加偏壓操作；及一比較單元，其經組態以回應於一啟動信號而經啟動用於比較該經量測參考電壓與該輸出端子之一電壓位準以產生該熔絲狀態信號。
該熔絲單元可包括：複數個熔絲，其經組態以程式化所要資訊；及複數個啟動部分，其經組態以分別連接至該等對應熔絲用於回應於該熔絲賦能信號而啟動該等熔絲。
該比較單元可為一鎖存差動感測放大器。
該半導體裝置可進一步包括一輔助位準維持單元，其經組態以將該輸出端子維持於一預定位準。
該熔絲複本模型化單元可包括：一複本電阻器部分，其經組態以經由一包括複本電阻器之電流路徑來驅動一複本輸出端子以回應於一電阻值選擇信號產生該經量測參考電壓；及一複本加偏壓部分，其經組態以回應於該偏壓電壓而對該複本輸出端子執行一加偏壓操作。
該複本電阻器部分可包括：複數個複本電阻器，其經組態以對應於該經量測電阻值；及複數個複本啟動元件，其經組態以分別連接至該等對應複本電阻器用於回應於該電阻值選擇信號而啟動該等複本電阻器。
根據本發明之另一實施例，提供一種熔絲電路，其包括：一參考電壓產生單元，其經組態以產生一偏壓電壓及一比較參考電壓；一第一多工單元，其經組態以回應於一模式選擇信號輸出一預充電信號或該偏壓電壓；一熔絲複本模型化單元，其經組態以接收該偏壓電壓且回應於一電阻值選擇信號而產生一具有一對應於一經量測電阻值之電壓位準的經量測參考電壓；一第二多工單元，其經組態以回應於該模式選擇信號而輸出該比較參考電壓或該經量測參考電壓；及一熔絲電路，其經組態以接收該第一多工構件之一輸出信號且比較一經由一包括一熔絲之電流路徑驅動之輸出端子的一電壓位準與該第二多工構件之一輸出信號以回應於一熔絲賦能信號而產生一熔絲狀態信號。
該偏壓電壓及該比較參考電壓可具有一預定電壓位準。
該模式選擇信號可為一對應於一正常模式及一量測模式之信號。
該熔絲複本模型化單元可包括：一複本電阻器部分，其經組態以經由一包括複本電阻器之電流路徑來驅動一複本輸出端子以回應於該電阻值選擇信號產生該經量測參考電壓；及一複本加偏壓部分，其經組態以回應於該偏壓電壓而對該複本輸出端子執行一加偏壓操作。
該複本電阻器部分可包括：複數個複本電阻器，其經組態以對應於該經量測電阻值；及複數個複本啟動元件，其經組態以分別連接至該等對應複本電阻器用於回應於該電阻值選擇信號而啟動該等複本電阻器。
該熔絲電路可包括：一熔絲單元，其經組態以回應於該熔絲賦能信號而經由一包括該熔絲之電流路徑驅動該輸出端子；一輸出端子驅動單元，其經組態以回應於該第一多工單元之一輸出信號而對該輸出端子執行一預充電或加偏壓操作；及一比較單元，其經組態以回應於一啟動信號而經啟動用於比較該第二多工單元之一輸出信號與該輸出端子之一電壓位準以產生一熔絲狀態信號。
該輸出端子驅動單元可經組態以回應於該偏壓電壓而對該輸出端子執行一加偏壓操作，且回應於該預充電信號而對該輸出端子執行一預充電操作。
該熔絲單元可包括：複數個熔絲，其經組態以程式化所要資訊；及複數個啟動部分，其經組態以分別連接至該等對應熔絲用於回應於該熔絲賦能信號而啟動該等熔絲。
該比較單元可為一鎖存差動感測放大器。
該半導體裝置可進一步包括一輔助位準維持單元，其經組態以回應於該模式選擇信號而將該輸出端子維持於一預定位準。
該輔助位準維持單元可將該輸出端子維持於一預定驅動電流。
可在撤銷該預充電信號且啟動該熔絲賦能信號之後啟動該啟動信號。
該半導體裝置可進一步包括一輔助位準維持單元，其經組態以回應於該模式選擇信號而將該輸出端子維持於一預定位準。
該輔助位準維持單元可經組態以將該輸出端子維持於一預定驅動電流。
根據本發明之另一實施例，提供一種用於驅動一半導體裝置之方法，其包括：在一正常模式中比較一經由一包括一經程式化具有所要資訊的熔絲之電流路徑驅動之輸出端子的一電壓位準與一預定比較參考電壓以輸出該熔絲經切斷或是未經切斷的一結果；及在一量測模式中對該輸出端子執行一加偏壓操作以輸出一對應於該熔絲之一電阻值的結果。
比較一輸出端子之一電壓位準可包括：回應於一預充電信號而對該輸出端子執行一預充電操作；啟動該熔絲以回應於一熔絲賦能信號而驅動該輸出端子；及回應於一啟動信號而比較該輸出端子之一電壓位準與該比較參考電壓以輸出一比較結果。
可在撤銷該預充電信號之後啟動該啟動信號。
對該輸出端子執行一加偏壓操作可包括：回應於一熔絲賦能信號而啟動該熔絲；產生一具有一對應於一經量測電阻值之電壓位準的經量測參考值；及回應於一啟動信號而比較該輸出端子之一電壓位準與該經量測參考電壓以輸出一比較結果。
可在啟動該熔絲賦能信號之後啟動該啟動信號。
產生一經量測參考值可包括：回應於一電阻值選擇信號而啟動一對應於該經量測電阻值之複本電阻器；及經由一包括一經啟動之複本電阻器之電流路徑產生該經量測參考值。
在本發明中，可比較一藉由包括熔絲之電流路徑驅動的輸出端子與一預定電壓位準，且可在預定時間點處精確地偵測該熔絲是否被切斷。如此偵測之結果可藉由補充熔絲或使參考電壓變化而保證一對應於一經程式化之熔絲之切斷或未切斷的正確輸出結果。此外，因為可精確地量測熔絲之電阻值，所以可賦能一快速電路分析。
下文中，將參看隨附圖式詳細描述本發明之最佳實施例，以使得熟習本發明所屬之技術者可容易地實踐本發明。
圖4為說明根據本發明之冗餘電路之電路圖。
參看圖4，本發明之冗餘電路包括一熔絲單元410、一預充電單元430及一比較單元450。
熔絲單元410用於回應於熔絲賦能信號EN_ADD<0:n>而經由包括熔絲之電流路徑驅動充當輸出端子之共同節點COM，且具備複數個熔絲412及複數個啟動部分414。
熔絲412用於程式化對應於需要修復之記憶體單元的位址資訊，且係由第0個至第n個熔絲F0、F1、F2、…、Fn構成。儘管因為為了解釋之方便而採用一冗餘電路作為圖4中之實例，所以熔絲經程式化而具有對應於需要修復之記憶體單元的位址資訊，但用於其他電路操作之熔絲較佳經程式化而具有對應之不同資訊。又，構成熔絲412之熔絲的數目可視設計而變化。
啟動部分414分別連接至對應的第0個至第n個熔絲F0、F1、F2、…、Fn用於回應於熔絲賦能信號EN_ADD<0:n>而啟動該第0個至第n個熔絲F0、F1、F2、…、Fn，且係由第0個至第n個NMOS電晶體NM0、NM1、NM2、…、NMn構成。
預充電單元430用於回應於一預充電信號PCGB而使共同節點COM預充電，且具有一形成於外部電源電壓VDD端子與共同節點COM之間的源極-汲極路徑及一經由其閘極接收預充電信號PCGB之第0個PMOS電晶體PM0。
回應於啟動信號SA_EN啟動比較單元450，且比較單元450比較預定參考電壓VREF與共同節點COM之電壓位準以產生修復資訊信號FOUT。此處，比較單元450可由一鎖存差動感測放大器構成，且可在一來自半導體裝置外部或內部之使用者所要的電壓位準處產生待輸入至鎖存差動感測放大器之預定參考電壓VREF且接著施加該預定參考電壓VREF。此外，修復資訊信號FOUT為具有對應於熔絲之狀態之電壓位準的熔絲狀態信號，且具有對應於圖4之實例中的需要修復之記憶體單元的位址資訊。該半導體裝置回應於該修復資訊信號FOUT來判定需要被存取之記憶體單元是否為需要修復之記憶體單元。
圖5為展示圖4之冗餘電路之操作波形的波形圖。為達成說明之目的，將關於第0個熔絲F0來描述該電路操作。第0個熔絲F0視如上文所描述之熔絲切斷狀態而具有各種電阻值。
參看圖4及圖5，首先，回應於邏輯「低」之預充電信號PCGB使共同節點COM預充電，且由此其保持於邏輯「高」。然後，在有效操作、讀取操作或寫入操作期間使預充電信號PCGB自邏輯「低」轉變至邏輯「高」且撤銷預充電信號PCGB，且將第0個熔絲賦能信號EN_ADD<0>啟動至邏輯「高」。接下來，回應於第0個熔絲賦能信號EN_ADD<0>接通第0個NMOS電晶體NM0。
若第0個熔絲F0未經切斷且由此具有一正常低電阻狀態，則共同節點COM迅速轉變至邏輯「低」，如中所展示。若第0個熔絲F0經切斷且由此具有一正常高電阻狀態，則共同節點COM保持於邏輯「高」，如中所展示。接下來，如諸圖中所展示，若第0個熔絲F0之電阻狀態既非高電阻狀態亦非低電阻狀態但具有一自低電阻變化至高電阻之不同電阻，則共同節點COM之電壓位準以呈、、、、及之次序的、、、、及之梯度降低。
在啟動信號SA_EN為邏輯「低」之時間間隔中，修復資訊信號FOUT保持於邏輯「高」。當將啟動信號SA_EN啟動至邏輯「高」時，比較單元450比較共同節點COM之電壓位準與參考電壓VREF之電壓位準以輸出修復資訊信號FOUT。此時，較佳的是在啟動第0個熔絲賦能信號EN_ADD<0>之後自tD開始啟動該啟動信號SA_EN以用於比較單元450之恰當操作。在本發明中，在啟動信號SA_EN之啟動的時間點處輸出第0個熔絲F0之狀態作為修復資訊信號FOUT。
換言之，在啟動信號SA_EN之啟動的時間點處，比較單元450比較共同節點COM之電壓位準與參考電壓VREF之電壓位準以輸出修復資訊信號FOUT。亦即，儘管共同節點COM之電壓位準以不同梯度/斜率降低，但在啟動信號SA_EN之啟動的時間點處可基於參考電壓VREF來偵測共同節點COM之電壓位準。因此，在、、及之情況下，修復資訊信號FOUT變為邏輯「低」，且在、、及之情況下，修復資訊信號FOUT變為邏輯「高」。根據本發明之冗餘電路可藉由調節啟動信號SA_EN之啟動時間點及參考電壓VREF視熔絲狀態而獲得一輸出結果。
圖6及圖7為說明根據本發明之冗餘電路之另一實施例的電路圖。在圖6及圖7中，與圖4相比較，另外提供輔助位準維持單元610及710。
參看圖6，輔助位準維持單元610用於將共同節點COM維持於一預定位準，且係由一第一PMOS電晶體PM1及一第三反相器INV3構成。因此，該第一PMOS電晶體PM1藉由一預定驅動電流來驅動共同節點COM。
換言之，輔助位準維持單元610為用於補充如下情形之組件：因為預充電信號PCGB變為邏輯「高」所以使共同節點COM浮動，或因為第0個熔絲F0(例如)具有高電阻狀態所以必須使共同節點保持於邏輯「高」。輔助位準維持單元610較佳經設計而具有一可將處於適當位準之共同節點COM維持至一在未切斷熔絲上恰當地執行下拉操作之範圍的大小。下文中，將參看圖7描述輔助位準維持單元710之另一實例。
參看圖7，輔助位準維持單元710亦用於將共同節點COM維持於一預定位準，且係由一連接在共同節點COM與接地電源電壓VSS端子之間的電容器C構成。該電容器C在將預充電信號PCGB啟動至邏輯「低」之時間間隔中使共同節點預充電，且在將預充電信號PCGB撤銷至邏輯「低」之時間間隔中將共同節點COM維持於在電容器C中充電之電荷。
圖8為說明使用圖4之冗餘電路之半導體裝置的組態之部分的方塊圖。視目的而定，根據本發明之冗餘電路可應用於其他電路，且圖8中將解釋之半導體裝置為能夠量測熔絲之電阻值的電路。因此，將圖4中所解釋之「冗餘電路」稱作用於圖8之「熔絲電路」，且其係由參考數字890指定。
參看圖8，該半導體裝置包括一參考電壓產生單元810、一第一多工單元830、一熔絲複本模型化單元850、一第二多工單元870及一熔絲電路890。根據本發明之半導體裝置具有一正常模式及一量測模式。此處，該正常模式為熔絲電路890執行如圖4中所展示之操作的模式，且該量測模式為用於量測提供於熔絲電路890中之熔絲之電阻值的模式。
下文中，將詳細描述該等組件中之每一者。
參考電壓產生單元810產生一偏壓電壓V_BIAS及一比較參考電壓V_COMP，其中該偏壓電壓V_BIAS及該比較參考電壓V_COMP具有一預定電壓位準。如稍後將解釋，偏壓電壓V_BIAS用於量測模式中且比較參考電壓V_COMP用於正常模式中。
第一多工單元830回應於一模式選擇信號SEL_MOD輸出一預充電信號PCGB或偏壓電壓V_BIAS。該模式選擇信號SEL_MOD可視正常模式及量測模式而具有預定邏輯位準。在正常模式中，第一多工單元830輸出預充電信號PCGB作為第一輸出信號OUT1，且在量測模式中，第一多工單元830輸出偏壓電壓V_BIAS作為第一輸出信號OUT1。
熔絲複本模型化單元850接收偏壓電壓V_BIAS，且回應於電阻值選擇信號TM_CODE<0:m>(其中m為自然數)而產生具有對應於複數個經量測電阻值之電壓位準的經量測參考電壓V_MEAS。
圖9說明圖8中所描繪之熔絲複本模型化單元850之詳細電路圖。
參看圖9，熔絲複本模型化單元850具備一複本電阻器部分910及一複本加偏壓部分930。
複本電阻器部分910用於回應於電阻值選擇信號TM_CODE<0:m>而經由包括經啟動之複本電阻器的電流路徑驅動充當複本輸出端子之複本共同節點RE_COM，且係由複數個複本電阻器912及複數個複本啟動元件914構成。
複本電阻器912具有對應於經量測電阻值之第0個至第m個複本電阻器R0、R1、…、Rm。此處，可改變複本電阻器之數目及其各別電阻值以產生一對應於所要電阻電壓的經量測參考電壓V_MEAS。
複本啟動元件914分別連接至對應之第0個至第m個複本電阻器R0、R1、…、Rm用於回應於電阻值選擇信號TM_CODE<0:m>而啟動該第0個至第m個複本電阻器R0、R1、…、Rm，且具有第0個至第m個複本NMOS電晶體NM0、NM1、…、NMm。第0個至第m個複本NMOS電晶體NM0、NM1、…、NMm之數目較佳經設計而等於第0個至第m個複本電阻器R0、R1、…、Rm之數目，且可被改變以產生一對應於所要電阻值的經量測參考電壓V_MEAS。
複本加偏壓部分930用於回應於偏壓電壓V_BIAS而對複本共同節點RE_COM執行偏壓操作，且係由一形成於外部電源電壓VDD端子與複本共同節點COM之間的源極-汲極路徑及一經由其閘極接收偏壓電壓V_BIAS之第0個複本PMOS電晶體PM0構成。
現在，下文將給出本發明之熔絲複本模型化單元850之詳細描述。
再次參看圖8，第二多工單元870回應於模式選擇信號SEL_MOD而輸出比較參考電壓V_COMP或經量測參考電壓V_MEAS。亦即，在正常模式中，第二多工單元870輸出比較參考電壓V_COMP作為第二輸出信號OUT2，且在量測模式中，第二多工單元870輸出經量測參考電壓V_MEAS作為第二輸出信號OUT2。
熔絲電路890接收第一多工單元830之第一輸出信號OUT1，且回應於熔絲賦能信號EN_ADD<0:n>來比較經由包括熔絲之電流路徑所驅動之輸出端子的電壓位準與第二多工單元870之第二輸出信號OUT2以輸出熔絲狀態信號FOUT。
如稍後將解釋，根據本發明，在量測模式中，自熔絲電路890輸出之熔絲狀態信號FOUT具有對應於需要被量測之熔絲之電阻值的資訊。又，在正常模式中，自熔絲電路890輸出之熔絲狀態信號FOUT具有對應於熔絲是否被切斷之資訊。若將熔絲電路890用作冗餘電路，則其具有需要修復之記憶體單元之位址資訊。
圖10說明圖8之熔絲電路890之詳細電路圖。圖10之熔絲電路890具有與圖4之熔絲電路相同的組態。亦即，熔絲電路890接收第一輸出信號OUT1來替代圖4之預充電信號PCGB，且接收第二輸出信號OUT2來替代圖4之參考電壓VREF。此處，圖4之預充電單元430等效於圖10中之輸出端子驅動單元430。該輸出端子驅動單元430回應於第一多工單元830(參見圖8)之第一輸出信號OUT1而對共同節點COM執行預充電操作或加偏壓操作。亦即，若第一輸出信號OUT1為預充電信號PCGB，則輸出端子驅動單元430對共同節點COM執行預充電操作，且若第一輸出信號OUT1為偏壓電壓V_BIAS，則輸出端子驅動單元430對共同節點COM執行加偏壓操作。
下文中，將參看圖8至圖10詳細描述圖8之半導體裝置之操作。
首先，在正常模式中，如圖8中所描述，第一輸出信號OUT1變為預充電信號PCGB，且第二輸出信號OUT2變為比較參考電壓V_COMP。此處，該比較參考電壓V_COMP具有與圖4之參考電壓VREF相同之特性。歸因於此，根據本發明之半導體裝置可以正常操作來執行圖4及圖5中所描述之操作。此時，輸出熔絲狀態信號FOUT具有對應於對應熔絲是否被切斷之資訊，且此資訊可為需要修復之記憶體單元之位址資訊。
接下來，在量測模式中，第一輸出信號OUT1變為偏壓電壓V_BIAS，且第二輸出信號OUT2變為經量測參考電壓V_MEAS。此處，經量測參考電壓V_MEAS係自圖9之熔絲複本模型化單元850產生，且下文提供其描述。
再次參看圖9，第0個至第m個複本電阻器R0、R1、…、Rm具有將在需要量測圖10之熔絲之電阻值時量測的經量測電阻值。舉例而言，第0個至第m個複本電阻器R0、R1、…、Rm可具有彼此不同之經量測電阻值。基於此等經量測電阻值，有可能檢查經切斷或未切斷之熔絲之電阻值。
換言之，視電阻值選擇信號TM_CODE<0:m>而定，啟動對應的第0個至第m個複本電阻器R0、R1、…、Rm，經由上拉/下拉電流路徑驅動複本共同節點RE_COM，且複本共同節點RE_COM具有對應於經啟動之複本電阻器之電壓位準。亦即，經量測參考電壓V_MEAS具有對應於第0個至第m個複本電阻器R0、R1、…、Rm當中之一經啟動之複本電阻器的電壓位準。此處，上拉電流路徑指示使用複本加偏壓部分930之第0個複本PMOS電晶體PM0的電流路徑，且下拉電流路徑指示使用一經啟動之複本NMOS電晶體及一連接至該經啟動之複本NMOS電晶體之複本電阻器的電流路徑。
較佳的是複本加偏壓部分930之第0個複本PMOS電晶體PM0及圖10之輸出端子驅動單元430之PMOS電晶體經設計而具有相同特性。又，較佳的是該複數個複本啟動部分914及圖10之該複數個啟動部分414亦經設計而具有相同特性。
在量測模式中，圖10之共同節點COM執行加偏壓操作。亦即，當回應於熔絲賦能信號EN_ADD<0:n>啟動第0個至第n個熔絲F0、F1、…、Fn中之任一者時，經由對應於經啟動之熔絲的上拉/下拉電流路徑來驅動共同節點COM，且共同節點COM具有對應於經啟動之熔絲的電壓位準。此處，上拉電流路徑指示使用第0個PMOS電晶體之電流路徑，且下拉電流路徑指示使用一由熔絲賦能信號EN_ADD<0:n>啟動之NMOS電晶體及一連接至該NMOS電晶體之熔絲的電流路徑。
在回應於啟動信號SA_EN而操作之比較單元450中比較藉由以上操作產生的共同節點COM之電壓位準與經量測參考電壓V_MEAS，以輸出熔絲狀態信號FOUT。此處，若共同節點COM之電壓位準高於第二輸出信號OUT2(亦即，經量測參考電壓V_MEAS之位準)，則熔絲狀態信號FOUT變為邏輯「高」，且若共同節點COM之電壓位準低於經量測參考電壓V_MEAS之位準，則熔絲狀態信號FOUT變為邏輯「低」。
換言之，經量測參考電壓V_MEAS具有對應於第0個至第m個複本電阻器R0、R1、…、Rm當中之一經啟動之複本電阻器的電壓位準，且此經量測參考電壓V_MEAS與對應於第0個至第n個熔絲F0、F1、…、Fn當中之需要量測電阻值的熔絲所判定之共同節點COM的電壓位準比較，以產生熔絲狀態信號FOUT。此時，輸出熔絲狀態信號FOUT具有對應於需要被量測之熔絲之電阻值的資訊。
下文中，將詳細論述量測具有給定電阻值之熔絲之電阻值的過程。
舉例而言，量測執行者藉由啟動對應於10K之電阻值的複本電阻器而允許經量測參考電壓V_MEAS具有對應於10K之電阻值的電壓位準。同時，啟動需要量測電阻值之熔絲，且共同節點COM具有對應於該經啟動熔絲之電阻值的電壓位準。因此，若經啟動熔絲之特定電阻值小於10K，則共同節點COM之電壓位準小於經量測參考電壓V_MEAS，且若經啟動熔絲之特定電阻值大於10K，則共同節點COM之電壓位準大於經量測參考電壓V_MEAS。在此之後，當回應於啟動信號SA_EN啟動比較單元450時，輸出藉由共同節點COM之電壓位準與經量測參考電壓V_MEAS之電壓位準的比較而獲得之熔絲狀態信號FOUT。量測執行者可基於熔絲狀態信號FOUT來估計熔絲之電阻值。
若需要被量測之熔絲之電阻值對應於15K，則熔絲狀態信號FOUT變為邏輯「高」。經由此，量測執行者可理解熔絲之電阻值大於10K。然後，量測執行者可藉由啟動對應於大於10K(例如，20K)之電阻值之複本電阻器執行上文所描述之量測。此時，熔絲狀態信號FOUT變為邏輯「低」。結果，量測執行者可理解需要量測電阻值之熔絲具有大於10K但小於20K之電阻值。
相應地，根據本發明之半導體裝置可藉由上文所描述之方法來量測熔絲之電阻值。
圖11及圖12為展示圖10之電路操作波形之波形圖。為達成說明之目的，展示量測模式中之操作波形，且假設需要量測電阻值之熔絲為回應於第0個熔絲賦能信號EN_ADD<0>所啟動之第0個熔絲F0。僅供參考，在量測模式中，第二輸出信號OUT2具有經量測參考電壓V_MEAS。此處，經量測參考電壓V_MEAS具有由量測執行者預定之電壓位準。
參看圖10及圖11，當啟動第0個熔絲賦能信號EN_ADD<0>時，視對應之第0個熔絲F0的電阻值而判定共同節點COM之電壓位準。此處，給定一實例，其中若第0個熔絲F0之電阻值大，則共同節點COM之電壓位準大於經量測參考電壓V_MEAS，且若第0個熔絲F0之電阻值小，則共同節點COM之電壓位準小於經量測參考電壓V_MEAS。
接下來，當啟動信號SA_EN經啟動時，視共同節點COM之電壓位準而判定熔絲狀態信號FOUT之邏輯位準。亦即，若電阻值小，則熔絲狀態信號FOUT變為邏輯「低」，且若電阻值大，則熔絲狀態信號FOUT變為邏輯「高」。
圖12展示第0個熔絲賦能信號EN_ADD<0>之啟動時間間隔不同於圖11中所展示之時間間隔。根據本發明之半導體裝置可經由如圖12中所展示之第0個熔絲狀態信號FOUT的啟動時間間隔減少圖11之操作中的不必要功率消耗。
再次參看圖10及圖11，當在啟動第0個熔絲賦能信號EN_ADD<0>之狀態中啟動該啟動信號SA_EN時，形成通過第0個PMOS電晶體PM0、第0個熔絲F0及第0個NMOS電晶體NM0之電流路徑，藉此引起持續功率消耗之產生。然而，若如圖12中所展示在啟動信號SA_EN的啟動之後撤銷第0個熔絲賦能信號EN_ADD<0>，則斷開第0個NMOS電晶體NM0且由此無電流路徑形成，藉此防止持續功率消耗之產生。較佳地，在比較單元450之比較操作之後藉由啟動信號SA_EN來撤銷第0個熔絲賦能信號EN_ADD<0>。
圖13為說明根據本發明之熔絲電路之另一實施例的電路圖，其中該熔絲電路具有如圖6中所展示之輔助位準維持單元610。為達成說明之目的，將該輔助位準維持單元標記為「1310」。
參看圖13，輔助位準維持單元1310用於在正常模式中將共同節點COM維持於預定位準，且包括一第一PMOS電晶體PM1、一第三反相器INV3及一第二PMOS電晶體PM2。因為已參看圖6描述該第一PMOS電晶體PM1及該第三反相器INV3，所以省略其詳細描述。
第二PMOS電晶體PM2用於控制輔助位準維持單元1310之啟動操作，且具有一在外部電源電壓VDD端子與第一PMOS電晶體PM1之間的源極-汲極路徑且經由其閘極接收模式選擇信號SEL_MOD。因此，第二PMOS電晶體PM2在正常模式中經接通，且在量測模式中經斷開。相應地，在正常模式中啟動輔助位準維持單元1310以將共同節點COM維持於一預定位準，且在量測模式中撤銷輔助位準維持單元1310。
如上文所描述，根據本發明之半導體裝置可在正常模式中輸出經程式化而具有所要資訊之熔絲在所要時間點處經切斷或是未經切斷之結果，且由此使用此結果改良該半導體裝置之可靠性。此外，根據本發明之半導體裝置可在量測模式中量測需要被量測之熔絲之電阻值。特別地，在量測模式中所獲得之結果賦能電路之快速分析，藉此縮短產品開發週期。
上文所描述之實施例需要如圖8中所展示之組態，因為預充電操作係如圖10中所展示而對共同節點COM執行。然而，在熔絲電路由加偏壓操作在正常模式中於不執行預充電操作之情況下驅動的情況下，可在不脫離本發明之範疇的情況下修改圖10之第一多工單元830及第二多工單元870。
此外，應注意，以上實施例中所例示之邏輯閘及電晶體可排列於不同位置且基於輸入信號之極性而以不同類型實施。
結果，本發明能夠產生一對應於經程式化熔絲經切斷或是未經切斷的精確輸出結果，藉此改良利用該經程式化熔絲之半導體裝置之操作中的可靠性。
另外，本發明藉由精確地量測熔絲之電阻值而賦能電路分析，藉此縮短產品開發週期。
儘管已關於特定實施例描述本發明，但熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改變及修改。
110．．．熔絲單元
112．．．熔絲
114．．．啟動部分
130．．．鎖存單元
150．．．預充電單元
170．．．修復資訊輸出單元
410．．．熔絲單元
412．．．熔絲
414．．．啟動部分
430．．．預充電單元/輸出端子驅動單元
450．．．比較單元
610．．．輔助位準維持單元
710．．．輔助位準維持單元
810．．．參考電壓產生單元
830．．．第一多工單元
850．．．熔絲複本模型化單元
870．．．第二多工單元
890．．．熔絲電路
910．．．複本電阻器部分
912．．．複本電阻器
914．．．複本啟動元件
930．．．複本加偏壓部分
1310．．．輔助位準維持單元
C．．．電容器
COM．．．共同節點
EN_ADD<0>．．．第0個熔絲賦能信號
EN_ADD<0:n>．．．熔絲賦能信號
F0．．．第0個熔絲
F1．．．第1個熔絲
F2．．．第2個熔絲
Fn．．．第n個熔絲
FOUT．．．修復資訊信號
INV0．．．第0個反相器
INV1．．．第一反相器
INV2．．．第二反相器
INV3．．．第三反相器
NM0．．．第0個NMOS電晶體
NM1．．．第1個NMOS電晶體
NM2．．．第2個NMOS電晶體
NMn．．．第n個NMOS電晶體
OUT1．．．第一輸出信號
OUT2．．．第二輸出信號
PCGB．．．預充電信號
PM0．．．第0個PMOS電晶體/第0個複本PMOS電晶體
PM1．．．第一PMOS電晶體/第1個複本PMOS電晶體
R0．．．複本電阻器
R1．．．複本電阻器
RE_COM．．．複本共同節點
Rm．．．複本電阻器
SA_EN．．．啟動信號
SEL_MOD．．．模式選擇信號
TM_CODE<0:m>．．．電阻值選擇信號
V_BIAS．．．偏壓電壓
V_COMP．．．比較參考電壓
V_MEAS．．．經量測參考電壓
VDD．．．外部電源電壓
VLT ．．．臨限電壓
VREF．．．預定參考電壓
VSS．．．接地電源電壓
圖1為說明習知冗餘電路之電路圖；
圖2及圖3為用於解釋圖1之冗餘電路之操作的時序圖；
圖4為說明根據本發明之冗餘電路之電路圖；
圖5為展示圖4之冗餘電路之操作波形的波形圖；
圖6及圖7為說明根據本發明之冗餘電路之另一實施例的電路圖；
圖8為說明使用圖4之冗餘電路之半導體裝置的組態之一部分的方塊圖；
圖9為圖8之熔絲複本模型化單元之詳細電路圖；
圖10為圖8之熔絲電路之詳細電路圖；
圖11及圖12為描述圖10之電路操作波形之波形圖；及
圖13為說明根據本發明之熔絲電路之另一實施例的電路圖。
410．．．熔絲單元
412．．．熔絲
414．．．啟動部分
430．．．預充電單元/輸出端子驅動單元
450．．．比較單元
COM．．．共同節點
EN_ADD<0:n>．．．熔絲賦能信號
F0．．．第0個熔絲
F1．．．第1個熔絲
F2．．．第2個熔絲
Fn．．．第n個熔絲
FOUT．．．修復資訊信號
NM0．．．第0個NMOS電晶體
NM1．．．第1個NMOS電晶體
NM2．．．第2個NMOS電晶體
NMn．．．第n個NMOS電晶體
PCGB．．．預充電信號
PM0．．．第0個PMOS電晶體/第0個複本PMOS電晶體
SA_EN．．．啟動信號
VDD．．．外部電源電壓
VSS．．．接地電源電壓
VREF．．．預定參考電壓

Claims (23)

  1. 一種熔絲電路，其包含：一熔絲單元，其經組態以回應於一熔絲賦能信號而經由一包括一熔絲之電流路徑驅動一輸出端子；一比較單元，其經組態以回應於一啟動信號而經啟動用於比較一具有一預定位準之參考電壓與該熔絲單元之該輸出端子之一電壓位準以產生一熔絲狀態信號；及一輔助位準維持單元，其經組態以將該熔絲單元之該輸出端子維持於一預定位準，其中該輔助位準維持單元經組態以藉由一預定驅動電流來驅動該輸出端子。
  2. 如請求項1之熔絲電路，其中該熔絲單元包括：複數個熔絲，其經組態以程式化所要資訊；及複數個啟動部分，其經組態以分別連接至該對應複數個熔絲用於回應於該熔絲賦能信號而啟動該複數個熔絲。
  3. 如請求項1之熔絲電路，其中該比較單元為一鎖存差動感測放大器。
  4. 如請求項1之熔絲電路，其進一步包含一預充電單元，該預充電單元經組態以回應於一預充電信號來使該輸出端子預充電。
  5. 如請求項4之熔絲電路，其中該輔助位準維持單元經組態以在一啟動該預充電信號之時間間隔中使該輸出端子預充電。
  6. 如請求項4之熔絲電路，其中該啟動信號係在撤銷該預充電信號且啟動該熔絲賦能信號之後啟動。
  7. 一種半導體裝置，其包含：一熔絲電路，其經組態以比較一經由一包括一熔絲之電流路徑驅動之輸出端子的一電壓位準與一經量測參考電壓以回應於一熔絲賦能信號而產生一熔絲狀態信號；及一熔絲複本模型化單元，其經組態以產生具有一對應於該熔絲之一經量測電阻值之電壓位準的該經量測參考電壓，其中該熔絲電路包括：一熔絲單元，其經組態以回應於該熔絲賦能信號而經由包括該熔絲之一電流路徑驅動該輸出端子；一輸出端子驅動單元，其經組態以回應於一偏壓電壓而對該熔絲單元之該輸出端子執行一加偏壓操作；一比較單元，其經組態以回應於一啟動信號而經啟動用於比較該經量測參考電壓與該熔絲單元之該輸出端子之一電壓位準以產生該熔絲狀態信號；及一輔助位準維持單元，其經組態以將該熔絲單元之該輸出端子維持於一預定位準，其中該輔助位準維持單元經組態以藉由一預定驅動電流來驅動該輸出端子。
  8. 如請求項7之半導體裝置，其中該熔絲單元包括：複數個熔絲，其經組態以程式化所要資訊；及複數個啟動部分，其經組態以分別連接至該等對應熔 絲用於回應於該熔絲賦能信號而啟動該等熔絲。
  9. 如請求項7之半導體裝置，其中該比較單元為一鎖存差動感測放大器。
  10. 如請求項7之半導體裝置，其中該熔絲複本模型化單元包括：一複本電阻器部分，其經組態以經由一包括複本電阻器之電流路徑來驅動一複本輸出端子以回應於一電阻值選擇信號產生該經量測參考電壓；及一複本加偏壓部分，其經組態以回應於該偏壓電壓而對該複本輸出端子執行一加偏壓操作。
  11. 如請求項10之半導體裝置，其中該複本電阻器部分包括：複數個複本電阻器，其經組態以對應於該經量測電阻值；及複數個複本啟動元件，其經組態以分別連接至該等對應複本電阻器用於回應於該電阻值選擇信號而啟動該等複本電阻器。
  12. 一種半導體裝置，其包含：一參考電壓產生單元，其經組態以產生一偏壓電壓及一比較參考電壓；一第一多工單元，其經組態以回應於一模式選擇信號輸出一預充電信號或該偏壓電壓；一熔絲複本模型化單元，其經組態以接收該偏壓電壓且回應於一電阻值選擇信號而產生一具有一對應於一經 量測電阻值之電壓位準的經量測參考電壓；一第二多工單元，其經組態以回應於該模式選擇信號而輸出該比較參考電壓或該經量測參考電壓；一熔絲電路，其經組態以接收該第一多工構件之一輸出信號且比較一經由一包括一熔絲之電流路徑驅動之輸出端子的一電壓位準與該第二多工構件之一輸出信號以回應於一熔絲賦能信號而產生一熔絲狀態信號；及一輔助位準維持單元，其經組態以回應於該模式選擇信號而將該輸出端子維持於一預定位準，其中該輔助位準維持單元經組態以將該輸出端子維持於一預定驅動電流。
  13. 如請求項12之半導體裝置，其中該偏壓電壓及該比較參考電壓具有一預定電壓位準。
  14. 如請求項12之半導體裝置，其中該模式選擇信號為一對應於一正常模式及一量測模式之信號。
  15. 如請求項12之半導體裝置，其中該熔絲複本模型化單元包括：一複本電阻器部分，其經組態以經由一包括複本電阻器之電流路徑來驅動一複本輸出端子以回應於該電阻值選擇信號產生該經量測參考電壓；及一複本加偏壓部分，其經組態以回應於該偏壓電壓而對該複本輸出端子執行一加偏壓操作。
  16. 如請求項15之半導體裝置，其中該複本電阻器部分包括： 複數個複本電阻器，其經組態以對應於該經量測電阻值；及複數個複本啟動元件，其經組態以分別連接至該等對應複本電阻器用於回應於該電阻值選擇信號而啟動該等複本電阻器。
  17. 如請求項12之半導體裝置，其中該熔絲電路包括：一熔絲單元，其經組態以回應於該熔絲賦能信號而經由一包括該熔絲之電流路徑驅動該輸出端子；一輸出端子驅動單元，其經組態以回應於該第一多工單元之一輸出信號而對該輸出端子執行一預充電或加偏壓操作；及一比較單元，其經組態以回應於一啟動信號而經啟動用於比較該第二多工單元之一輸出信號與該輸出端子之一電壓位準以產生一熔絲狀態信號。
  18. 如請求項17之半導體裝置，其中該輸出端子驅動單元回應於該偏壓電壓而對該輸出端子執行一加偏壓操作，且回應於該預充電信號而對該輸出端子執行一預充電操作。
  19. 如請求項17之半導體裝置，其中該熔絲單元包括：複數個熔絲，其經組態以程式化所要資訊；及複數個啟動部分，其經組態以分別連接至該等對應熔絲用於回應於該熔絲賦能信號而啟動該等熔絲。
  20. 如請求項17之半導體裝置，其中該比較單元為一鎖存差動感測放大器。
  21. 如請求項17之半導體裝置，其進一步包含一輔助位準維持單元，該輔助位準維持單元經組態以回應於該模式選擇信號而將該輸出端子維持於一預定位準。
  22. 如請求項21之半導體裝置，其中該輔助位準維持單元經組態以將該輸出端子維持於一預定驅動電流。
  23. 如請求項17之半導體裝置，其中該啟動信號係在撤銷該預充電信號且啟動該熔絲賦能信號之後啟動。
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