KR20040078875A

KR20040078875A - 퓨즈의 절단 인식 오류를 일으키기 어려운 반도체 장치

Info

Publication number: KR20040078875A
Application number: KR1020030077243A
Authority: KR
Inventors: 츠지노미츠노리; 미키다케오
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-03-03
Filing date: 2003-11-03
Publication date: 2004-09-13
Also published as: CN1527325A; US6949986B2; KR100518394B1; DE10341767A1; CN100380528C; TWI234165B; JP2004265523A; US20040174204A1; TW200418040A

Abstract

모드 신호 TMSIG를 전환하는 것에 의해, 통상 모드에 비해 래치 회로(50, 84)의 드라이브 회로(56, 96)의 능력을 증대시킬 수 있다. 이에 따라, 퓨즈 소자 FUSESCE, FUSECA1∼FUSECA7의 절단 부분에 미소 리크가 발생하고 있는 경우에도 올바로 절단을 인식시킬 수 있다. 이와 같이 하면, 래치 회로(50, 84)의 드라이브 능력의 향상에 의해 퓨즈의 절단 인식 오류를 해소할 수 있다. 따라서, 퓨즈의 절단 인식 오류를 일으키기 어려운 반도체 장치를 제공할 수 있다.

Description

퓨즈의 절단 인식 오류를 일으키기 어려운 반도체 장치{SEMICONDUCTOR DEVICE UNLIKELY TO MAKE INCORRECT DETERMINATION OF FUSE BLOW}

본 발명은 반도체 장치에 관한 것으로, 보다 특정적으로는, 예컨대 대용량의 다이나믹 랜덤 액세스 메모리(DRAM)에 있어서, 불량 메모리 셀과 예비 셀의 치환을 지정하기 위한 것 등에 이용되는 퓨즈 소자를 구비한 반도체 장치에 관한 것이다.

대용량 DRAM에서는, 모든 메모리 셀에 전혀 결함이 없는 완전한 양품을 얻는 것은 매우 곤란하다. 이 때문에, 일반적으로는 메모리 셀 어레이에 예비 메모리 셀을 마련해 두고, 결함 부분을 치환하여 양품으로 하는 용장 구성이 채용되고 있다.

일본 특허 공개 2001-210093호 공보에는, 불량 부분의 어드레스에 대응하는 퓨즈부를 레이저빔으로 절단함으로써 불량 부분의 회로를 분리하고, 대신에 예비 부분을 동작시킨다고 하는 레이저 트리밍 방식으로 이용되는 리페어 신호 발생 회로에 대하여 기재되어 있다.

레이저빔에 의한 퓨즈의 절단이 불충분한 경우가 있어, 내부 회로는, 퓨즈가 끊어져 있지 않으면 인식을 잘못하여 예비 부분으로의 치환 동작이 실행되지 않거나, 전혀 관계없는 어드레스에 대응하는 메모리 셀의 치환이 행해져 버리거나 하는 불량이 생긴다.

퓨즈의 절단 상태가 불완전하고 일정값 이상의 전류가 흐르는 경우에는, 항상 안정하게 오동작을 하기 때문에, 출하 전의 테스트로 용이하게 제거할 수 있다. 그러나, 절단부에 미소한 잔류 부분이 있는 경우에는, 동작 타이밍, 동작온도 등 복잡한 동작요인의 영향을 받아, 퓨즈가 끊어져 있다고 인식되거나 끊어져 있지 않다고 인식되거나 하여 불안정한 동작을 할 우려가 있다. 이러한 불안정 동작을 하는 칩을 제외하는 것은 곤란하며, 테스트 조건 등에 연구가 요구되고 있었다.

또한, 미소한 잔류 부분이 있는 것에 의한 치환의 오류에 의해 제조제품 비율이 악화한다고 하는 문제점도 있었다.

본 발명의 목적은 퓨즈의 절단 인식 오류를 일으키기 어려운 반도체 장치를 제공하는 것이다.

도 1은 본 발명의 반도체 장치(2)의 구성을 나타낸 개략 블록도,

도 2는 도 1에서의 프로그램 및 비교 회로의 구성을 나타내는 블록도,

도 3은 도 2에서의 프로그램부의 구성을 나타내는 회로도,

도 4는 도 2에서의 비교기의 구성을 나타낸 회로도,

도 5는 본 발명의 반도체 장치의 통상 동작 모드에서의 CA1-CA7에 대응하는 퓨즈의 절단 검지 동작을 설명하기 위한 동작 파형도,

도 6은 본 발명의 반도체 장치의 통상 동작 모드에서의 블록 선택에 대응하는 퓨즈의 절단 검지 동작을 설명하기 위한 동작 파형도,

도 7은 본 발명의 반도체 장치의 구제 모드에서의 블록 선택에 대응하는 퓨즈의 절단 검지 동작을 설명하기 위한 동작 파형도,

도 8은 퓨즈의 절단에 따라 모드 신호 TMSIG를 변화시키는 모드 신호 발생 회로의 구성을 나타낸 회로도,

도 9는 블록 프로그램 회로의 다른 예를 나타낸 회로도,

도 10은 도 9에 나타낸 블록 프로그램 회로의 동작 설명을 하기 위한 동작파형도,

도 11은 실시예 3에서 이용되는 블록 프로그램 회로의 구성을 나타내는 회로도,

도 12는 실시예 4에서 이용되는 블록 프로그램 회로(342)의 구성을 나타내는 회로도,

도 13은 실시예 5에서의 퓨즈 회로부의 구성을 나타낸 회로도,

도 14는 실시예 6에서 이용되는 퓨즈 회로부의 구성을 나타낸 회로도,

도 15는 실시예 7에 이용되는 퓨즈 회로의 구성을 나타내는 회로도,

도 16은 도 15에 나타낸 회로의 동작을 설명하기 위한 동작 파형도,

도 17은 도 15에 나타낸 구성의 변형예를 나타내는 회로도,

도 18은 도 17에 나타낸 회로의 동작을 설명하기 위한 동작 파형도.

도면의 주요 부분에 대한 부호의 설명

2 : 반도체 장치 8 : 제어 회로

9 : 모드 레지스터 10 : X 디코더

12 : Y 디코더 16.0∼16.3 : 메모리 블록

18 : 멀티플렉서 20 : 출력 회로

22 : 입력 회로 24, 30∼33 : 프로그램 및 비교 회로

28 : 스페어 Y 디코더 40 : 프로그램부

42, 202, 302, 342 : 블록 프로그램 회로

44 : 어드레스 프로그램 회로 45 : 비교기

50, 50A, 84, 146, 320, 420, 550, 610 : 래치 회로

56, 56A, 96 : 드라이브 회로 71∼77 : 비트 프로그램 회로

82, 330, 330A, 412, 609 : 접속 회로

111∼117 : 비트 비교 회로 120, 128 : 클럭 인버터

140 : 모드 신호 발생 회로 344 : 전압 발생 회로

354∼358 : 저항 소자

402, 404, 406, 408, 410, 504, 506, 508, 510, 512, 602 : 퓨즈 회로

600, 600A : 펄스 발생 회로 642, 652 : 인버터 체인

614, 616, 618 : 반전 지연 회로

FUSECA1∼FUSECA7, FUSESCE, FUSESCEA∼FUSESCED, FUSETM : 퓨즈 소자

MC : 메모리 셀 CSL0∼CSL127 : 컬럼 선택선

SCSL : 스페어 컬럼 선택선 WL0∼WL511 : 워드선

본 발명은, 요약하면, 반도체 장치로서, 제 1 접속 회로와, 제 1 퓨즈 소자와, 제 1 래치 회로를 구비한다. 제 1 접속 회로는, 제 1 내부 노드를 제 1 제어 신호에 따라 제 1 전원 전위가 인가되는 제 1 전원 노드에 접속한다. 제 1 퓨즈 소자는, 제 1 전원 전위와는 다른 제 2 전원 전위가 인가되는 제 2 전원 노드와 제 1 내부 노드를 연결하는 경로 상에 마련되고, 비휘발적으로 도통 상태를 기억한다. 제 1 래치 회로는 제 1 내부 노드의 전위에 따른 논리값을 유지한다. 제 1 래치 회로는, 제 1 내부 노드에 입력이 접속되는 제 1 반전 회로와, 제 1 반전 회로의 출력에 따라 제 1 내부 노드를 제 1 전원 전위에 구동하는 제 1 드라이버 회로를 포함한다. 제 1 드라이버 회로는, 제 2 제어 신호에 따라 구동력이 변화한다.

본 발명의 다른 국면에 따르면, 반도체 장치로서, 제 1 접속 회로와, 제 1 래치 회로와, 제 1 퓨즈 소자와, 제 2 접속 회로를 구비한다. 제 1 접속 회로는, 제 1 내부 노드를 제 1 제어 신호에 따라 제 1 전원 전위가 인가되는 제 1 전원 노드에 접속한다. 제 1 래치 회로는 제 1 내부 노드의 전위에 따른 논리값을 유지한다. 제 1 퓨즈 소자는 제 1 전원 전위와는 다른 제 2 전원 전위가 인가되는 제 2전원 노드와 제 1 내부 노드를 연결하는 경로 상에 마련되고, 비휘발적으로 도통 상태를 기억한다. 제 2 접속 회로는, 제 1 내부 노드와 제 2 전원 노드 사이에 제 1 퓨즈 소자와 직렬로 마련되어, 제 2 제어 신호에 따라 저항값이 변화한다.

본 발명의 또 다른 국면에 따르면, 반도체 장치로서, 래치 회로와, 퓨즈 소자와, 접속 회로와, 펄스 발생 회로를 구비한다. 래치 회로는, 제 1 전원 전위에 초기 설정되는 입력 노드의 전위에 따른 논리값을 유지한다. 퓨즈 소자는, 제 1 전원 전위와는 다른 제 2 전원 전위가 인가되는 전원 노드와 내부 노드를 연결하는 경로 상에 마련되고, 비휘발적으로 도통 상태를 기억한다. 접속 회로는, 윈도우 펄스에 의해서 지정되는 기간에 내부 노드를 입력 노드에 접속한다. 펄스 발생 회로는 제어 신호에 따라 윈도우 펄스의 펄스폭을 바꾼다.

본 발명의 주된 이점은, 퓨즈 소자가 완전히 절단되지 않는 경우에 대한 절단의 인식의 가감을 조정할 수 있는 것이다. 따라서, 퓨즈 소자의 절단 부분에 리크 전류가 흐르는 경우에도, 절단 상태를 오인식하는 것을 피할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 대한 다음의 상세한 설명으로부터 명백해질 것이다.

이하에서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.

(실시예 1)

도 1은 본 발명의 반도체 장치(2)의 구성을 나타낸 개략 블록도이다. 본 명세서에서는, 본 발명의 반도체 장치의 예시로서 메모리 어레이를 구비하는 반도체 기억 장치를 설명한다.

도 1을 참조하면, 반도체 장치(2)는, 행렬 형상으로 배치되는 복수의 메모리 셀 MC를 갖는 메모리 블록(16.0∼16.3)을 구비한다. 메모리 블록(16.0∼16.3)은 메모리 셀 어레이가 4분할된 영역이며, 로우 어드레스 중의 RA0∼RA8보다도 상위의 소정의 2 비트에 의해서 그 중 하나가 선택된다.

도 1에서는, 설명을 간단하게 하기 위해, 메모리 블록(16.0∼16.3)의 각각에, 512행, 128열로 배열되는 정규의 메모리 셀에 덧붙여, 제품 비율을 향상하기 위한 예비의 메모리 셀 1열을 포함하는 구성이 표시된다. 단, 실제로는, 정규의 메모리 셀은 더 많은 행 및 열에 걸쳐 배열되고, 또한 예비의 메모리 셀이 복수열 마련되는 경우도 많다. 또한, 도 1에서는, 하나의 입출력 단자가 표시되어 있지만, 실제로는 4, 8, 16개 중 어느 하나의 입출력 단자가 마련되어 있고, 입출력 단자마다 도시한 바와 같은 구성이 마련된다.

반도체 장치(2)는, 어드레스 신호 ADD, 클럭 신호 CLK, 제어 신호 EXTZRAS, EXTZCAS, /WE, /CS, CKE를 받아 내부 제어 신호 CDE, CADE, 컬럼 어드레스 CA0∼CA7, 로우 어드레스 RA0∼RA8, 신호 RASORX 및 모드 신호 TMSIG를 출력하는 제어 회로(8)를 더 포함한다. 제어 회로(8)는, 반도체 장치(2)의 동작 모드를 유지하는 모드 레지스터(9)를 포함한다. 또, 여기서 신호명에 첨부된 "Z"나 "/"는 반전을 나타낸다.

메모리 블록(16.0∼16.3)의 각각은, 행렬 형상으로 배치된 메모리 셀 MC와,메모리 셀 MC의 행에 대응하여 마련되는 워드선 WL0∼WL511과, 메모리 셀 MC의 열에 대응하여 마련되는 컬럼선쌍 CSL0∼CSL127을 포함한다.

반도체 장치(2)는, 제어 회로(8)로부터 인가된 로우 어드레스 신호 RA0∼RA8을 디코딩하여 워드선 WL0∼WL511을 선택적으로 구동하는 X 디코더(10)를 더 포함한다. X 디코더(10)는, 메모리 블록(16.0∼16.3)의 내부 어드레스 지정된 행(워드선)을 선택 상태로 구동하기 위한 도시하지 않는 워드 드라이버를 포함한다.

반도체 장치(2)는, 어드레스 신호의 입력에 따라 활성화되는 신호 RASORX와 컬럼 어드레스 CA1∼CA7에 따라 예비 메모리 셀행의 선택을 할지 여부를 나타내는 신호 SCHIT를 출력하는 프로그램 및 비교 회로(24)와, 제어 신호 CDE 및 신호 SCHIT에 따라 활성화되어 컬럼 어드레스 CA0∼CA7을 디코딩하여 컬럼 선택선 CSL0∼CSL127 중 어느 하나를 선택하는 Y 디코더(12)와, 신호 SCHIT에 따라 스페어 컬럼 선택선 SCSL을 선택하는 스페어 Y 디코더(28)를 더 포함한다.

반도체 장치(2)는, 컬럼 선택선 CSL0∼CSL127 및 스페어 컬럼 선택선 SCSL에 의해서 지정되는 비트선쌍을 외부와의 데이터 송수신을 위해 선택하는 멀티플렉서(18)와, 단자로부터 인가된 신호 DQ를 받아 멀티플렉서(18)에 전달하는 입력 회로(22)와, 메모리 블록(16.0∼16.3)으로부터 멀티플렉서(18)를 거쳐서 판독되는 데이터를 단자에 신호 DQ로서 출력하는 출력 회로(20)를 더 포함한다.

다음에, 동작의 개략에 대하여 설명한다.

정규의 메모리 셀 중 불량의 메모리 셀에 액세스된 경우에는, 예비의 메모리 셀을 그 대신에 액세스하게 되어 있다.

X 디코더(10)는 9 비트의 어드레스 신호에 의해 512행 중에서 1행을 선택한다. Y 디코더(12)는 7 비트의 어드레스 신호 CA1∼CA7에 의해, 127열에서 1열을 선택한다. 프로그램 및 비교 회로(24)에는 불량 열 어드레스가 프로그램되어 있다. 프로그램 및 비교 회로(24)는 입력된 어드레스 신호와 프로그램된 불량 열 어드레스를 비교한다. 입력된 어드레스 신호가 불량 열 어드레스와 일치하면, 신호 SCHIT가 H 레벨로 되어, Y 디코더(12)가 동작금지로 되고, 스페어 Y 디코더(28)가 스페어 컬럼 선택선 SCSL을 활성화한다.

한편, 입력된 어드레스 신호가 불량 열 어드레스와 일치하지 않으면, Y 디코더(12)가 어드레스 신호 CA0∼CA7에 따라 열을 선택한다. 이 때, 스페어 Y 디코더(28)는 동작금지로 된다.

도 2는 도 1에서의 프로그램 및 비교 회로의 구성을 나타내는 블록도이다.

도 2를 참조하면, 프로그램 및 비교 회로(24)는, 프로그램 및 비교 회로(30∼33)를 포함한다. 프로그램 및 비교 회로(30∼33)는, 각각 도 1의 메모리 블록(16.0∼16.3)에 대응하여 설치된다.

프로그램 및 비교 회로(30)는 프로그램부(40)와, 비교기(45)를 포함한다. 프로그램부(40)는, 신호 RASORX에 따라 내장하는 퓨즈의 설정 정보를 신호 FCA<7:1>로서 판독한다. 신호 RASORX는, 행 활성화를 지시하는 ACT 커맨드와 입력된 어드레스를 인식함으로써 활성화되는 신호이며, 커맨드 ACT의 입력으로부터 커맨드 PRE(프리차지)의 입력까지의 사이에 활성화가 유지된다.

프로그램부(40)는, 대응하는 메모리 블록에서 예비열을 사용하는 경우에 절단되는 퓨즈 소자 FUSESCE를 포함하여 블록 선택 신호 SCL<0>을 출력하는 블록 프로그램 회로(42)와, 예비열로 치환해야 하는 불량 열의 어드레스를 지정하기 위한 퓨즈 소자 FUSECA1∼FUSECA7을 포함하여 불량 열에 대응하는 어드레스 신호 FCA<7:1>을 출력하는 어드레스 프로그램 회로(44)를 포함한다.

비교기(45)는, 불량 열에 대응하는 어드레스 신호 FCA<7:1>과 입력된 열 어드레스 신호 CA<7:1>을 각 비트마다 비교하여, 어드레스가 일치하고 있으면 예비열을 선택하기 위한 신호 SCHIT<0>을 활성화한다.

또, 프로그램 및 비교 회로(31∼33)는, 메모리 블록(16.1∼16.3)에 각각 대응하는 신호 SCHIT<1>∼SCHIT<3>을 출력하는 점이 프로그램 및 비교 회로(30)와는 다르다. 그러나, 프로그램 및 비교 회로(31∼33)의 내부의 구성은 프로그램 및 비교 회로(30)와 마찬가지이고, 설명은 반복하지 않는다.

도 3은 도 2에서의 프로그램부의 구성을 나타내는 회로도이다.

도 3을 참조하면, 프로그램부(40)는, 대응하는 메모리 블록에서 예비열을 사용하는 경우에 절단되는 퓨즈 소자 FUSESCE를 포함하여 블록 선택 신호 SCL<0>을 출력하는 블록 프로그램 회로(42)와, 예비열로 치환해야 하는 불량 열의 어드레스를 지정하기 위한 퓨즈 소자 FUSECA1∼EUSECA7을 포함하여 불량 열에 대응하는 어드레스 신호 FCA<1>∼<7>을 출력하는 어드레스 프로그램 회로(44)를 포함한다.

블록 프로그램 회로(42)는, 전원 노드와 노드 N1 사이에 접속되고 게이트에 신호 RASORX를 받는 P 채널 MOS 트랜지스터(46)와, 접지 노드에 한쪽 단이 접속되는 퓨즈 소자 FUSESCE와, 퓨즈 소자 FUSESCE의 다른 쪽 단과 노드 N1 사이에 접속되고 게이트에 신호 RASORX를 받는 N 채널 MOS 트랜지스터(48)를 포함한다.

블록 프로그램 회로(42)는, 노드 N1의 전위에 대응하는 정보를 래치하는 래치 회로(50)와, 래치 회로(50)의 출력과 신호 ZRAD<0>을 받아 신호 SCL<0>을 출력하는 NOR 회로(52)를 더 포함한다.

래치 회로(50)는, 노드 N1에 입력이 접속되는 인버터(58)와, 인버터(58)의 출력에 따라 노드 N1을 전원 전위에 구동하는 드라이브 회로(56)와, 신호 RASORX와 모드 신호 TMSIG를 받는 NAND 회로(54)를 포함한다. NAND 회로(54)의 출력은 드라이브 회로(56)의 구동 능력을 변화시키기 위한 신호이다.

드라이브 회로(56)는, 전원 노드와 노드 N1 사이에 접속되고 게이트에 인버터(58)의 출력을 받는 P 채널 MOS 트랜지스터(60)와, 전원 노드와 노드 N1 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터(62, 64)를 포함한다. P 채널 MOS 트랜지스터(62, 64)는, 각 게이트에 NAND 회로(54)의 출력, 인버터(58)의 출력을 각각 받는다.

어드레스 프로그램 회로(44)는 비트 프로그램 회로(71∼77)를 포함한다. 비트 프로그램 회로(71∼77)는, 각각 퓨즈 소자 FUSECA1∼FUSECA7을 포함한다. 퓨즈 소자 FUSECA1∼FUSECA7은 어드레스 비트 CA1∼CA7에 각각 대응한다.

비트 프로그램 회로(71)는, 신호 RASORX에 따라 노드 N2를 전원 노드에 접속하는 접속 회로(82)와, 접지 노드에 한쪽 단이 접속되는 퓨즈 소자 FUSECA1과, 퓨즈 소자 FUSECA1의 다른 쪽 단과 노드 N2 사이에 접속되고 게이트에 신호 SCL<0>을 받는 N 채널 MOS 트랜지스터(86)를 포함한다.

접속 회로(82)는, 한쪽의 입력이 L 레벨로 고정되고 다른 쪽의 입력에 신호 RASORX를 받는 NOR 회로(88)와, NOR 회로(88)의 출력을 받아 반전하는 인버터(90)와, 전원 노드와 노드 N2 사이에 접속되고 게이트에 인버터(90)의 출력을 받는 P 채널 MOS 트랜지스터(92)를 포함한다.

비트 프로그램 회로(71)는, 노드 N2의 전위에 대응하는 정보를 래치하는 래치 회로(84)와, 래치 회로(84)의 출력을 받아 반전하여 신호 FCA<1>을 출력하는 인버터(106)를 더 포함한다.

래치 회로(84)는, 노드 N2에 입력이 접속되는 인버터(98)와, 인버터(98)의 출력에 따라 노드 N2를 전원 전위에 구동하는 드라이브 회로(96)와, 신호 RASORX와 모드 신호 TMSIG를 받는 NAND 회로(94)를 포함한다. NAND 회로(94)의 출력은 드라이브 회로(96)의 구동 능력을 변화시키기 위한 신호이다.

드라이브 회로(96)는, 전원 노드와 노드 N2 사이에 접속되고 게이트에 인버터(98)의 출력을 받는 P 채널 MOS 트랜지스터(100)와, 전원 노드와 노드 N2 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터(102, 104)를 포함한다. P 채널 MOS 트랜지스터(102, 104)는 각 게이트에 NAND 회로(94)의 출력, 인버터(98)의 출력을 각각 받는다.

비트 프로그램 회로(72∼77)는 FUSECA1 대신에 FUSECA2∼FUSECA7을 포함하고, 대응하는 신호 FCA<2>∼FCA<7>을 출력하는 점이 비트 프로그램 회로(71)와 다르다. 그러나, 비트 프로그램 회로(72∼77)의 다른 내부의 구성은 비트 프로그램 회로(71)와 마찬가지이고 설명은 반복하지 않는다.

동작에 대하여 간단히 설명한다. 대응하는 메모리 블록으로 용장 회로를 사용하는 경우에는, 퓨즈 소자 FUSESCE가 절단된다. 예컨대, 퓨즈 소자의 절단은 레이저빔을 이용하여 실행된다. 또한, 치환 대상의 어드레스에 대응하여 퓨즈 소자 FUSECA1∼FUSECA7 중의 몇 개가 절단된다. 치환 대상의 어드레스의 대응 비트가 "H"이면, 퓨즈 소자의 절단이 행해진다.

퓨즈 소자 FUSESCE가 절단되면, 래치 회로(50)에 의해서 노드 N1은 H 레벨에 래치된다. 그 결과, 신호 SCL<0>이 H 레벨이 된다. 그러면, 비트 프로그램 회로(71)에서는, N 채널 MOS 트랜지스터(86)가 도통하여, 퓨즈 소자 FUSECA1이 절단되어 있는지 여부가 래치 회로(84)에 기억된다. 래치 회로(84)의 래치 결과에 따라 신호 FCA<1>이 출력된다.

또한, 다른 비트 프로그램 회로(72∼77)에서도 마찬가지로 퓨즈 소자의 절단상황의 검지가 행해져 신호 FCA<2>∼FCA<7>이 출력된다.

도 4는 도 2에서의 비교기의 구성을 나타낸 회로도이다.

도 4를 참조하면, 비교기(45)는, 어드레스 신호 CA<1>∼CA<7>에 각각 대응하는 비트 비교 회로(111∼117)와, 비트 비교 회로(111∼117)의 출력을 받는 7 입력의 NAND 회로(130)와, NAND 회로(130)의 출력을 받아 반전하여 신호 SCHIT<0>을 출력하는 인버터(132)를 포함한다.

비트 비교 회로(111)는, 신호 SCL<0>을 받아 반전하는 인버터(122)와, 인버터(122)의 출력을 받아 반전하여 신호 SCEA를 출력하는 인버터(124)와, 신호 SCEA와 어드레스 신호 CA<1>을 받는 NAND 회로(126)와, 신호 FCA<1>이 H 레벨일 때에활성화하여 NAND 회로(126)의 출력을 받아 반전하여 신호 SCSF<1>을 출력하는 클럭 인버터(128)와, 신호 FCA<1>이 L 레벨일 때에 활성화하여 어드레스 신호 CA<1>을 받아 반전하여 신호 SCSF<1>을 출력하는 클럭 인버터(120)를 포함한다.

비트 비교 회로(112∼117)에 대해서도, 비트 비교 회로(111)와 마찬가지의 구성을 갖기 때문에 그 설명은 반복하지 않는다.

비트 비교 회로(111)의 동작을 간단히 설명한다.

블록 0의 예비 메모리 셀열이 사용되지 않는 경우, 즉 신호 SCL<0>이 L 레벨일 때에는, 신호 SCEA가 L 레벨이며 NAND 회로(126)의 출력은 H 레벨이다.

이 때, 도 3의 N 채널 MOS 트랜지스터(86)는 비도통 상태대로 있으므로, 퓨즈 소자가 절단되어 있거나, 절단되어 있지 않더라도, 신호 FCA<1>∼FCA<7>은 전부 H 레벨이 된다.

비트 비교 회로(111)에서는, 클럭 인버터(120)는 비활성화되고, 클럭 인버터(128)가 활성화된다. 클럭 인버터(128)에 의해서 NAND 회로(126)의 출력의 H 레벨이 반전되어, 신호 SCSF<1>은 L 레벨로 된다.

신호 SCSF<2>∼SCSF<7>도 마찬가지로 L 레벨이 되기 때문에, NAND 회로(130)는 H 레벨을 출력하고, 그 결과 신호 SCHIT<0>은 L 레벨이 된다. 따라서, 메모리 블록(16.0)에서의 치환 동작은 실행되지 않는다.

다음에, 블록 0의 예비 메모리 셀열이 사용되는 경우, 즉 신호 SCL<0>이 H 레벨일 때에는, 신호 SCEA가 H 레벨이며 NAND 회로(126)의 출력은 신호 CA<1>의 반전값이다.

이 때, 도 3의 N 채널 MOS 트랜지스터(86)는 도통 상태가 되기 때문에, 퓨즈 소자가 절단되어 있으면 신호 FCA<1>은 H 레벨이 된다. 한편, 퓨즈 소자가 절단되어 있지 않으면, 신호 FCA<1>은 L 레벨이 된다. 불량 어드레스의 대응 비트가 "1"이라면 퓨즈를 절단하기 때문에, 결국 신호 FCA<1>은, 불량 어드레스의 대응 비트 CA가 "1"이라면 H 레벨로 되고, 대응 비트가 "0"이라면 L 레벨로 된다.

불량 어드레스의 대응 비트가 "1"이고 신호 FCA<1>이 H 레벨이면, 클럭 인버터(128)가 활성화된다. 그러면 신호 CA<1>이 H 레벨이라면 신호 SCSF<1>은 H 레벨로 되고, 한편 신호 CA<1>이 L 레벨이라면 신호 SCSF<1>은 L 레벨로 된다. 결국, 불량 어드레스의 대응 비트 "1"과 신호 CA<1>이 일치했을 때는 신호 SCSF<1>은 H 레벨이 되고, 일치하지 않을 때는 L 레벨이 된다.

반대로, 불량 어드레스의 대응 비트가 "0"이고 신호 FCA<1>이 L 레벨이면, 클럭 인버터(120)가 활성화된다. 그러면 신호 CA<1>이 H 레벨이라면 신호 SCSF<1>은 L 레벨로 되고, 한편 신호 CA<1>이 L 레벨이라면 신호 SCSF<1>은 H 레벨로 된다. 결국, 불량 어드레스의 대응 비트 "0"과 신호 CA<1>이 일치했을 때는 신호 SCSF<1>은 H 레벨이 되고, 일치하지 않을 때는 L 레벨이 된다.

마찬가지로, 비트 비교 회로(112∼117)에서도 입력 어드레스의 대응 비트와 불량 어드레스의 대응 비트의 비교가 행해져, 신호 SCSF<2>∼SCSF<7>이 출력된다.

NAND 회로(130), 인버터(132)에 의해서, 모든 입력 어드레스 비트가 불량 어드레스 비트와 일치했을 때에, 신호 SCHIT<0>이 H 레벨로 활성화되어, 불량 열과 예비열의 치환이 행해진다.

도 5는, 본 발명의 반도체 장치의 통상 동작 모드에서의 CA1-CA7에 대응하는 퓨즈의 절단 검지 동작을 설명하기 위한 동작 파형도이다.

도 3, 5를 참조하면, 시각 t0에서 커맨드 ACT가 입력되어 행의 활성화가 행해진다. 통상 동작 모드에서는 모드 신호 TMSIG는 L 레벨로 설정되어 있다. 또한, 퓨즈 소자 FUSECA1은, 레이저빔에 의해서 절단되어 있지만, 절단은 완전하지 않아 미소한 잔류 부분이 있는 것으로 한다.

예컨대, 시각 t1에서 기록 커맨드 WT가 입력되고, 이 때 컬럼 어드레스 신호 CA<1>이 H 레벨이라고 한다. 퓨즈가 절단되어 있으면, 도 3의 노드 N2는, H 레벨에 유지되어 신호 FCA<1>도 H 레벨로 된다. 신호 CA<1>과 신호 FCA<1>이 일치하기 때문에, 다른 비트가 전부 일치하고 있으면 스페어 컬럼이 선택되도록 스페어 컬럼 선택선 SCSL이 활성화된다.

또한, 시각 t2 이후에 나타내듯이 기록 커맨드 WT가 입력되고, 이 때 컬럼 어드레스 신호 CA<1>이 L 레벨이라고 한다. 퓨즈가 절단되어 있으면, 도 3의 노드 N2는 H 레벨에 유지되어 신호 FCA<1>은 H 레벨로 된다. 신호 CA<1>과 신호 FCA<1>은 일치하지 않기 때문에, 스페어 컬럼은 선택되지 않고 노멀 컬럼 선택선 NCSL이 활성화된다.

그런데, 커맨드 ACT에 의한 행의 활성화로부터 기록 커맨드 WT가 입력되기까지의 시각 tRCD는 최소값은 규정이 있지만, 최대값은 규정이 없기 때문에 항상 같은 타이밍에서 기록 커맨드 WT가 입력되는 것은 아니다. 따라서, 시각 tRCD가 긴 판독 동작이나 기록 동작이 행해지는 경우가 있다.

퓨즈가 절단되어 있으면, 도 3의 노드 N2는, H 레벨에 유지되어 있을 것이지만, 퓨즈 소자의 절단이 완전하지 않은 경우에는 노드 N2의 전위는 저하한다. 프리차지 트랜지스터(92)에 의해 일단 프리차지된 노드 N2의 기생 용량의 전하는 서서히 접지 전위를 향해서 빠져나가, 노드 N2의 전위는 P 채널 MOS 트랜지스터(100)의 도통 저항과 N 채널 MOS 트랜지스터(86) 및 퓨즈 소자 FUSECA1의 나머지 부분의 합성 저항의 비로 정해지는 분압 전위가 된다.

노드 N2의 전위가 인버터(98)의 임계값 전압보다도 낮아지면, 인버터(98)의 출력은 반전하고, P 채널 MOS 트랜지스터(100)는 오프 상태로 되어, 노드 N2의 전위는 최종적으로는 N 채널 MOS 트랜지스터(86) 및 퓨즈 소자 FUSECA1의 나머지 부분에 의해서 접지 전위로 되어 버린다. 이 때, H 레벨일 것인 신호 FCA<1>은 L 레벨로 변화해 버린다.

시각 t5에서는, 이러한 시각 tRCD가 긴 기록 동작이 행해진 경우에 입력된 컬럼 어드레스 신호 CA<1>이 H 레벨인 경우를 나타낸다. 본래 H 레벨이어야 할 불량 어드레스 비트를 나타내는 신호 FCA<1>은 L 레벨로 변화한다. 신호 CA<1>과 신호 FCA<1>이 일치하지 않기 때문에, 스페어 컬럼은 선택되지 않고, 노멀 컬럼 선택선 NCSL이 활성화된다.

또한, 시각 t6에서는, 이러한 시각 tRCD가 긴 기록 동작이 행해진 경우에 입력된 컬럼 어드레스 신호 CA<1>이 L 레벨인 경우를 나타낸다. 본래 H 레벨이어야 할 불량 어드레스 비트를 나타내는 신호 FCA<1>은 L 레벨로 변화한다. 신호 CA<1>과 신호 FCA<1>이 일치하기 때문에, 혹시 다른 비트가 전부 일치하고 있으면 스페어 컬럼이 선택되도록 스페어 컬럼 선택선 SCSL이 활성화된다.

도 6은, 본 발명의 반도체 장치의 통상 동작 모드에서의 블록 선택에 대응하는 퓨즈의 절단 검지 동작을 설명하기 위한 동작 파형도이다.

도 3, 도 6을 참조하면, 시각 t0에서 커맨드 ACT가 입력되어 행의 활성화가 행해진다. 통상 동작 모드에서는 모드 신호 TMSIG는 L 레벨로 설정되어 있다. 또한, 퓨즈 소자 FUSESCE는, 레이저빔에 의해서 절단되어 있지만, 절단은 완전하지 않아서 미소한 잔류 부분이 있다고 한다.

예컨대, 시각 t1에서 기록 커맨드 WT가 입력되는 것으로 한다. 퓨즈가 절단되어 있으면 도 3의 노드 N1은 H 레벨에 유지되고, 신호 ZRAD<0>이 L 레벨인 것을 전제로 하여 신호 SCL<0>도 H 레벨로 된다. 이 때 신호 CA<1>∼CA<7>과 신호 FCA<1>∼FCA<7>이 각각 일치하고 있으면 스페어 컬럼이 선택되도록 스페어 컬럼 선택선 SCSL이 활성화된다.

퓨즈가 절단되어 있으면, 도 3의 노드 N1은, H 레벨에 유지되어 있을 것이지만, 퓨즈 소자의 절단이 완전하지 않은 경우에는 노드 N1의 전위는 저하한다. 프리차지 트랜지스터(46)에서 일단 프리차지된 노드 N1의 기생 용량의 전하는 서서히 접지 전위를 향해서 빠져나가, 노드 N1의 전위는 P 채널 MOS 트랜지스터(60)의 도통 저항과 N 채널 MOS 트랜지스터(48) 및 퓨즈 소자 FUSESCE의 나머지 부분의 합성 저항의 비로 정해지는 분압 전위가 된다.

노드 N1의 전위가 인버터(58)의 임계값 전압보다도 낮아지면, 인버터(58)의 출력은 반전하고, P 채널 MOS 트랜지스터(60)는 오프 상태로 되어, 노드 N1의 전위는 최종적으로는 N 채널 MOS 트랜지스터(48) 및 퓨즈 소자 FUSESCE의 남은 부분에 의해서 접지 전위로 되어 버린다. 이 때, H 레벨일 것인 신호 SCL<0>은 L 레벨로 변화해 버린다.

시각 t4에서는, 이러한 시각 tRCD가 긴 기록 동작이 행해진 경우를 나타낸다. 시각 t4에서 기록 커맨드 WT가 입력되면, 본래 H 레벨이어야 할 신호 SCL<0>은 L 레벨로 바뀐다. 신호 SCL<0>이 L 레벨이면, 도 3의 비트 프로그램 회로(71∼77)에서는 퓨즈 소자의 상태의 판독이 행해지지 않고, 신호 FCA<1>∼FCA<7>은 전부 H 레벨로 된다.

그리고, 신호 SCL<0>이 L 레벨이고 신호 FCA<1>∼FCA<7>은 전부 H 레벨로 된 결과, 도 4의 비교기(45)는 신호 SCHIT<0>을 L 레벨로 설정한다. 따라서, 스페어 컬럼은 선택되지 않고, 노멀 컬럼 선택선 NCSL이 활성화된다.

도 7은 본 발명의 반도체 장치의 구제 모드에서의 블록 선택에 대응하는 퓨즈의 절단 검지 동작을 설명하기 위한 동작 파형도이다.

도 3, 도 7을 참조하면, 시각 t0에서 커맨드 ACT가 입력되어 행의 활성화가 행해진다. 구제 모드에서는 모드 신호 TMSIG는 H 레벨로 설정되어 있다. 또한, 퓨즈 소자 FUSESCE는 레이저빔에 의해서 절단되어 있지만, 절단은 완전하지 않아서미소한 잔류 부분이 있다고 한다.

시각 tRCD가 긴 기록 동작이 행해지는 경우에 대하여 시각 t3 이후에서 설명한다.

퓨즈가 절단되어 있으면, 도 3의 노드 N1은 H 레벨에 유지되어 있는 것이다. 도 6에서는, 퓨즈 소자의 절단이 완전하지 않은 경우에 노드 N1의 전위는 저하하여, 신호 SCE<0>이 L 레벨로 되어 버리는 경우를 설명했다. 이것에 대하여, 구제 모드에서는, 신호 TMSIG가 H 레벨로 설정되어 있다.

프리차지 트랜지스터(46)에서 일단 프리차지된 노드 N1의 기생 용량의 전하는 서서히 접지 전위를 향해서 빠져나가, 노드 N1의 전위는 분압 전위가 되지만, P 채널 MOS 트랜지스터(62, 64)가 도통함으로써 분압 전위는 인버터(58)의 임계값 전압에 비해 충분히 높은 값으로 할 수 있다. 인버터(58)의 출력은 반전하지 않기 때문에 신호 SCL<0>은 H 레벨대로이고 L 레벨로 반전하는 경우는 없다.

따라서, 시각 t4에서 기록 커맨드 WT가 입력되었을 때이더라도, 신호 SCL<0>은 H 레벨대로이다. 통상 동작 모드에서는 절단 부분의 미소 리크에 의해 파선으로 나타내듯이 오동작하고 있었던 치환 회로가, 실선으로 나타내듯이 정상 동작하여 시각 t4에서는 스페어 컬럼이 선택된다.

또, 도 5에서 설명한 CA1-CA7에 대응하는 퓨즈의 절단 검지 동작에 대해서도, 모드 신호 TMSIG를 전환하는 것에 의해 블록 선택에 대응하는 퓨즈의 절단 검지 동작과 마찬가지의 동작이 행해진다. 즉, 모드 신호 TMSIG를 전환하는 것에 의해 래치 회로의 드라이버의 능력을 증대시켜, 퓨즈 절단 부분에 미소 리크가 발생하고 있는 경우에도 올바로 절단을 인식시킬 수 있다. 이와 같이 하면, 래치 회로의 드라이브 능력의 향상에 의해 불량을 해소할 수 있는지 확인할 수 있다.

이상의 설명에서, 모드 신호 TMSIG는, 도 1의 모드 레지스터(9)의 설정에 근거하여 제어 회로(8)로부터 인가된다. 그러나, 모드 신호 TMSIG를 퓨즈 소자의 절단에 의해서 변화시킬 수 있도록 해도 무방하다. 그렇게 하면, 마스크 개정 없이, 제품 비율이 나쁜 경우에 불량 판정된 칩을 후에 구제할 수 있다.

도 8은 퓨즈의 절단에 따라 모드 신호 TMSIG를 변화시키는 모드 신호 발생 회로의 구성을 나타낸 회로도이다.

도 8을 참조하면, 모드 신호 발생 회로(140)는, 전원 노드와 노드 N4 사이에 접속되고 게이트에 신호 /POR을 받는 P 채널 MOS 트랜지스터(142)와, 접지 노드에 한쪽 단이 접속되는 퓨즈 소자 FUSETM과, 퓨즈 소자 FUSETM의 다른 쪽 단과 노드 N4 사이에 접속되고 게이트에 신호 /POR을 받는 N 채널 MOS 트랜지스터(144)를 포함한다.

모드 신호 발생 회로(140)는 노드 N4의 전위에 대응하는 정보를 래치하는 래치 회로(146)를 더 포함한다.

래치 회로(146)는, 노드 N4에 입력이 접속되는 인버터(148)와, 노드 N4와 전원 노드 사이에 접속되어 인버터(148)의 출력을 게이트에 받는 P 채널 MOS 트랜지스터(150)와, 인버터(148)의 출력을 받아 반전하여 모드 신호 TMSIG를 출력하는 인버터(152)를 포함한다.

도시하지 않는 파워 온 리셋 회로는, 반도체 장치에 전원이 투입되면 신호 /POR을 잠시 L 레벨에 유지하고, 그 후 H 레벨로 하는 것에 의해 리셋의 해제를 한다.

리셋 해제 후에 퓨즈 소자 FUSETM이 절단되어 있지 않은 때에는, 노드 N4의 레벨은 L 레벨이 되고, 신호 TMSIG도 L 레벨이 된다.

한편, 리셋 해제 후에 퓨즈 소자 FUSETM이 절단되어 있는 때에는 노드 N4의 레벨은 H 레벨이 되어, 신호 TMSIG도 H 레벨이 된다.

도 8에 나타내는 회로를 마련해 두면, 제품 비율이 나쁜 경우에 칩을 후에 구제할 수 있다.

이상 실시예 1에서는, 소정의 모드에 설정함으로써, 래치 회로 내부의 드라이버의 능력을 통상 동작 모드시보다도 증대시켜, 퓨즈 절단의 인식 저항을 낮출 수 있다. 이에 따라, 구제 모드에 있어서 래치 회로의 내부의 드라이버 능력을 증대시키면 퓨즈의 오인식이 해소되는지 여부를 확인할 수 있다. 또한, 퓨즈의 오인식이 발생한 칩을 후에 구제할 수도 있다.

(실시예 2)

실시예 1에서는, 퓨즈 소자의 상태를 래치하는 래치 회로의 내부의 피드백 루프의 P 채널 MOS 트랜지스터를 테스트시에는 추가함으로써 드라이버 능력을 증대시키는 예에 대하여 설명했다. 래치 회로의 내부의 피드백 루프의 P 채널 MOS 트랜지스터를 전환하여 사용해도 무방하다.

도 9는 블록 프로그램 회로의 다른 예를 나타낸 회로도이다.

도 9를 참조하면, 블록 프로그램 회로(202)는, 도 3에 나타낸 블록 프로그램 회로(42)의 구성에 있어서, 래치 회로(50) 대신에 래치 회로(50A)를 포함한다. 래치 회로(50A)는, 입력 노드가 노드 N1A이며, 도 3에 나타낸 래치 회로(50)의 구성에서 드라이브 회로(56) 대신에 드라이브 회로(56A)를 포함한다. 블록 프로그램 회로(202)의 다른 구성은, 도 3에 나타낸 블록 프로그램 회로(42)의 구성과 마찬가지이기 때문에 설명은 반복하지 않는다.

드라이브 회로(56A)는, 한쪽의 입력이 노드 N1A에 접속되고, 다른 쪽의 입력에 신호 ZTMSIG를 받는 NAND 회로(204)와, 전원 노드와 노드 N1A 사이에 접속되고 게이트에 NAND 회로(204)의 출력을 받는 P 채널 MOS 트랜지스터(206)와, 한쪽의 입력이 노드 N1A에 접속되어 다른 쪽의 입력에 모드 신호 TMSIG를 받는 NAND 회로(208)와, 전원 노드와 노드 N1A 사이에 접속되고 게이트에 NAND 회로(208)의 출력을 받는 P 채널 MOS 트랜지스터(210)를 포함한다.

신호 ZTMSIG는 모드 신호 TMSIG의 반전값이며 통상 동작 모드에서는 H 레벨로 설정된다. 따라서, 드라이브 회로(56A)에서, 통상 동작 모드에서는 P 채널 MOS트랜지스터(206)가 노드 N1A를 전원 전위에 구동하고, 구제 모드에서는 P 채널 MOS 트랜지스터(210)가 노드 N1A를 전원 전위에 구동한다.

P 채널 MOS 트랜지스터(206)보다도 P 채널 MOS 트랜지스터(210)의 구동 능력을 크게 설계해 놓으면, 구제 모드에 있어서 퓨즈의 상태의 오인식을 개선할 수 있다.

도 10은 도 9에 나타낸 블록 프로그램 회로의 동작 설명을 하기 위한 동작 파형도이다.

도 9, 도 10을 참조하면, 신호 TMSIG를 L 레벨로부터 H 레벨로 전환하는 것에 의해, 시각 t4에서의 tRCD가 긴 경우의 기록시에 있어, 노드 N1A의 파형을 W1로부터 W2로 전환할 수 있다. 이에 따라, 구제 모드에 있어서 퓨즈의 상태의 오인식을 개선할 수 있다.

또한 반대로, P 채널 MOS 트랜지스터(206)보다도 P 채널 MOS 트랜지스터(210)의 구동 능력을 작게 설계해 놓으면, 신호 TMSIG를 L 레벨로부터 H 레벨로 전환하는 것에 의해, 시각 t4에서의 tRCD가 긴 경우의 기록시에 있어, 노드 N1A의 파형을 W2로부터 W1로 전환할 수 있다. 이에 따라, 퓨즈의 절단 부분의 리크를 엄격히 검출할 수도 있다.

또, 신호 SCL<0>을 발생하는 블록 프로그램 회로에 적용한 예를 설명했지만, 도 3의 비트 프로그램 회로(71∼77)에 드라이버 전환을 하는 구성을 적용해도 무방하다.

이상 설명한 바와 같이, 래치 회로의 드라이버 추가뿐만 아니라, 전환도 할수 있도록 함으로써 퓨즈 절단 부분의 저항값의 인식을 어느 쪽의 방향으로도 전환할 수 있다. 이에 따라, 퓨즈 절단의 오인식을 일으키지 않는 적절한 마진을 갖게 한 최적의 드라이버 사이즈 조정이 가능해진다.

(실시예 3)

도 11은 실시예 3에서 이용되는 블록 프로그램 회로의 구성을 나타내는 회로도이다.

도 11을 참조하면, 블록 프로그램 회로(302)는, 전원 노드와 노드 N5 사이에 접속되고 게이트에 신호 RASORX를 받는 P 채널 MOS 트랜지스터(316)와, 노드 N5와 노드 N6 사이에 접속되고 게이트에 신호 RASORX를 받는 N 채널 MOS 트랜지스터(318)와, 노드 N6과 노드 N7 사이에 접속되는 퓨즈 소자 FUSESCEA와, 노드 N7과 접지 노드를 신호 TMSIG0∼TMSIG2에 따라 접속하는 접속 회로(330)를 포함한다.

블록 프로그램 회로(302)는, 노드 N5의 전위를 유지하는 래치 회로(320)와, 래치 회로(320)의 출력과 신호 ZRAD<0>을 받아 신호 SCL<0>을 출력하는 NOR 회로(322)를 더 포함한다.

접속 회로(330)는, 노드 N7과 접지 노드 사이에 병렬로 접속되는 N 채널 MOS 트랜지스터(332, 334, 336)를 포함한다. N 채널 MOS 트랜지스터(332)는, 게이트에 신호 TMSIG0을 받고 있고, 도통시의 저항값은 R0이다. N 채널 MOS 트랜지스터(334)는, 게이트에 신호 TMSIG1을 받고 있고, 도통시의 저항값은 R1이다. N 채널 MOS 트랜지스터(336)는, 게이트에 신호 TMSIG2를 받고 있고, 도통시의 저항값은 R2이다. 또, 저항값 R0∼R2의 사이에는, R0<R1<R2의 관계가 있다.

신호 TMSIG0∼TMSIG2의 설정은, 예컨대, 통상 동작 모드에서는 신호 TMSIG1이 H 레벨로 설정되고, 신호 TMSIG0, TMSIG2는 L 레벨로 설정되도록 해 놓는다. 그리고, 동작 모드를 선택함으로써 신호 TMSIG0∼TMSIG2의 활성화의 조합을 바꾸도록 하면 퓨즈 절단 부분의 저항값의 인식을 엄격히 하거나 완화하거나 하는 조정을 실행할 수 있다.

예컨대, 신호 TMSIG0을 활성화하고, 신호 TMSIG1, TMSIG2를 비활성화하면, 저항이 작은 N 채널 MOS 트랜지스터(332)에 의해 노드 N7이 접지 노드에 접속된다. 이 때에는, 접속 회로(330)에 통상 동작 모드보다도 전류가 많이 흐르는 상태로 되기 때문에, 노드 N5를 L 레벨로 낮춘다. 따라서 퓨즈의 절단을 엄격히 체크할 수 있다.

이것에 대하여, 신호 TMSIG2를 활성화하고, 신호 TMSIG0, TMSIG1을 비활성화하면, 저항이 큰 N 채널 MOS 트랜지스터(336)에 의해 노드 N7이 접지 노드에 접속된다. 이 때에는, 접속 회로(330)에 통상 동작 모드보다도 전류가 적게 흐르는 상태로 된다. 따라서 퓨즈 절단의 판단을 완화하여 체크할 수 있다.

이와 같이, 퓨즈부와 접지 노드 사이에 전류값을 조정하는 접속 회로를 삽입함으로써, 퓨즈 소자가 완전히 절단되지 않는 경우에 대한 절단 인식의 가감을 조정할 수 있다. 신호 TMSIG0∼TMSIG2의 활성화의 조합 순서로 조정폭은 크게 할 수 있다. 예컨대, 임의의 모드에서 신호 TMSIG0∼TMSIG2 중의 복수를 활성화해도 무방하다.

(실시예 4)

도 12는 실시예 4에서 이용되는 블록 프로그램 회로(342)의 구성을 나타내는 회로도이다.

도 12를 참조하면, 블록 프로그램 회로(342)는, 도 11에서 설명한 블록 프로그램 회로(302)의 구성에 있어서 접속 회로(330) 대신에 접속 회로(330A)를 포함한다. 블록 프로그램 회로(342)의 다른 부분의 구성은, 도 11에서 설명한 블록 프로그램 회로(302)와 마찬가지이기 때문에 설명은 반복하지 않는다.

접속 회로(330A)는, 노드 N8에 중간 전압을 출력하는 전압 발생 회로(344)와, 노드 N7과 접지 노드 사이에 접속되고 게이트가 노드 N8에 접속되는 N 채널 MOS 트랜지스터(346)를 포함한다.

전압 발생 회로(344)는, 전원 노드와 노드 N8 사이에 접속되고 게이트에 신호 TMSIG0을 받는 N 채널 MOS 트랜지스터(348)와, 노드 N8과 노드 N9 사이에 접속되고 게이트에 신호 TMSIG1을 받는 N 채널 MOS 트랜지스터(350)와, 노드 N9와 접지 노드 사이에 접속되고 게이트에 신호 TMSIG2를 받는 N 채널 MOS 트랜지스터(352)를 포함한다.

전압 발생 회로(344)는, 전원 노드와 노드 N8 사이에 접속되는 저항 소자(354)와, 노드 N8과 노드 N9 사이에 접속되는 저항 소자(356)와, 노드 N9와 접지 노드 사이에 접속되는 저항 소자(358)를 더 포함한다.

전압 발생 회로(344)에서는, N 채널 MOS 트랜지스터(348, 350, 352)를 선택적으로 도통 상태로 하는 것에 의해 노드 N8의 분압 전위를 변경할 수 있다. 이에 따라 N 채널 MOS 트랜지스터(346)의 게이트 전위를 제어하여, 노드 N5를 접지 전위에 구동할 능력을 조정할 수 있다.

예컨대, 통상 동작 모드에서는, 신호 TMSIG0∼TMSIG2는 모두 L 레벨로 비활성화되어 있는 것으로 한다. 그러면, N 채널 MOS 트랜지스터(346)의 게이트에는, 저항 소자(354∼358)에 의해서 분압된 중간 전압이 인가된다.

신호 TMSIG0을 활성화하고, 신호 TMSIG1, TMSIG2를 비활성화하면, 노드 N8은 N 채널 MOS 트랜지스터(348)에 의해서 전원 전위에 접속된다. 이 때에는, N 채널 MOS 트랜지스터(346)에 전류가 많이 흐르는 상태로 되기 때문에, 노드 N5를 L 레벨로 낮춘다. 따라서 퓨즈의 절단을 엄격히 체크할 수 있다.

이에 비해, 신호 TMSIG1을 활성화하고, 신호 TMSIG0, TMSIG2를 비활성화하면, 저항 소자(356)의 양단은 접속되고, 저항 소자에 의한 분압비가 변화하여, 노드 N8의 중간 전위가 통상 동작 모드시보다도 내려간다. 이 때에는, N 채널 MOS 트랜지스터(346)에 흐르는 전류가 통상 동작 모드시보다도 적은 상태로 된다. 따라서 퓨즈 절단의 판단을 완화하여 체크할 수 있다.

실시예 4에 나타낸 구성에 있어서도, 실시예 3과 마찬가지의 효과를 얻을 수 있다.

(실시예 5)

실시예 3에서 설명한 전류 조정을 실행하는 접속 회로를 복수의 퓨즈 회로부에서 공유할 수도 있다.

도 13은 실시예 5에서의 퓨즈 회로부의 구성을 나타낸 회로도이다.

도 13을 참조하면, 퓨즈 회로(402, 404, 406, 408, 410)가 공통의 노드 N10에 접속된다. 노드 N10과 접지 노드 사이에는 접속 회로(412)가 마련된다.

접속 회로(412)는, 노드 N10과 접지 노드 사이에 병렬로 접속되는 N 채널 MOS 트랜지스터(432, 434, 436)를 포함한다. N 채널 MOS 트랜지스터(432)는 게이트에 신호 TMSIG0을 받고 있고, 도통시의 저항값은 R0이다. N 채널 MOS 트랜지스터(434)는 게이트에 신호 TMSIG1을 받고 있고, 도통시의 저항값은 R1이다. N 채널 MOS 트랜지스터(436)는 게이트에 신호 TMSIG2를 받고 있고, 도통시의 저항값은 R2이다. 또, 저항값 R0∼R2의 사이에는, R0<R1<R2의 관계가 있다.

퓨즈 회로(402)는, 전원 노드와 노드 N11 사이에 접속되고 게이트에 신호 RASORX를 받는 P 채널 MOS 트랜지스터(416)와, 노드 N11과 노드 N12 사이에 접속되고 게이트에 신호 RASORX를 받는 N 채널 MOS 트랜지스터(418)와, 노드 N12와 노드 N10 사이에 접속되는 퓨즈 소자 FUSESCEB와, 노드 N11의 전위를 래치하는 래치 회로(420)와, 래치 회로(420)의 출력과 신호 ZRAD<0>을 받아 신호 SCL<0>을 출력하는 NOR 회로(422)를 포함한다. 래치 회로(420)는, 노드 N11에 입력이 접속되는 인버터(424)와, 전원 노드와 노드 N11 사이에 접속되고 인버터(424)의 출력을 게이트에 받는 P 채널 MOS 트랜지스터(426)를 포함한다.

퓨즈 회로(402)는 제 1 번째의 퓨즈 소자를 포함한다. 퓨즈 회로(404, 406, 408, 410)는, 각각 제 2, 제 3, 제 4, 제 N 번째의 퓨즈 소자를 포함한다. 퓨즈 회로(404, 406, 408, 410)에 포함되는 퓨즈 소자는 도 3의 퓨즈 소자 FUSECA1∼FUSECA7이어도 관계없고, 전혀 무관한 퓨즈 소자라도 무방하다.

이러한 방법을 취하는 것에 의해, 전체의 용장 회로를 조밀한 구성으로 할 수 있다.

(실시예 6)

도 14는 실시예 6에서 이용되는 퓨즈 회로부의 구성을 나타낸 회로도이다.

도 14를 참조하면, 실시예 6의 퓨즈 회로부는, 신호 RASORX와 신호 TMSIG를 받는 NAND 회로(502)와, 전원 노드와 노드 N2 사이에 접속되고 게이트에 NAND 회로(502)의 출력을 받는 P 채널 MOS 트랜지스터(500)와, 노드 N12에 공통으로 접속되는 퓨즈 회로(504, 506, 508, 510, 512)를 포함한다.

퓨즈 회로(504)는, 전원 노드와 노드 N13 사이에 접속되고 게이트에 신호 RASORX를 받는 P 채널 MOS 트랜지스터(546)와, 한쪽 단이 접지 노드에 접속되는 퓨즈 소자 FUSESCEC와, 퓨즈 소자 FUSESCEC의 다른 쪽 단과 노드 N13 사이에 접속되고 게이트에 신호 RASORX를 받는 N 채널 MOS 트랜지스터(548)와, 노드 N13의 전위를 래치하는 래치 회로(550)와, 래치 회로(550)의 출력과 신호 ZRAD<0>을 받아 신호 SCL<0>을 출력하는 NOR 회로(552)를 포함한다. 래치 회로(550)는, 전원 노드와 노드 N13 사이에 접속되고 게이트에 인버터(558)의 출력을 받는 P 채널 MOS 트랜지스터(560)와, 노드 N12와 노드 N13 사이에 접속되고 게이트에 인버터(558)의 출력을 받는 P 채널 MOS 트랜지스터(564)를 포함한다. 인버터(558)의 출력은 NOR 회로(552)에 대하여 래치 회로(550)의 출력으로서 인가된다.

퓨즈 회로(506∼512)는 도 3에 나타낸 퓨즈 소자 FUSECA1∼FUSECA7을 포함하는 것이어도 무방하고, 다른 무관한 퓨즈 소자를 포함하는 것이어도 무방하다.

이러한 구성을 취하는 것에 의해서도, 전체의 용장 회로를 조밀하게 할 수 있다.

(실시예 7)

퓨즈의 절단 상태의 판정을, 판정 기간을 가변으로 하는 것에 의해 조정할 수도 있다.

도 15는 실시예 7에 이용되는 퓨즈 회로의 구성을 나타내는 회로도이다.

도 15를 참조하면, 실시예 7의 퓨즈 회로는, 제어 신호 TM1∼TM3에 따라 판정 기간을 나타내는 신호 WINDOW의 펄스폭을 바꾸는 펄스 발생 회로(600)와, 신호 WINDOW에 의해 표시되는 기간에 있어서 퓨즈 소자의 절단의 상태를 판정하는 퓨즈 회로(602)를 포함한다.

퓨즈 회로(602)는, 전원 노드와 노드 N14 사이에 접속되고 게이트에 신호 RASORX를 받는 P 채널 MOS 트랜지스터(606)와, 한쪽 단이 접지 노드에 접속되는 퓨즈 소자 FUSESCED와, 퓨즈 소자 FUSESCED의 다른 쪽 단과 노드 N14 사이에 접속되고 게이트에 신호 RASORX를 받는 N 채널 MOS 트랜지스터(608)를 포함한다.

퓨즈 회로(602)는, 노드 N14와 노드 N15를 신호 WINDOW에 따라 접속하는 접속 회로(609)와, 노드 N15의 전위를 래치하는 래치 회로(610)와, 래치 회로(610)의 출력과 신호 ZRAD<0>을 받아 신호 SCL<0>을 출력하는 NOR 회로(612)를 더 포함한다.

접속 회로(609)는, 신호 WINDOW를 받아 반전하는 인버터(624)와, 노드 N14와 노드 N15 사이에 접속되고 인버터(624)의 출력을 게이트에 받는 P 채널 MOS 트랜지스터(628)와, 노드 N14와 노드 N15 사이에 접속되고 게이트에 신호 WINDOW를 받는 N 채널 MOS 트랜지스터(626)를 포함한다.

래치 회로(610)는, 노드 N15에 입력이 접속되는 인버터(630)와, 전원 노드와 노드 N15 사이에 접속되고 인버터(630)의 출력을 게이트에 받는 P 채널 MOS 트랜지스터(632)를 포함한다.

펄스 발생 회로(600)는, 신호 TM1에 따라 활성화하여 소정의 짧은 지연 시간에 신호 WINDOW_ORG를 반전 지연하여 출력하는 반전 지연 회로(614)와, 제어 신호 TM2에 따라 활성화되어 신호 WINDOW_ORG를 반전 지연 회로(614)보다도 긴 정도의 반전 시간에 반전 지연하여 출력하는 반전 지연 회로(616)와, 제어 신호 TM3에 따라 활성화되어 신호 WINDOW_ORG를 반전 지연 회로(616)보다도 더 긴 지연 시간에 반전 지연하여 출력하는 반전 지연 회로(6181)를 포함한다.

펄스 발생 회로(600)는, NAND 회로(620)와, NAND 회로(620)의 출력을 받아 반전하여 신호 WINDOW를 출력하는 인버터(622)를 더 포함한다. NAND 회로(620)의 한쪽의 입력에는 신호 WINDOW_ORG가 인가된다. NAND 회로(620)의 다른 쪽의 입력은, 반전 지연 회로(614, 616, 618)의 출력이 하나에 접속된 노드 N19에 접속된다. 반전 지연 회로(614, 616, 618)의 입력은 모두 노드 N16에 접속된다. 노드 N16에는 신호 WINDOW_ORG가 인가된다.

반전 지연 회로(614)는, 제어 신호 TM1을 받아 반전하는 인버터(634)와, 노드 N16과 노드 N17 사이에 접속되고 게이트에 인버터(634)의 출력을 받는 P 채널 MOS 트랜지스터(636)와, 노드 N16과 노드 N17 사이에 접속되고 게이트에 제어 신호 TM1을 받는 N 채널 MOS 트랜지스터(638)와, 노드 N17과 접지 노드 사이에 접속되고 게이트에 인버터(634)의 출력을 받는 N 채널 MOS 트랜지스터(640)를 포함한다.

반전 지연 회로(614)는, 노드 N17에 초단의 입력이 접속되고 노드 N18에 최종단의 출력이 접속되는 기수단의 인버터 체인(642)과, 노드 N18과 노드 N19 사이에 접속되고 게이트에 인버터(634)의 출력을 받는 P 채널 MOS 트랜지스터(644)와, 노드 N18과 노드 N19 사이에 접속되고 게이트에 제어 신호 TM1을 받는 N 채널 MOS 트랜지스터(646)를 더 포함한다.

반전 지연 회로(616, 618)에서는 제어 신호 TM1 대신에 제어 신호 TM2, TM3이 각각 인가된다. 또한, 인버터 체인(642)의 길이는 반전 지연 회로(614, 616, 618)의 순서대로 길이가 길어지도록 설정된다. 다른 부분의 반전 지연 회로(616, 618)의 구성은 반전 지연 회로(614)와 마찬가지이기 때문에 설명은 반복하지 않는다.

도 16은 도 15에 나타낸 회로의 동작을 설명하기 위한 동작 파형도이다.

도 15, 도 16을 참조하면, 커맨드 ACT가 시각 t0에서 입력되면 이것에 따라신호 WINDOW_ORG가 상승하고, 이 상승으로부터의 지연 시간에 의해서 신호 WINDOW의 펄스폭은, 각각 제어 신호 TM1, TM2, TM3을 활성화했을 때 도면과 같이 서로 다르다. 이에 따라, 노드 N14와 노드 N15가 접속되는 기간을 변화시킬 수 있다.

제어 신호 TM1∼TM3을 사용하는 것에 의해, 퓨즈의 절단 상태에 따라서 노드 N14의 전위의 변화의 타이밍이 CASEA, CASEB와 같이 다른 장치가 존재하더라도, 윈도우 펄스폭을 제어함으로써 불량이라고 인식시킬 수 있는 한편, 그와는 반대로 제어 신호 TM1을 사용하는 것에 의해 불량이 아니라고 인식시킬 수도 있게 된다.

도 17은 도 15에 나타낸 구성의 변형예를 나타내는 회로도이다.

도 17에서는, 도 15의 구성에 있어서 펄스 발생 회로(600) 대신에 펄스 발생 회로(600A)를 마련한다. 펄스 발생 회로(600A)는, 신호 WINDOW_ORG와 신호 RAS를 받는 NAND 회로(652)와, 전원 노드와 노드 N20 사이에 접속되고 게이트에 NAND 회로(652)의 출력을 받는 P 채널 MOS 트랜지스터(654)와, 신호 RASORX와 외부 단자로부터 입력되는 신호 EXTWIN을 받는 NAND 회로(656)와, NAND 회로(656)의 출력을 받는 인버터(658)와, 노드 N20과 접지 노드 사이에 접속되고 게이트에 인버터(658)의 출력을 받는 N 채널 MOS 트랜지스터(660)를 포함한다.

펄스 발생 회로(600A)는, 노드 N20에 입력이 접속되는 인버터(661)와, 인버터(661)의 출력을 반전하여 노드 N20에 출력하는 인버터(662)와, 인버터(661)의 출력을 반전하여 신호 WINDOW를 출력하는 인버터(663)를 더 포함한다. 인버터(661, 662)는 노드 N20의 전위를 유지하는 래치 회로를 형성한다.

도 18은 도 17에 나타낸 회로의 동작을 설명하기 위한 동작 파형도이다.

도 17, 도 18을 참조하면, 시각 t0에서 커맨드 ACT가 입력되고, 이에 따라 신호 WINDOW_ORG가 펄스 형상으로 활성화된다. 외부 단자로부터 인가되는 신호 EXTWIN은 커맨드 ACT가 인가될 때에는 L 레벨로 설정되어 있다. 신호 WINDOW_ORG의 상승에 따라 신호 WINDOW가 L 레벨로부터 H 레벨로 활성화된다.

그리고 시각 t4∼t5에서 신호 EXTWIN이 L 레벨로부터 H 레벨로 상승되면, 이에 따라 신호 WINDOW가 H 레벨로부터 L 레벨로 하강된다. 신호 EXTWIN의 상승 타이밍을 변화시킴으로써 신호 WINDOW의 활성 기간을 제어할 수 있다.

이상 설명한 바와 같이, 실시예 7에 나타낸 구성을 이용해도, 퓨즈 소자가 완전히 절단되지 않는 경우에 대한 절단 인식의 가감을 조정할 수 있다.

본 발명을 상세히 설명하여 나타내고 있지만, 이것은 예시를 위한 것뿐으로서, 한정되는 것이 아니고, 발명의 정신과 범위는 첨부된 청구범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.

본 발명에 의하면, 퓨즈 소자가 완전히 절단되지 않는 경우에 대한 절단 인식의 가감을 조정할 수 있다. 따라서, 퓨즈 소자의 절단 부분에 리크 전류가 흐르는 경우에도, 절단 상태를 오인식하는 것을 피할 수 있다.

Claims

반도체 장치로서,

제 1 내부 노드를 제 1 제어 신호에 따라 제 1 전원 전위가 인가되는 제 1 전원 노드에 접속하는 제 1 접속 회로와,

상기 제 1 전원 전위와는 다른 제 2 전원 전위가 인가되는 제 2 전원 노드와 상기 제 1 내부 노드를 연결하는 경로 상에 마련되고, 비휘발적으로 도통 상태를 기억하는 제 1 퓨즈 소자와,

상기 제 1 내부 노드의 전위에 대응하는 논리값을 유지하는 제 1 래치 회로를 구비하되,

상기 제 1 래치 회로는,

상기 제 1 내부 노드에 입력이 접속되는 제 1 반전 회로와,

상기 제 1 반전 회로의 출력에 따라 상기 제 1 내부 노드를 상기 제 1 전원 전위로 구동하는 제 1 드라이버 회로를 포함하고,

상기 제 1 드라이버 회로는, 제 2 제어 신호에 따라 구동력이 변화하는

반도체 장치.
반도체 장치로서,

제 1 내부 노드를 제 1 제어 신호에 따라 제 1 전원 전위가 인가되는 제 1전원 노드에 접속하는 제 1 접속 회로와,

상기 제 1 내부 노드의 전위에 대응하는 논리값을 유지하는 제 1 래치 회로와,

상기 제 1 전원 전위와는 다른 제 2 전원 전위가 인가되는 제 2 전원 노드와 상기 제 1 내부 노드를 연결하는 경로 상에 마련되고, 비휘발적으로 도통 상태를 기억하는 제 1 퓨즈 소자와,

상기 제 1 내부 노드와 상기 제 2 전원 노드 사이에 상기 제 1 퓨즈 소자와 직렬로 마련되고, 제 2 제어 신호에 따라 저항값이 변화하는 제 2 접속 회로를 구비하는

반도체 장치.
반도체 장치로서,

제 1 전원 전위에 초기 설정되는 입력 노드의 전위에 따른 논리값을 유지하는 래치 회로와,

상기 제 1 전원 전위와는 다른 제 2 전원 전위가 인가되는 전원 노드와 내부 노드를 연결하는 경로 상에 마련되고, 비휘발적으로 도통 상태를 기억하는 퓨즈 소자와,

윈도우 펄스에 의해서 지정되는 기간에 상기 내부 노드를 상기 입력 노드에 접속하는 접속 회로와,

제어 신호에 따라 상기 윈도우 펄스의 펄스폭을 바꾸는 펄스 발생 회로를 구비하는

반도체 장치.