1234165 玫、發明說明： 【發明所屬之技術領域】 本發明有關於半導體裝置 動態隨機存取記憶（D R A Μ )中 良記憶單元和預備單元之替 【先前技術】 在大容量之DRAM中，要使 缺陷之完全良品極為困難。 在記憶單元陣列設有預備記 成為良品。 在曰本國專利案特開200 號產生電路，用來代替利用 對應之熔線部，藉以將不良 調方式，使預備部份動作。 【發明内容】 利用雷射光會有使熔線之 路會有誤認為熔線未被切斷 作，或進行與完全無關之位 其問題。 在熔線之切斷狀態不完全 情況時，因為經常穩定的進 之測試可以很容易的去除。 留部份之情況時，受到動作 因素之影響，會認為熔線被 ，特別有關於例如在大容量之 ，具備有熔線元件用來指定不 換等之半導體裝置。 全部之記憶單元成為完全沒有 因此，一般是採用餘裕構造， 憶單元，用來將缺陷部份替換 卜2 1 0 0 9 3號公報揭示有修復信 雷射光切斷與不良部份之位址 部份之電路切離，使用雷射微 切斷成為不足之情況，内部電 ，而不進行預備部份之替換動 址對應之記憶單元之替換，為 ，有一定值以上之電流流動之 行錯誤動作，所以利用出貨前 但是，當在切斷部有微小之殘 時序，動作溫度等複雜之動作 切斷，或認為未被切斷，會有 312/發明說明書(補件)/92-11 /92124191 5 1234165 進行不穩定動作之問題。要除去此種不穩定動作之晶片會 有困難，測試條件被嚴格的要求。 另外，由於有微小殘留部份造成替換之錯誤，會有使製 造良率劣化之問題。 本發明之目的是提供不容易發生熔線之切斷之辨識錯誤 之半導體裝置。 本發明主要的是一種半導體裝置，具備有第1連接電 路，第1熔線元件，和第1閂鎖電路。第1連接電路將第 1内部節點連接到按照第1控制信號而提供第1電源電位 之第1電源節點上。第1熔線元件被設在連結路徑上，用 來非揮發性地記憶導通狀態，該連結路徑用來連結施加有 與第1電位不同之第2電位的第2電源節點，和第1内部 節點。第1閂鎖電路用來保持與第1内部節點之電位對應 之邏輯值。第1閂鎖電路包含有：第1反相電路，以其輸入 端連接到第1内部節點；和第1驅動電路，依照第1反相 電路之輸出，用來將第1内部節點驅動成為第1電源電位。 第1驅動電路依照第2控制信號改變驅動力。 依照本發明之另一態樣是一種半導體裝置，具備有第1 連接電路，第1閂鎖電路，第1熔線元件，和第2連接電 路。第1連接電路用來使第1内部節點連接到依照第1控 制信號而提供第1電源電位之第1電位節點上。第1閂鎖 電路用來保持與第1内部節點之電位對應之邏輯值。第1 熔線元件被設在連結路徑上，用來非揮發性地記憶導通狀 態，該連結路徑用來連結施加有與第1電源電位不同之第 6 312/發明說明書(補件)/92-11 /92124191 1234165 2電源電位的第2電源節點和第1内部節點。第2連接 路與第1熔線元件举聯，設在第1内部節點和第2電源 點之間，依照第2控制信號用來改變電阻值。 依照本發明之更另一態樣是一種半導體裝置，具備有 鎖電路，熔線元件，連接電路，和脈波產生電路。閂鎖 路用來保持與被初期設定在第1電源電位之輸入節點之 位對應之邏輯值。熔線元件被設在連結路徑上，用來非 發性地記憶導通狀態，該連結路徑用來連結施加與第1 源電位不同之第2電源電位的電源節點和内部節點。連 電路在被窗脈波指定之期間使内部節點連接到輸入節點 脈波產生電路依照控制信號改變窗脈波之脈波幅度。 本發明之主要優點是在熔線元件未被完全切斷之情 時，亦可以調整切斷之辨識之增減。因此，即使在熔線 件之切斷部份有洩漏電流流動之情況時，亦可以避免切 狀態之辨識錯誤。 本發明之上述和其他目的、特徵、態樣和優點，經由 合附圖，和與本發明有關之下列之詳細說明，當可明白 【實施方式】 下面將參照圖面用來詳細的說明本發明之實施例。 外，圖中之相同元件符號表示相同或相當之部份。 (實施例1 ) 圖1是概略方塊圖，用來表示本發明之半導體裝置2 構造。在本說明書中，所說明之本發明之半導體裝置之 例是具備有記憶器陣列之半導體記憶裝置。 312/發明說明書(補件)/92-11 /92124191 電 Λ/Γ 即 閂 電 電 揮 電 接 〇 況 元 斷 聯 0 另 之 實 7 1234165 參照圖1，半導體裝置2具備有記憶器塊1 6 . 0〜1 6 . 3其 中具有排列成為行列狀之多個記憶單元M C。記憶器塊1 6 . 0 〜1 6 . 3是將記憶單元陣列分割成為4個之區域，利用列位 址中之RAO〜RA8之上位指定之2個位元，用來選擇其中之 1個。 在圖1中，為著使說明簡化，所示之構造在記憶器塊1 6 . 0 〜1 6 . 3之各個，除了具有排列成為5 1 2列，1 2 8行之正常 之記憶單元外，更包含有用來提高良率之1行預備之記憶 單元。但是實際上，正常之記憶單元排列有更多之列和行， 和設有更多行之預備之記憶單元。另外，在圖1中，所示 者是1個之輸入/輸出端子，但是實際上是設有4、8、16 個之其中之一種方式之輸入/輸出端子，在每一個輸入/輸 出端子設有如圖所示之構造。 半導體裝置2更包含有控制電路8，用來接受位址信號 ADD，時脈信號 CLK，控制信號 EXTZRAS、EXTZCAS、/WE、 / C S、C K E，和用來輸出内部控制信號 C D E、C A D E，行位址 C A 0〜C A 7，列位址 R A 0〜R A 8，信號 R A S 0 R X和模態信號 TMS I G。控制電路8包含有模態暫存器9，用來保持半導體 裝置2之動作模態。另外，此處之在信號名稱附加” Z ”或” 表示反相。 記憶器塊1 6 . 0〜1 6 . 3之各個包含有：記憶單元M C，被配 置成為行列狀；字線 WLO〜WL5 11，被設置成與記憶單元 M C之列對應；和行線對偶 C S L 0〜C S L 1 2 7，被設置成與記 憶單元之MC之行對應。 8 312/發明說明書(補件)/92-11 /92124191 1234165 半導體裝置2更包含有X解碼器1 Ο，用來對從控制電路 8施加之列位址信號R A 0〜R A 8進行解碼，藉以選擇性的驅 動字線 WL0〜WL511。X解碼器10包含有圖中未顯示之字 驅動器，用來將記憶器塊 1 6 . 0〜1 6. 3之内部位址所指定 之列（字線）驅動成為選擇狀態。 半導體裝置2更包含有：程式和比較電路2 4，依照根據 位址信號之輸入被活性化之信號 R A S 0 R X和行位址 C A 1〜 C A 7，用來輸出信號S C Η I T，藉以表示是否進行預備記憶單 元列之選擇；Υ解碼器 1 2，對依照控制信號 C D Ε和信號 S C Η I Τ被活性化之行位址C A 0〜C A 7進行解碼，用來選擇該 行選擇線C S L 0〜C S L 1 2 7之任何一個；和備用Y解碼器2 8， 依照信號S C Η I T用來選擇備用行選擇線S C S L。 半導體裝置2更包含有：多工器18，用來選擇該行選擇 線C S L 0〜C S L 1 2 7和備用行選擇線S C S L所指定之位元線對 偶，藉以進行與外部之資料授受；輸入電路2 2，用來接受 從端子施加之信號 D Q，藉以傳達到多工器 1 8 ;和輸出電 路2 0，用來將從記憶器塊1 6. 0〜1 6 . 3經由多工器1 8讀出 之資料，輸出到端子作為信號DQ。 下面說明其概略之動作。 在存取正常記憶單元中有不良記憶單元之情況時，成為 以預備之記憶單元代替不良記憶單元的進行存取。 X解碼器1 0依照9位元之位址信號，從51 2列中選擇1 列。Υ解碼器1 2依照7位元之位址信號C A 1〜C A 7，從1 2 7 行中選擇1行。在程式和比較電路2 4中進行程式設計不 9 312/發明說明書(補件)/92· 11 /92124191 1234165 良行位址。程式和比較電路 2 4使被輸入之位址信號 程式設計之不良行位址進行比較。假如被輸入之位址 和被程式設計之不良行位址一致時，信號S C Η I T就變 位準，禁止γ解碼器1 2之動作，備用 Υ解碼器2 8使 行選擇線S C S L活性化。 另外一方面，假如被輸入之位址信號與不良行位址 致時，Υ解碼器1 2就依照位址信號C A 0〜C A 7選擇行 時，禁止備用 Y解碼器2 8之動作。 圖 2 是方塊圖，用來表示圖 1 之程式和比較電路 造。參照圖2，程式和比較電路24包含有程式和比較 3 0〜3 3。程式和比較電路3 0〜3 3被設置成分別與圖 記憶器塊1 6.0〜1 6.3對應。 程式和比較電路3 0包含有程式部4 0和比較器4 5。 部40依照信號RASORX，讀出内藏之熔線之設定資訊 F C A < 7 : 1〉。信號R A S Ο R X是經由辨識用以指示列活性 A C T命令和被輸入之位準，被活性化之信號，從命令 之輸入起到命令P R E (預充電）之輸入止之期間，維持：¾ 程式部4 0包含有：塊程式電路4 2，含有熔線元件 F U S E S C E，當使用對應之記憶器塊之預備行時被切斷 來輸出塊選擇信號S C L < 0〉；和位址程式電路4 4，含 線元件F U S E C A 1〜F U S E C A 7，用來指定欲以預備行替 不良行之位址，藉以輸出與不良行對應之位址信號 FCA<7 : 1 >。 比較器4 5使與不良行對應之位址信號F C A < 7 : 1〉和 312/發明說明書(補件)/92-11 /92124191 和被 信號 成Η 備用 不一 。這 之構 電路 1之 程式 作為 化之 ACT r化° ，用 有熔 換之 被輸 10 1234165 入之行位址信號C A < 7 : 1〉進行每一個位元之比較，假如位 址一致時就使信號S C Η I T < 0〉活性化，藉以選擇預備行。 另外，程式和比較電路3 1〜3 3，其與程式和比較電路 3 0之不同部份是輸出分別與記憶器塊1 6 . 1〜1 6 · 3對應之 信號S C Η I Τ < 1 >〜S C Η I Τ < 3 >。但是，程式和比較電路3 1〜 3 3之内部構造，與程式和比較電路3 0相同，所以其說明 不再重複。 圖3是電路圖，用來表示圖2之程式部之構造。 參照圖3，程式部4 0包含有：塊程式電路4 2，含有當使 用對應之記憶器塊中之預備行時被切斷之熔線元件 FUSESCE，用來輸出塊選擇信號SCL<0>;和位址程式電 路4 4，含有用以指定欲被預備行替換之不良行之熔線元件 F U S E C A 1〜F U S E C A 7，用來輸出與不良行對應之位址信號 FCA<1>〜<7〉〇 塊程式電路42包含有：P通道MOS電晶體46,連接在電 源節點和節點N1之間，以其閘極接受信號RASORX ;熔 線元件F U S E S C E，其一端連接到接地節點；和N通道Μ 0 S 電晶體4 8，連接在熔線元件F U S E S C Ε之另外一端和節點 Ν1之間，以其閘極接受信號RASORX。 塊程式電路4 2更包含有：閂鎖電路5 0，用來閂銷與節點 N1之電位對應之資訊；和N 0 R電路5 2，用來接受閂鎖電 路5 0之輸出和信號Z R A D < 0 >，藉以輸出信號S C L < 0〉。 閂鎖電路5 0包含有：反相器5 8，以其輸入端連接到節點 N 1 ;驅動電路5 6，依照反相器5 8之輸出，用來將節點N 1 11 312/發明說明書(補件)/92-11 /92124191 1234165 驅動成為電源電位；和NAND電路54，用來接受信號 RASORX和模態信號TMSIG。NAND電路54之輸出是用來 改變驅動電路5 6之驅動能力之信號。
驅動電路56包含有：P通道MOS電晶體60,連接在電源 節點和節點N1之間，以其閘極接受反相器5 8之輸出；和 P通道MOS電晶體62、64，串聯連接在電源節點和節點 N1之間。P通道Μ Ο S電晶體6 2、6 4，其各個之閘極分別 接受NAND電路54之輸出和反相器58之輸出。 位址程式電路44包含有位元程式電路71〜77。位元程 式電路71〜77分別含有熔線元件FUSECA1〜FUSECA7。 熔線元件F U S E C A 1〜F U S E C A 7分別對應到位址位元C A 1 〜CA7 〇 位元程式電路7 1包含有··連接電路82，與信號RASORX 對應，用來使節點N2連接到電源節點；熔線元件 F U S E C A 1，以其一端連接到接地節點；和n通道Μ Ο S電 晶體86，連接在熔線元件FUSECA1之另外一端和節點Ν2 之間，以其閘極接受信號SCL<〇>。 連接電路82包含有：NOR電路88，其一方之輸入被固定 為L位準，其另外一方之輸入用來接受信號raSORX ;反 相器90，用來接受NOR電路88之輸出和使其反相；和p -通道MOS電晶體92，連接在電源節點和節點N2之間，以 》 其閘極接受反相器9 0之輸出。 位元程式電路7 1更包含有：閂鎖電路8 4，用來閂鎖與節 點N 2之電位對應之資訊；和反相器1 〇 6，用來接受閂鎖電 12 312/發明說明書(補件)/92-11/92124191 1234165 路84之輸出和使其反相，藉以輸出信號fca<1>。 閂鎖電路8 4包含有：反相器9 8，以其輸入端連接到節點 N 2 ;驅動電路9 6，依照反相器9 8之輸出，用來將節點N 2 驅動成為電源電位；和NAND電路94，用來接受信號 RASORX和模態信號tmSIG。NAND電路94之輸出是用來 改變驅動電路9 6之驅動能力之信號。 驅動電路96包含有通道MOS電晶體100，連接在電 源節點和節點N 2之間，以其閘極接受反相器9 8之輸出； 和P通道Μ 〇 S電晶體1 0 2、1 0 4，串聯連接在電源節點和 節點Ν 2之間。ρ通道Μ Ο S電晶體1 〇 2、1 〇 4之各個之閘極 分別接受NAND電路94之輸出和反相器98之輸出。 位元程式電路72〜77，其與位元程式電路71不同之部 份是包含有FUSECA2〜FUSECA7用以代替FUSECA1，用 來輸出對應之信號F C A < 2〉〜F C A < 7 >。但是，位元程式電 路72〜77之其他之内部構造與位元程式電路71相同，所 以其說明不再重複。 下面簡單的說明其動作。當在對應之記憶器塊使用餘裕 電路之情況時，熔線元件FUSES CE被切斷。例如，熔線 元件之切斷使用雷射光進行。另外，與替換對象之位址對 應的，切斷熔線元件F U S E C A 1〜F U S E C A 7中之數個。假 如與替換對象之位址對應之位元成為” Η，，時，就進行溶線 元件之切斷。 當熔線元件FUSES CE被切斷時，利用閂鎖電路50將節 點Ν 1閂鎖在Η位準。其結果是信號S C L < 0 >成為H位準。 312/發明說明書(補件)/92-11 /92124191 13 1234165 如此一來，在位元程式電路71，N通道MOS電晶體86進 行導通，將熔線元件F U S E C A 1是否被切斷讀入到閂鎖電 路8 4。依照閂鎖電路8 4之閂鎖結果，輸出信號F C A < 1〉。 另外，在其他之位元程式電路7 2〜7 7亦同樣的，進行 炫線元件之切斷狀況之檢測，用來輸出信號F C A < 2 >〜 FCA<7>。 圖4是電路圖，用來表示圖2之比較器之構造。 參照圖4，比較器4 5包含有：位元比較電路1 1 1〜1 1 7， 分別對應到位址信號C A < 1 >〜C A < 7〉； 7個輸入之N A N D 電路130，用來接受位元比較電路111〜117之輸出；和反 相器1 3 2，用來接受N AND電路1 3 0之輸出和使其反相， 藉以輸出信號SCHIT<0>。 位元比較電路1 1 1包含有：反相器1 2 2，用來接受信號 SCL<0>和使其反相；反相器124，用來接受反相器122之 輸出和使其反相，藉以輸出信號SCEA ; NAND電路1 26， 用來接受信號S C E A和位址信號C A < 1 > ;計時反相器1 2 8， 當信號卩0八<1>為Η位準時被活性化，用來接受NAND電 路1 2 6之輸出和使其反相，藉以輸出信號S C S F < 1〉；和計 時反相器1 2 0，當信號F C A < 1〉為L位準時進行活性化，用 來接受位址信號C A < 1 >和使其反相，藉以輸出信號 SCSF<1>。 位元比較電路1 1 2〜1 1 7因為具有與位元比較電路1 1 1 同樣之構造，所以其說明不再重複。 下面簡單的說明位元比較電路1 1 1之動作。 14 312/發明說明書(補件)/92-11 /92124191 1234165 在未使用塊〇之預備記憶單元行之情況時，亦即在信號 SCL<0〉為L位準時，信號SCEA為L位準，NAND電路126 之輸出成為Η位準。 這時，因為圖3之Ν通道MOS電晶體86保持為非導通 狀態，所以不論熔線元件是否被切斷，信號F C A < 1〉〜 FCA<7>*部成為Η位準。
在位元比較電路1 11，計時反相器1 2 0被非活性化，計 時反相器1 28被活性化。利用計時反相器1 28使NAND電 路126之輸出之Η位準反相，用來使信號SCSF<1>成為L 位準。 因為信號S C S F < 2〉〜S C S F < 7〉亦同樣的成為L位準，所 以NAND電路130輸出Η位準，其結果是信號SCHIT<0> 成為L位準。因此，不進行記憶器塊1 6 · 0之替換動作。 其次，在使用有塊0之預備記憶單元行之情況時，亦即 在信號S C L < 0 >成為Η位準時，信號S C E A成為Η位準， NAND電路126之輸出成為信號CA<1>之反相值。 這時，因為圖3之N通道MOS電晶體86成為導通狀態， 所以假如熔線元件被切斷時，信號F C A < 1 >成為Η位準。 另外一方面，假如熔線元件未被切斷時，信號F C A < 1 >成 為L位準。假如不良位址之對應位元成為” 1 ”時，因為熔 線被切斷，所以其結果是使信號F C A < 1〉，在不良位址之 對應位元C A為” 1 ”時，成為Η位準，在對應位元為” 0 ”時， 成為L位準。 假如不良位址之對應位元為” 1”，信號F C A < 1 >為Η位準 15 312/發明說明書(補件)/92-11 /92124191 1234165 時，計時反相器1 2 8就被活性化。如此一來假如信號C A < 1 > 為Η位準時，信號S C S F < 1〉成為Η位準另外一方面，假如 信號C A < 1〉成為L位準時，信號S C S F < 1〉成為L位準。其 結果是當信號C A < 1 >與不良位址之對應位元’’ 1 ” 一致時， 信號S C S F < 1 >成為Η位準，不一致時成為L位準。 相反的，假如不良位址之對應位元為” 0 ”，信號F C A < 1 > 為L位準時，計時反相器1 2 0被活性化。如此一來假如信 號C A < 1〉成為Η位準時，信號S C S F < 1 >成為L位準，另外 一方面，假如信號C A < 1 >為L位準時，信號S C S F < 1 >成為 Η位準。其結果是當信號C A < 1 >與不良位址之對應位元” 0 ” 一致時，信號S C S F < 1〉成為Η位準，不一致時成為L位準。 同樣的，在位元比較電路1 1 2〜1 1 7亦使輸入位址之對應 位元和不良位址之對應位元進行比較，用來輸出信號 SCSF<2>〜SCSF<7>。 利用 N A N D電路1 3 0和反相器1 3 2，當所有輸入位址位 元和不良位址位元一致時，信號SCHIT<0>被活性化成為Η 位準，用來進行不良行和預備行之替換。 圖5是動作波形圖，用來說明本發明之半導體裝置之通 常動作模態時，與C A 1〜C A 7對應之熔線之切斷檢測動作。 參照圖3和5，在時刻10，輸入命令A C T用來進行列之 活性化。在通常動作模態，模態信號T M SIG被設定成為L 位準。另夕卜，熔線元件FU SEC Α1被電射光切斷，但是不 是完全切斷，而是殘留有微小部份。 例如，在時刻t 1輸入寫入命令W T，這時之行位址信號 16 312/發明說明書(補件)/92-11 /92124191 1234165 C A < 1 >作為Η位準。假如熔線被切斷時，圖3之節點Ν 2 維持在Η位準，信號F C A < 1 >亦成為Η位準。因為信號 C A < 1 >和信號F C A < 1 > —致，所以假如其他之位元全部一致 時，備用行選擇線S C S L被活性化，用來選擇備用行。 然後，如時刻12以下所示，輸入寫入命令W T，這時行 位址信號C A < 1 >成為L位準。假如熔線被切斷時，圖3之 節點N 2維持在Η位準，信號F C A < 1〉變為Η位準。因為 信號C A < 1〉和信號F C A < 1〉不一致，所以不選擇備用行， 正常行選擇線N C S L被活性化。 從依照命令A C T進行列之活性化起，到寫入命令W T被 輸入止之時間t R C D，用來規定最小值，但是因為未規定最 大值，所以不限於經常以相同之時序輸入寫入命令WT。 因此，亦可以使時間tRCD變長的進行讀出動作或寫入動 作。 假如熔線被切斷時，圖3之節點N2維持Η位準，但是 在熔線元件未被完全切斷之情況，節點Ν2之電位進行降 低。利用預充電電晶體9 2使被暫時預充電之節點Ν 2之寄 生電容之電荷，逐漸朝向接地電位放電，節點Ν2之電位 依照Ρ通道Μ 0 S電晶體1 0 0之導通電阻，與Ν通道Μ 0 S 電晶體8 6及熔線元件F U S E C A 1之殘留部份之合成電阻之 比例，用來決定所形成之分壓電位。 當節點N 2之電位低於反相器9 8之臨限電壓時，反相器 98之輸出進行反相，P通道MOS電晶體100變成為OFF 狀態，節點N2之電位最後經由N通道M0S電晶體86和 17 31W發明說明書(補件)/92-11 /92124191 1234165 熔線元件FU SEC A1之殘留部份，成為接地電位。這時， 應成為Η位準之信號F C A < 1〉改變成為L位準。 在時刻15，表示在此種使時間t R C D變長之進行寫入動 作之情況，亦可以使被輸入之行位址信號C A < 1 >成為Η位 準。用以表示本來欲成為Η位準之不良位址位元之信號 F C A < 1 >改變成為L位準。因為信號C A < 1〉和信號F C A < 1 > 不一致，所以不選擇備用行，正常行選擇線N C S L被活性 化。 然後，在時刻t6，表示在此種使時間tRCD變長之進行 寫入動作之情況，亦可以使被輸入之行位址信號C A < 1 >成 為L位準。用以表示本來欲成為Η位準之不良位址位元之 信號F C A < 1〉改變成為L位準。因為信號C A < 1〉和信號 F C A < 1 > —致，所以假如其他之位元全部一致時，就使備用 行選擇線SCSL活性化，用來擇備用行。 圖6是動作波形圖，用來說明本發明之半導體裝置之通 常動作模態時之與塊選擇對應之熔線之切斷檢測動作。 參照圖3和圖6，在時刻10進行被輸入有命令A C T之列 之活性化。在通常動作模態時，模態信號T M SIG被設定為 L位準。另外，熔線元件FUSES CE被雷射光切斷，但是不 是完全切斷而是具有微小之殘留部份。 例如，在時刻t 1，輸入寫入命令W T。假如熔線被切斷 時，圖3之節點N 1維持在Η位準，以信號Z R A D < 0 >成為 L位準為前提，使信號S C L < 0 >亦成為Η位準。這時，假 如信號C A < 1〉〜C A < 7〉與信號F C A < 1 >〜F C A < 7 >分別成為 18 312/發明說明書(補件)/92-11 /92124191 1234165 一致時，使備用行選擇線S C S L活性化，用來選擇備用行。 依照命令A C T進行列之活性化起到寫入命令W T被輸入 止之時間tRCD，用來規定最小值，但是因為未規定最大 值，所以不限於經常以相同之時序輸入寫入命令WT。因 此，亦可以使時間t R C D變長的進行讀出動作或寫入動作。 假如熔線被切斷時，圖3之節點N 1維持Η位準，但是 在熔線元件未被完全切斷之情況，節點Ν 1之電位進行降 低。利用預充電電晶體4 6使被暫時充電之節點Ν1之寄生 電容之電荷，逐漸朝向接地電位放電，節點Ν1之電位依 照Ρ通道MOS電晶體60之導通電阻，與Ν通道MOS電 晶體4 8和熔線元件F U S E S C Ε之殘留部份之合成電阻之比 例，用來決定所形成之分壓電位。 當節點Ν 1之電位低於反相器5 8之臨限電壓時，反相器 58之輸出進行反相，Ρ通道MOS電晶體60成為OFF狀態， 節點Ν1之電位最後經由N通道Μ Ο S電晶體4 8和熔線元 件F U S E S C Ε之殘留部份，成為接地電位。這時，應成為Η 位準之信號S C L < 0 >改變成為L位準。 在時刻14，表示在此種使時間t R C D變長之進行寫入動 作之情況。在時刻t4，當被輸入有寫入命令WT時，本來 欲成為Η位準之信號SCL<0>改變成為L位準。當信號 3(：1^<0>成為L位準時，在圖3之位元程式電路71〜77不 進行熔線元件之狀態之讀出，使信號F C A < 1 >〜F C A < 7〉全 部成為Η位準。 然後，其結果是信號SCL<0>成為L位準，信號FCA<1> 19 312/發明說明書(補件)/92-11 /92124191 1234165 〜F C A < 7〉全部成為Η位準，圖4之比較器4 5將信號 SCHIT<0>設定在L位準。因此，不選擇備用行，而是使正 常行選擇線NCSL活性化。 圖7是動作波形圖，用來說明在本發明之半導體裝置之 修復模態時，與塊選擇對應之熔線之切斷檢測動作。 參照圖3和圖7，在時刻10，進行被輸入有命令A C T之 列之活性化。在修復模態，模態信號T M SIG被設定成為Η 位準。另夕卜，熔線元件F U S E S C Ε之被雷射光切斷不是完 全切斷，而是具有微小之殘留部份。 例如，在時刻t 1輸入寫入命令W Τ。假如熔線被切斷時， 圖3之節點N1維持為Η位準，以信號乙11八〇<0>為L位準 作為前提，用來使信號SCL<0>亦成為Η位準。這時，假 如信號C A < 1 >〜C A < 7 >和信號F C A < 1 >〜F C A < 7 >分別一致 時，備用行選擇線S C S L被活性化，成為選擇備用行。 下面說明在時刻13以後，進行使時間t R C D變長，進行 寫入動作之情況。 假如熔線被切斷時，圖3之節點N1維持在Η位準。在 圖6中，所說明之情況是當熔線元件不是完全切斷之情況 時，節點Ν 1之電位降低，信號S C Ε < 0〉成為L位準。與此 相對的，在修復模態，信號TMSIG被設定為Η位準。 被預充電電晶體4 6暫時充電之節點Ν1之寄生電容之電 荷，逐漸朝向接地電位放電，節點Ν 1之電位成為分壓電 位，但是經由使Ρ通道MOS電晶體62、64進行導通，用 來使分壓電位大幅高於反相器5 8之臨限電壓。因為反相 20 312/發明說明書(補件)/92-11 /92124191 1234165 器5 8之輸出未被反相，所以信號S C L < Ο >保持為Η位準， 不會反相成為L位準。 因此，在時刻t4，即使輸入有寫入命令WT時，信號 S C L < 0〉亦保持為Η位準。在通常動作模態時，由於切斷部 份之微小洩漏，如虛線所示之進行錯誤動作之替換電路， 如實線所示的在正常動作之時刻t4，選擇備用行。 另外，對於與圖5所說明之C A 1〜C A 7對應之熔線之切 斷檢測動作，經由變換該模態信號T M S I G，用來進行與塊 選擇對應之熔線之切斷檢測動作同樣之動作。亦即，經由 變換該模態信號TMSIG用來增大閂鎖電路之驅動器之能 力，即使在熔線切斷部份發生微小洩漏之情況時，亦可以 正確的辨識切斷。依照此種方式時，經由提高閂鎖電路之 驅動能力，確認可以消除不良。 在以上之說明中，模態信號TMSIG是根據圖1之模態暫 存器9之設定，從控制電路8施加。但是，亦可以經由熔 線元件之切斷用來改變模態信號TMSIG。如此一來，不需 要遮罩改訂，對於在良率劣化之情況判定為不良之晶片， 亦可以在事後進行修復。 圖8是電路圖，用來表示依照熔線之切斷使模態信號 TMSIG改變之模態信號產生電路之構造。 參照圖8，模態信號產生電路1 4 0包含有：P通道Μ Ο S電 晶體1 42，連接在電源節點和節點Ν4之間，以其閘極接受 信號/ Ρ〇R ;熔線元件F U S Ε Τ Μ，以其一端連接到接地節點； 和Ν通道MOS電晶體144,連接在熔線元件FUSETM之另 21 312/發明說明書(補件)/92-11 /92124191 1234165 外一端和節點N 4之間，以其閘極接受信號/ P〇R。 模態信號產生電路1 4 0更包含有閂鎖電路1 4 6，用來閂 鎖與節點N4之電位對應之資訊。 閂鎖電路1 4 6包含有：反相器1 4 8，以其輸入端連接到節 點N 4 ; P通道Μ 0 S電晶體1 5 0，連接在節點N 4和電源節 點之間，以其閘極接受反相器1 4 8之輸出；和反相器1 5 2， 用來接受反相器1 4 8之輸出和使其反相，藉以輸出模態信 號 TMSIG。 圖中未顯示之通電重設電路在將電源投入到半導體裝 置時，用來將信號/ Ρ 0 R暫時保持為L位準，然後成為Η 位準用來進行重設之解除。 重設解除後，在熔線元件FUSE未被切斷時，節點Ν4 之位準成為L位準，信號T M SIG亦成為L位準。 另外一方面，重設解除後，在熔線元件FUSETM有被切 斷時，節點Ν 4之位準變成為Η位準，信號T M SIG亦變成 為Η位準。 假如設有圖8所示之電路時，即使在良率劣化之情況， 亦可以事後修復晶片。 在以上之實施例1中，經由設定指定之模態，可以使閂 鎖電路内部之驅動器之能力增大，成為大於通常動作模態 時，可以使熔線之切斷之辨識電阻降低。利用此種構成， 可以確認在修復模態時，假如使閂鎖電路之内部之驅動能 力增大時，可以確認熔線之錯誤辨識是否被消除。另外， 對於發生有熔線之錯誤辨識之晶片，可以事後修復。 22 312/發明說明書(補件)/92-11 /92124191 1234165 (實施例2 ) 在實施例1中所說明之實例是在測試時追加用以閂鎖熔 線元件之狀態之閂鎖電路之内部回饋迴路之P通道MOS 電晶體，用來增大驅動能力。亦可以變換所使用之閂鎖電 路之内部回饋迴路之P通道MOS電晶體。 圖9是電路圖，用來表示塊程式電路之另一實例。 參照圖9，塊程式電路2 02是在圖3所示之塊程式電路 4 2之構造中，包含有閂鎖電路5 0 A用來代替閂鎖電路5 0。 閂鎖電路5 0 A之輸入節點為節點N 1 A，包含有驅動電路 5 6 A用來代替圖3所示之閂鎖電路5 0之構造中之驅動電路 56。塊程式電路202之其他構造因為與圖3所示之塊程式 電路42之構造相同，所以其說明不再重複。 驅動電路56A包含有：NAND電路204，其一方之輸入連 接到節點N 1 A，其另外一方之輸入用來接受信號 Z T M S I G ; P通道Μ Ο S電晶體2 0 6，連接在電源節點和節點 N1 Α之，間，以其閘極接受NAND電路2 04之輸出；NAND 電路208，其一方之輸入連接到節點N1A，其另外一方之 輸入用來接受模態信號T M S IG ;和P通道Μ Ο S電晶體 2 1 〇，連接在電源節點和節點Ν 1 Α之間，以其閘極接受 NAND電路208之輸出。 信號ZTMSIG具有模態信號TMSIG之反相值，在通常動 作模態時被設定為Η位準。因此，在驅動電路5 6 A，當通 常動作模態時，P通道Μ 0 S電晶體2 0 6將節點Ν 1 A驅動 成為電源電位，當修復模態時，P通道Μ Ο S電晶體2 1 0將 23 312/發明說明書(補件)/92-11 /92124191 1234165 節點N 1 A驅動成為電源電位。 假如將P通道Μ〇S電晶體2 1 0之驅動能力設計成大於P 通道Μ 0 S電晶體2 0 6時，可以改善修復模態時之熔線之狀 態之錯誤辨識。 圖1 0是波形圖，用來說明圖9所示之塊程式電路之動 作。 參照圖9和圖1 0，經由將信號T M SIG從L位準變換成 為Η位準，在時刻t4，當使tR CD變長之情況之寫入時， 可以將節點N 1 A之波形從W1變換成為W 2。利用此種構 成可以改善在修復模態時之熔線之狀態之錯誤辨識。 另夕卜，相反的，假如P通道Μ 0 S電晶體2 1 0之驅動能力 被設計成小於Ρ通道Μ 0 S電晶體2 0 6時，經由將信號 TMSIG從L位準變換成為Η位準，在時刻t4，當使tRCD 變長的寫入時，可以將節點N 1 A之波形從W 2變換成為 W 1。利用此種構成可以嚴格的檢測熔線之切斷部份之洩 漏。 另外，所說明之實例是應用在用以產生信號SCL<0>i 塊程式電路之實例，但是亦可以使用在圖3之位元程式電 路7 1〜7 7進行驅動變換之構造。 依照以上所說明之方式，不只追加閂鎖電路之驅動器， 而且經由成為可以變換之方式，熔線切斷部份之電阻值之 辨識可以變換為任何一個方向。利用此種構成，可以調整 不會發生熔線切斷之錯誤辨識，成為具有適當餘裕之最佳 之驅動器大小。 24 312/發明說明書(補件)/92-11 /92124191 1234165 (實施例3 ) 圖1 之構造 1是電路圖，用來表示實施例3所使用之& 式電路 參照圖1 1，塊程式電路3 0 2包含有：P通道M Q s 3 1 6，連接在電源節點和節點N 5之間，以其閉 和節點 電晶H 極接受信 RASORX;N通道MOS電晶體318，連接在節點° N6之間，以其閘極接受信號RASORX ;熔綠亓y u件 F U S E C E A ’連接在節點N 6和節點N 7之間；如、± 連接電路 和接 3 3 0 ’依照信號TM S I G 0〜TM S I G2用來連接節點 地 節點。 塊程式電路302更包含有：閂鎖電路320，用 來保持節點 N5之電位；和NOR電路3 2 2，用來接受閂鎖電路 輸出和信號ZRAD<0>，藉以輸出信號SCLc0>。 之 連接電路3 3 0包含有並聯連接在節點N 7和& 接地節點之 間之N通道MOS電晶體332、334、336。Ni甬、$ 、Μ 〇 s 電 晶體3 3 2以其閘極接受信號TMSIG0，導通時之 電阻值為 R0。Ν通道MOS電晶體334以其閘極接受信號丁msig 導通時之電阻值為R1。N通道Μ Ο S電晶體3 3 6以其問極 接受信號TMSIG2，導通時之電阻值為R2。另夕卜，在電阻 值R0〜R2之間具有R0<R1<R2之關係。 信號TMSIG0〜TMSIG2之設定是例如在通常動作模態 時，將信號T M S I G 1設定為Η位準，將信號T M S I G 0、T M S I G 2 設定為L位準。另外，假如選擇動作模態用來改變信號 T M S I G 0〜T M S I G 2之活性化之組合時，可以進行調整使熔 25 312/發明說明書(補件)/92-11 /92124191 1234165 線切斷部份之電阻值之辨識變為嚴格或和 例如，假如使信號T M S I G 0活性化，使 T M S I G 2非活性化時，利用小電阻之Ν通道 將節點Ν7連接到接地節點。這時，因為 3 3 0有比通常動作模態多之電流流動之狀 下降為L位準。因此，可以嚴格的核對炫 與此相對的，假如使信號T M S I G 2活性 T M S I G 0、T M S I G 1非活性化時，利用大電 電晶體3 3 6將節點Ν 7連接到接地節點。 接電路3 3 0有比通常動作模態少之電流流 此，可以和緩的核對熔線之切斷之判斷。 依照此種構成，經由在熔線部和接地節 以調整電流值之連接電路，對於熔線元件 情況，可以調整切斷之辨識之增減。利用 T M S I G 2之活性化之組合，可以使調整幅 如，亦可以在某一種模態使信號T M S I G 0 ^ 個進行活性化。 (實施例4) 圖1 2是電路圖，用來表示實施例4所^ 路3 4 2之構造。 參照圖1 2，塊程式電路3 4 2包含有連招 代替圖1 1所說明之塊程式電路3 0 2之構i 3 3 0。塊程式電路3 4 2之其他部份之構造 說明之塊程式電路3 02相同，所以其說明 312/發明說明書(補件)/92-11/92124191 緩。 信號 TMSIG1、 M OS電晶體332 成為在連接電路 態，所以節點Ν 5 線之切斷。 化，使信號 阻之Ν通道MOS 這時，成為在連 動之狀態。因 點之間，插入用 未被完全切斷之 信號TMSIG0〜 度逐漸變大。例 ^ TMSIG2中之多 吏用之塊程式電 卜電路330Α用來 4中之連接電路 ，因為與圖11所 不再重複。 26 1234165 連接電路330A包含有：電壓產生電路344，用來將中間 電壓輸出到節點N 8 ;和N通道Μ 0 S電晶體3 4 6，連接在 節點Ν7和接地節點之間，以其閘極連接到節點Ν8。 電壓產生電路344包含有通道MOS電晶體348,連接 在電源節點和節點Ν 8之間，以其閘極接受信號T M S IG 0 ; Ν通道Μ 0 S電晶體3 5 0，連接在節點Ν 8和節點Ν 9之間， 以其閘極接受信號T M S I G 1 ;和Ν通道Μ〇S電晶體3 5 2， 連接在節點Ν9和接地節點之間，以其閘極接受信號 TMSIG2。 電壓產生電路344更包含有：電阻元件354，連接在電源 節點和節點Ν 8之間；電阻元件3 5 6，連接在節點Ν 8和節 點Ν 9之間；和電阻元件3 5 8，連接在節點Ν 9和接地節點 之間。 在電壓產生電路344，經由使Ν通道MOS電晶體348、 3 5 0、3 5 2選擇性的成為導通狀態，可以變更節點Ν 8之分 壓電壓。利用此種構成，經由控制Ν通道Μ 0 S電晶體3 4 6 之閘極電位，可以調整用以將節點Ν5驅動成為接地電位 之驅動能力。 例如，在通常動作模態，信號T M S I G 0〜T M S I G 2均被非 活性化成為L位準。如此一來，在Ν通道Μ 0 S電晶體3 4 6 之閘極，被施加以電阻元件3 5 4〜3 5 8分壓之中間電壓。 假如信號T M S I G 0進行活性化，信號T M S I G 1、T M S I G 2 進行非活性化時，節點Ν 8經由Ν通道Μ 0 S電晶體3 4 8連 接到電源電位。這時，因為成為在N通道MOS電晶體346 27 312/發明說明書(補件)/92-11 /92124191 1234165 有較多電流流動之狀態，所以節點N5下 此，可以嚴格的核對熔線之切斷。 與此相對的，假如使信號TMSIG1進行 T M S I G 0、T M S I G 2進行非活性化時，電阻 所連接之電阻元件之分壓比進行改變，節 位比通常動作模態時低。這時，成為在Ν 體3 46流動之電流比通常動作模態時少之 以緩和的核對炫線之切斷之判斷。 在實施例4之構造中，亦可以獲得與實 果。 (實施例5 ) 進行實施例3所說明之電流調整，可以 部共用連接電路。 圖1 3是電路圖，用來表示實施例5之：t 造。 參照圖1 3，熔線電路4 0 2、4 0 4、4 0 6、 共用之節點Ν 1 0。在節點Ν 1 0和接地節點 路 4 1 2。 連接電路4 1 2包含有並聯連接在節點N 間之N通道MOS電晶體432、434、436。 晶體4 3 2以閘極接受信號T M S I G 0，導通 R 0。Ν通道Μ 0 S電晶體4 3 4以閘極接受f 通時之電阻值為R 1。N通道Μ 0 S電晶體 信號TMSIG2，導通時之電阻值為R2。另 312/發明說明書(補件)/92-11 /92124191 降為L位準。因 活性化，使信號 元件3 5 6之兩端 點Ν8之中間電 通道MOS電晶 狀態。因此，可 施例3同樣之效 使多個熔線電路 容線電路部之構 4 0 8、4 1 0連接到 之間設有連接電 1 0和接地節點之 > Ν通道MOS電 時之電阻值為 I 號 TMSIG1，導 4 3 6以閘極接受 外，電阻值R0 28 1234165 〜R 2之間具有R 〇 < R 1 < R 2之關係。 熔線電路402包含有：P通道MOS電晶體416，連接在電 源節點和節點Nl 1之間，以其閘極接受信號RASORX ; N 通道Μ Ο S電晶體4 1 8，連接在節點N 1 1和節點N 1 2之間， 以其閘極接受信號RASORX ;熔線元件FUSES CEB，連接 在節點N 1 2和節點N 1 0之間；閂鎖電路4 2 0，用來閂鎖節 點Nil之電位；和NOR電路422，用來接受閂鎖電路420 之輸出和信號Z R A D < 0 >，藉以輸出信號S C L < 0 >。閂鎖電 路42 0包含有：反相器424，以其輸入端連接到節點N1 i ; 和P通道Μ O S電晶體4 2 6，連接在電源節點和節點n 1 1之 間’以其閘極接受反相器4 2 4之輸出。 熔線電路4 0 2包含有第1號之熔線元件。熔線電路4 〇 4、 406、408、410分別包含有第2、第3、第4、第N號之熔 線元件。熔線電路4 0 4、4 0 6、4 0 8、4 1 0所包含之炼線元 件可以是圖3之熔線元件FUSECA1〜FUSECA7，亦可以是 完全無關之熔線元件。 依照此種方法可以使全體之餘裕電路成為緊密之構造。 (實施例6) 圖1 4是電路圖，用來表示實施例6所使用之溶線電路 部之構造。 參照圖1 4，實施例6之熔線電路部包含有：n A N D電路 5 0 2，用來接受信號R A S Ο R X和信號T M S I G ; P通道Μ Ο S 電晶體5 0 0，連接在電源節點和節點Ν 1 2之間，以其閘極 接受NAND電路502之輸出：和炫線電路504、506、508、 29 312/發明說明書(補件)/92-11 /92124191 1234165 5 1 Ο、5 1 2，共同連接到節點N 1 2。 熔線電路504包含有：P通道MOS電晶體546，連接在電 源節點和節點N 1 3之間，以其閘極接受信號R A S Ο R X ;熔 線元件F U S E S C E C，以其一端連接到接地節點；N通道Μ Ο S 電晶體5 4 8，連接在熔線元件FUSESCEC之另外一端和節 點Ν 1 3之間，以其閘極接受信號R A S Ο R X ;和Ν Ο R電路 5 5 2，用來接受閂銷電路5 5 0之輸出和信號Z R A D < 0 >，藉 以輸出信號SCL<0〉。閂鎖電路550包含有通道MOS電 晶體5 6 0，連接在電源節點和節點Ν 1 3之間，用來接受反 相器5 5 8之輸出；和P通道Μ Ο S電晶體5 6 4，連接在節點 Ν 1 2和節點Ν 1 3之間，以其閘極接受反相器5 5 8之輸出。 反相器5 5 8之輸出作為閂鎖電路5 5 0之輸出的施加到Ν Ο R 電路5 5 2。 熔線電路5 0 6〜5 1 2可以包含圖3所示之熔線元件 FUSECA1〜FUSECA7，亦可以包含其他無關之熔線元件。 依照此種構成時亦可以使全體之餘裕電路緊密化。 (實施例7 ) 經由使判定期間成為可變，可以用來調整熔線之切斷狀 態之判定。 圖1 5是電路圖，用來表示實施例7所使用之熔線電路 之構造。 參照圖1 5，實施例7之熔線電路包含有：脈波產生電路 6 0 0，依照控制信號Τ Μ 1〜Τ Μ 3用來改變表示判定期間之 信號WINDOW之脈波幅度；和熔線電路6 02，用來判定信 30 312/發明說明書(補件)/92-11 /92124191 1234165 號WINDOW所示之期間之熔線元件之切斷之狀態。 熔線電路602包含有通道MOS電晶體606,連接在電 源節點和節點N14之間，以其閘極接受信號RASORX ;熔 線元件F U S E S C E D，以其一端連接到接地節點；和N通道 MOS電晶體608，連接在熔線元件FUSESCED之另夕卜一端 和節點N 1 4之間，以其閘極接受信號R A S Ο R X。 熔線電路6 0 2更包含有：連接電路6 0 9，依照信號 WINDOW用來連接節點N 1 4和節點N 1 5 ;閂鎖電路6 1 0， 用來閂鎖節點N 1 5之電位；和N 0 R電路6 1 2，用來接受閂 鎖電路6 1 0之輸出和信號Z R A D < 0〉，藉以輸出信號 SCL<0>。 連接電路6 0 9包含有：反相器6 2 4，用來接受信號 WINDOW，和使其反相；P通道MOS電晶體628，連接在 節點N 1 4和節點N 1 5之間，以其閘極接受反相器6 2 4之輸 出；和N通道Μ Ο S電晶體6 2 6，連接在節點N1 4各節點 Ν 1 5之間，以其閘極接受信號W IN D Ο W。 閂鎖電路6 1 0包含有：反相器6 3 0，以其輸入端連接到節 點Ν 1 5 ;和P通道Μ Ο S電晶體6 3 2，連接在電源節點和節 點Ν 1 5之間，以其閘極接受反相器6 3 0之輸出。 脈波產生電路6 0 0包含有：反相延遲電路6 1 4，依照信號 ΤΜ1被活性化，以指定之短延遲時間使信號WINDOW_ORG 延遲反相和進行輸出；反相延遲電路6 1 6，依照控制信號 T Μ 2被活性化，以比反相延遲電路6 1 4長之中程度之反相 時間，使信號WIND OW — ORG延遲反相和進行輸出；和反 31 312/發明說明書(補件)/92-11 /92124191 1234165 相延遲電路6 1 8，依照控制信號Τ Μ 3被活性化，以比反相 延遲電路616更長之延遲時間，使信號WINDOW —ORG延 遲反相和進行輸出。 脈波產生電路600更包含有：NAND電路620;和反相器 622，用來接受NAN D電路620之輸出和使其反相，藉以 輸出信號WINDOW。在NAND電路62 0之一方之輸入，被 施加有信號WINDOW_ORG°NAND電路620之另外一方之 輸入連接節點N 1 9，在節點N 1 9連接有反相延遲電路6 1 4、 616、618之輸出。反相延遲電路614、616、618之輸入均 連接到節點N 1 6。在節點N 1 6被施加有信號 WINDOW_ORG。 反相延遲電路6 1 4包含有：反相器6 3 4，用來接受控制信 號Τ Μ 1和使其反相；P通道Μ Ο S電晶體6 3 6，連接在節點 Ν 1 6和節點Ν 1 7之間，以其閘極接受反相器6 3 4之輸出； Ν通道Μ Ο S電晶體6 3 8，連接在節點Ν 1 6和節點Ν 1 7之間， 以其閘極接受控制信號Τ Μ 1 ;和Ν通道Μ Ο S電晶體6 4 0， 連接在節點Ν 1 7和接地節點之間，以其閘極接受反相器 6 3 4之輸出。 反相延遲電路614更包含有：奇數段之反相器鏈642，初 段之輸入連接到節點Ν 1 7，最終段之輸出連接到節點 Ν 1 8 ; Ρ通道Μ 0 S電晶體6 4 4，連接在節點Ν 1 8和節點Ν 1 9 之間，以其閘極接受反相器6 3 4之輸出；和Ν通道Μ 0 S 電晶體6 4 6，連接在節點Ν 1 8和節點Ν 1 9之間，以其閘極 接受控制信號Τ Μ 1。 •)Ra 312/發明說明書(補件)/92-11 /92124191 32 1234165 在反相延遲控制電路6 1 6、6 1 8分別被施加控制信號 Τ Μ 2、Τ Μ 3用以代替控制信號Τ Μ 1。另外，反相器鏈6 4 2 之長度被設定成依照反相延遲電路6 1 4、6 1 6、6 1 8之順序， 使長度變長。其他部份之反相延遲電路6 1 6、6 1 8之構造， 因為與反相延遲電路6 1 4相同，所以其說明不再重複。 圖1 6是動作波形圖，用來說明圖1 5所示之電路之動作。 參照圖1 5和圖1 6，當在時刻10輸入命令A C Τ時，與其 對應的，信號WIND OW_ORG進行上升’依照從該上升起 之延遲時間，使信號WINDOW之脈波幅度在控制信號 Τ Μ 1、Τ Μ 2、Τ Μ 3之活性化時，成為如圖所示之不同。利 用此種構成，可以改變節點Ν 1 4和節點Ν 1 5之被連接之期 間。 經由使用控制信號Τ Μ 1〜Τ Μ 3，依照熔線之切斷狀態， 使節點Ν14之電位之改變之時序成為CASEA、CASEB之 方式，即使存在有不同之裝置時，經由控制窗脈波幅度， 可以用來辨識不良，另外一方面，與其相反的，經由使用 控制信號Τ Μ 1亦可辨識沒有不良。 圖1 7是電路圖，用來表示圖1 5所示之構造之改變例。 在圖17中，在圖15之構造設置脈波產生電路600Α用 以代替脈波產生電路600。脈波產生電路600Α包含 有：N AND電路6 5 2，用來接受信號WINDOW —ORG和信號 R A S ; P通道Μ Ο S電晶體6 5 4，連接在電源節點和節點N 2 0 之間，以其閘極接受N A N D電路6 5 2之輸出；N A N D電路 6 5 6，用來接受信號RASORX和從外部端子輸入之信號 33 312/發明說明書(補件)/92-11 /92124191 1234165 EXTWIN;反相器658，用來接受NAND電路656之輸出； 和N通道Μ〇S電晶體6 6 0，連接在節點N 2 0和接地節點之 間，以其閘極接受反相器6 5 8之輸出。 脈波產生電路600Α更包含有：反相器661，以其輸入端 連接到節點Ν 2 0 ;反相器6 6 2，用來使反相器6 6 1之輸出 進行反相，藉以輸出到節點Ν20 ;和反相器6 6 3，用來使 反相器6 6 1之輸出進行反相，藉以輸出信號w IN D 0 W。反 相器6 6 1、6 6 2形成閂鎖電路，用來保持節點Ν 2 0之電位。 圖1 8是動作波形圖，用來說明圖1 7所示之電路之動作。 參照圖1 7和圖1 8，當在時刻10輸入命令A C Τ時，與其 對應的，信號WINDOW_ORG脈波狀的被活性化。從外部 端子施加之信號EXTWIN，在有命令ACT之施加時，被設 定為L位準。依照信號WINDOW^ORG之上升，使信號 WINDOW從L位準活性化成為Η位準。 然後，在時刻t4〜t5，當信號EXTWIN從L位準上升成 為Η位準時，與此對應的，信號WINDOW從Η位準下降 為L位準。經由改變信號EXTWIN之上升時序，可以控制 信號WINDOW之活性期間。 依照以上所說明之方式，即使使用實施例7所示之構造 時，在熔線元件未被完全切斷之情況，亦可調整切斷之辨 識之增減。 上面已經詳細說明過本發明，但是上述之說明只作舉例 之用而不用來限制本發明，本發明之精神和範圍只由所附 之申請專利範圍限制當可明白的暸解。 34 312/發明說明書(補件)/92-11 /92124191 1234165 【圖式簡單說明】 圖1是概略方塊圖，用來表示本發明之半導體裝置2之 構造。 圖2是方塊圖，用來表示圖1之程式和比較電路之構造。 圖3是電路圖，用來表示圖2之程式部之構造。 圖4是電路圖，用來表示圖2之比較器之構造。 圖5是動作波形圖，用來說明本發明之半導體裝置之通 常動作模態時，與C A 1〜C A 7對應之熔線之切斷檢測動作。 圖6是動作波形圖，用來說明本發明之半導體裝置之通 常動作模態時，與塊選擇對應之熔線之切斷檢測動作。 圖7是動作波形圖，用來說明本發明之半導體裝置之修 復模態時，與塊選擇對應之熔線之切斷檢測動作。 圖 8 是電路圖，用來表示依照熔線之切斷使模態信號 TM S I G改變之模態信號產生電路之構造。 圖9是電路圖，用來表示塊程式電路之另一實例。 圖1 0是動作波形圖，用來說明圖9所示之塊程式電路之 動作。 圖1 1是電路圖，用來表示實施例3所使用之塊程式電路 之構造。 圖1 2是電路圖，用來表示實施例4所使用之塊程式電路 3 4 2之構造。 圖1 3是電路圖，用來表示實施例5之熔線電路部之構造。 圖1 4是電路圖，用來表示實施例6所使用之炫線電路部 之構造。 35 312/發明說明書(補件)/92-11 /92124191 1234165 圖1 5是電路圖，用來表示實施例7所使用之熔線電路之 構造。 圖1 6是動作波形 圖，用來說明圖15所示之電路之動作。 圖1 7是電路圖， 用來表示圖1 5所示之構造之改變例。 圖1 8是動作波形 (元件符號說明） 圖，用來說明圖1 7所示之電路之動作。 CAO 〜CA7 行位址 CSLO 〜CSL1 27 行選擇線 FUSESCE 熔線元件 FUSETM 炫線 FUSECA1〜FUSECA7 熔線元件 MC 記憶單元 N1 .、N2 節點 N1 A 節點 N4 節點 N5 、 N6 、 N7 、 N8 、 N9 節點 N10 > Nil、 N12 節點 N1 3、N14、N15 節點 N 1 6、N 1 7、N 1 8、N 1 9 節點 N20 節點 RAO 〜RA8 列位址 SCSL 備用行選擇線 TMS I G 模態信號 WLO〜WL511 字線 312/發明說明書(補件)/92-11 /92124191 36 1234165 2 半 導 體 裝 置 8 控 制 電 路 9 模 態 暫 存 器 10 X 解 碼 器 12 Y 解 碼 器 1 6. 0〜1 6. 3 記 憶 器 塊 18 多 工 器 20 輸 出 電 路 22 入 電 路 24 程 式 和 比 較 電路 28 備 用 Υ 解 碼 器 30 〜33 程 式 和 比 較 電路 40 程 式 部 42 塊 程 式 電 路 44 位 址 程 式 電 路 45 比 較 器 46 P 通 道 M0S 電晶體 48 N 通 道 M0S 電晶體 50 閂 鎖 電 路 52 NOR 電 路 54 ΝΑΝΕ >電路 56 驅 動 電 路 56A 馬區 動 電 路 58 反 相 器 312/發明說明書(補件)/92-11 /92124191 37 1234165 60 、 62 、 64 P通道MOS電晶體 7 1 〜77 位元程式電路 82 連接電路 84 閂銷電路 86 N通道MOS電晶體 88 NOR電路 90 反相器 92 P通道M0S電晶體 94 NAND電路 96 驅動電路 98 反相器 100、 102、 104 P通道M0S電晶體 106 反相器 1 1 1 〜1 1 7 位元比較電路 122、 124 反相器 126 NAND電路 128^ 120 計時反相裔 130 NAND電路 132 反相器 140 模態產生電路 142 P通道M0S電晶體 144 N通道M0S電晶體 146 閂鎖電路 148 反相器 312/發明說明書(補件)/92-11 /92124191 38 1234165 150 P通道MOS電晶體 152 反相器 202 塊程式電路 204 、 208 NAND電路 2 0 6 > 21 0 P通道MOS電晶體 302 塊程式電路 3 16 P通道MOS電晶體 318、 332 > 334 、 336N通道MOS電晶體 320 閂鎖電路 322 NOR電路 330 連接電路 3 3 0 A 連接電路 342 塊程式電路 344 電壓產生電路 346 > 348 ^ 350 > 352N通道M0S電晶體 354 、 356 、 358 電阻元件 402 、 404 、 406 、 4 0 8、4 1 0 熔線電路 412 連接電路 416、 426 P通道M0S電晶體 418 N通道M0S電晶體 420 閂鎖電路 422 NOR電路 424 反相器 432 、 434 、 436 N通道M0S電晶體 312/發明說明書(補件)/92-11 /92124191 39 1234165 502 50 0 504 、 506 、 508 、 51 546 ' 560 ^ 564 548 550 552 5 5 8 600 600 A 602 606 608 609 6 10 6 12 614、 616、 618 620 622 、 624 、 630 626、 638、 640 628 、 632 、 636 634 642 644 、 654 NAND電路 P通道MOS電晶體 、5 1 2 熔線電路 P通道M0S電晶體 N通道M0S電晶體 閂鎖電路 N0R電路 反相器 脈波產生電路 脈波產生電路 熔線電路 P通道MOS電晶體 N通道MOS電晶體 連接電路 閂鎖電路 NOR電路 反相延遲電路 NAND電路 反相器 N通道MOS電晶體 P通道MOS電晶體 反相器 反相器鏈 P通道MOS電晶體 312/發明說明書(補件)/92-11/92124191 40 1234165 64 6、 660 N通道 6 5 2、 65 6 N AND 6 5 8、 661、 663 反相器 MOS電晶體 電路 41 312/發明說明書(補件)/92-11 /92124191