JP2012109403A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。
【選択図】図３

Description

本発明は半導体装置及びその制御方法に関し、特に、電源電位のレベルの調整や不良アドレスの救済等に使用する電気ヒューズを有する半導体装置及びその制御方法に関する。

半導体装置においては、各種機能（内部電源電位のレベルや遅延回路における遅延量等）の調整や、不良アドレスの救済（ロウリダンダンシ／カラムリダンダンシ等）等にヒューズ素子が用いられている。すなわち、ヒューズ素子を導通状態及び非導通状態のいずれかに設定することにより所望のプログラミング（動作パラメータの記憶）を行うことができ、これにより、上記機能の調整や不良アドレスの救済等が可能となる。

ヒューズ素子としては、例えば銅を主体とする材料や不純物含有ポリシリコン等からなる電気ヒューズ素子が挙げられる。電気ヒューズ素子は、初期状態は電気的に導通状態（非プログラム状態）である。かかる電気ヒューズ素子に電流を流すことにより熱を発生させ、これにより電気ヒューズ素子を溶断（切断）することにより非導通状態（プログラム状態）とすることができる（特許文献１参照）。

しかしながら、特許文献１にも記載されているように、電気ヒューズ素子は既知の電気的な切断（プログラミング）を行っても、その切断が意図通りに行われない場合がある。すなわち、複数の電気ヒューズ素子に対して切断処理が行われるが、切断処理が行われた全ての電気ヒューズ素子が十分に切断されるわけではなく、切断が不十分で完全に非導通にならずに、読み出し時、非導通（プログラム）状態であるべき電気ヒューズ素子を導通（非プログラム）と誤判定してしまうという問題が生じる。

一方、特許文献１における電気ヒューズ素子と同様、電気を用いて導通・非導通を変化させる電気ヒューズ素子としてアンチヒューズ素子が知られている。アンチヒューズ素子は、特許文献１における電気ヒューズ素子とは逆に、非導通状態（非プログラム）から導通状態（プログラム）に変化させることによって情報を記憶する素子である。アンチヒューズ素子への情報の書き込み（プログラミング）は、高電圧の印加による絶縁破壊によって行われる。ここで、そのプログラミングの結果は、特許文献１における電気ヒューズ素子の場合と同様に、厳密には電気ヒューズ素子毎に異なる。つまり、導電レベルの高い（抵抗が小さい）ものから導電レベルの低い（抵抗が大きい）もの、導電に失敗した（抵抗が特に大きい）ものなど様々となる。

特開２００７−３２９１９６号公報

ヒューズ素子のプログラム／非プログラムを判定するには、その判定手段を制御するための制御回路が必要となるが、その制御回路の動作には電源レベルが一定でない外部電源よりも電源レベルが一定である内部電源を用いることが望ましい。外部電源のレベルが一定でない理由は、外部電源にはスペックによって一定の範囲、例えば１．４２５Ｖ〜１．５７５Ｖの範囲が許容されているからである。これに対し、内部電源は所謂バンドギャップ回路をリファレンスとして用いるため、外部電源のレベルによらずほぼ一定となる。しかしながら、内部電源のレベルは上記のようにヒューズ素子を用いて調整可能に構成されるものであるから、プログラム状態（導通状態）にあるアンチヒューズ素子であっても、導電レベルの高い（抵抗が小さい）ものや導電レベルの低い（抵抗が大きい）ものが混在する。すなわち、複数のヒューズ素子其々の判定時間に差が生じ、各ヒューズ素子の判定が終わる度に内部電源のレベルが変化してしまうこととなる。

極端な例を挙げれば、内部電源のレベルが１６段階に調整可能であったとして、初期状態が内部電源のレベルのセンター値であるバイナリコード「１０００」にプリセットされていたとする。最終的な調整レベルをバイナリコード「０１１１」とすると、一番初めに第２番目のヒューズ素子の判定が終わると、バイナリコード「１１００」に変化してしまう。このコードを内部電源回路に反映させることは該半導体装置のデバイス特性から見て内部電源のレベルが高くなり過ぎてしまう状態を意味する。この場合に、該内部電源を用いるヒューズ制御部分を除いた所謂周辺回路においては上記コード１１００の時点で未だ通常動作が行われていない段階であるから、最終的に他のヒューズ素子の判定も終了してバイナリコード「０１１１」が確定すれば問題はない。しかしながら、内部電源を用いてヒューズのプログラミング状態を判定するヒューズ制御部分においては問題となりうる。具体的には、内部電源のレベルが変動することにより判定時間が短く（論理の組み方によっては長く）なり過ぎて判定が失敗する場合が想定される。

本発明は、様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供するものである。

本発明の第一の側面による半導体装置は、其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、前記複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号を其々出力する複数のヒューズ判定回路と、第１のタイミング信号を共通に受け、前記第１のタイミング信号に同期して前記複数の判定結果信号を其々ラッチ及び出力する複数のラッチ回路とを備えることを特徴とする。

本発明の第二の側面による半導体装置は、第１のヒューズ判定回路と、前記第１のヒューズ判定回路から出力される第１の判定結果信号を第１のタイミング信号に応じてラッチ及び出力する第１のラッチ回路と、第２のヒューズ判定回路と、前記第２のヒューズ判定回路から出力される第２の判定結果信号を前記第１のタイミング信号に対応して発生される第２のタイミング信号に応じてラッチ及び出力する第２のラッチ回路とを備えることを特徴とする。

本発明の半導体装置の制御方法は、コマンド信号を受けて内部電源電位のレベルを決定するヒューズコードを出力する第１のヒューズ判定動作を行い、前記第１のヒューズ判定動作を行った後、不良メモリセルのアドレスを示すヒューズコードを出力する第２のヒューズ判定動作を行うことを特徴とする。

本発明の半導体装置によれば、複数のヒューズ素子（ヒューズ判定回路）において、其々のヒューズ素子（ヒューズ判定回路）のプログラム状態又は非プログラム状態に対応する判定結果信号が確定した時点で判定結果信号其々をすぐにラッチ及び出力するのではなく、複数の判定結果信号全てが確定した後、それらをラッチ及び出力する。したがって、例えば、内部電源電位のレベルをヒューズ素子（ヒューズ判定回路）を用いて調整する場合において、複数のヒューズ素子（ヒューズ判定回路）其々の判定時間に差があっても、判定時間の一番長いヒューズ素子の判定結果信号が確定した後、複数のヒューズ素子（ヒューズ判定回路）の判定結果信号を同時にラッチ及び出力することから、内部電源電位のレベルが段階的に変化することを防止することが可能となる。

また、本発明の半導体装置の制御方法によれば、内部電源電位が確定した後に第２のヒューズ判定動作が行われる。すなわち、安定した内部電源電位を用いて第２のヒューズ判定動作が行われることから、不良メモリセルのアドレスを示すヒューズコードに誤りが生じることを防止することができる。

本発明の好ましい第１〜第３の実施形態による半導体装置１０の構成を示すブロック図である。 図１における所定のアンチヒューズ回路９４に含まれる１ビット分のアンチヒューズセット９２及びラッチ回路９３の構成を示す回路図である。 本発明の好ましい第１の実施形態を説明するためのブロック図であり、図１において一点鎖線で囲った回路部分９０に対応する回路部分９０Ａの回路構成を示している。 図１の回路部分９０として図２に示す回路部分９０Ａを用いた場合の図２に示すアンチヒューズセット９２及びラッチ回路９３の動作を説明するためのタイミング図である。 本発明の好ましい第２の実施形態を説明するためのブロック図であり、図１において一点鎖線で囲った回路部分９０に対応する回路部分９０Ｂの回路構成を示している。 図１の回路部分９０として図５に示す回路部分９０Ｂを用いた場合の図２に示すアンチヒューズセット９２及びラッチ回路９３の動作を説明するためのタイミング図である。 本発明の好ましい第３の実施形態を説明するためのブロック図であり、図１において一点鎖線で囲った回路部分９０に対応する回路部分９０Ｃの回路構成を示している。 本発明の好ましい第４及び第５の実施形態による半導体装置１００の構成を示すブロック図である。 本発明の好ましい第４の実施形態を説明するためのブロック図であり、図１において一点鎖線で囲った回路部分９００に対応する回路部分９００Ｄの回路構成を示している。 本発明の好ましい第５の実施形態を説明するためのブロック図であり、図１において一点鎖線で囲った回路部分９００に対応する回路部分９００Ｅの回路構成を示している。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１〜第３の実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、外部端子として、アドレス端子１１、コマンド端子１２、電源端子１３，１４、リセット端子１５、クロック端子１６及びデータ入出力端子１７を備えている。その他、データストローブ端子なども備えられているが、これらについては図示を省略してある。

アドレス端子１１は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ２１に供給される。アドレスバッファ２１の出力信号ＡＤＤは、ロウアドレスラッチ回路５１及びカラムアドレスラッチ回路５２に供給される。ロウアドレスラッチ回路５１にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ６２に供給され、カラムアドレスＹＡＤＤについてはカラムデコーダ６３に供給される。

コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ等のコマンド信号ＣＯＭが供給される端子である。これらのコマンド信号ＣＯＭは、コマンドバッファ３１に供給される。コマンドバッファ３１に供給されたこれらコマンド信号ＣＯＭは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、ＡＣＴ，ＲＥＡＤ，ＷＲＩＴＥ等の各種内部コマンドを生成する回路である。生成された内部コマンドは、ロウアドレスラッチ回路５１、カラムアドレスラッチ回路５２及びカラムデコーダ６３に供給される。

電源端子１３及び１４は、電源電位ＶＤＤ及び接地電位ＶＳＳが供給される端子であり、供給された電源電位ＶＤＤ及び接地電位ＶＳＳは内部電源発生回路９１に供給され、内部電源発生回路９１は内部電源電位ＶＰＥＲＩを生成する。

リセット端子１５は、電源投入時に活性化されるリセット信号ＲＥＳＥＴＢが供給される端子であり、供給されたリセット信号ＲＥＳＥＴＢは、ヒューズ判定動作を行うためのコマンド信号としてヒューズ制御回路８０に供給される。

クロック端子１６は、外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、入力バッファ４１及びＤＬＬ回路４２に供給される。入力バッファ４１は、外部クロック信号ＣＫを受けて内部クロック信号ＩＣＬＫを生成し、ＤＬＬ回路４２は、内部クロック信号ＬＣＬＫを生成し、これを入出力バッファ７２に供給する。

データ入出力端子１７は、リードデータＤＱ０〜ｎの出力及びライトデータＤＱ０〜ｎの入力を行うための端子であり、入出力バッファ７２に接続されている。入出力バッファ７２は、リード動作時において内部クロック信号ＬＣＬＫに同期してリードデータを出力する。

ロウデコーダ６２は、ロウアドレスＸＡＤＤに基づいてメモリセルアレイ６１に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６１内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６４内の対応するセンスアンプＳＡに接続されている。

また、カラムアドレスＹＡＤＤはカラムデコーダ６３に供給される。カラムデコーダ６３は、カラムアドレスＹＡＤＤに基づいてセンス回路６４に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６３によって選択されたセンスアンプＳＡは、リードライトアンプ７１に接続される。リードライトアンプ７１は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、これを入出力バッファ７２に供給する。一方、ライト動作時においては、入出力バッファ７２から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

ヒューズ制御回路８０は、リセット信号ＲＥＳＥＴＢを受け、プリチャージ信号ＰＲＥＢ、検知信号ＤＥＴＥＣＴ、バイアス電位ＢＩＡＳ、プログラム信号ＰＲＯＧ＿Ａ及びＰＲＯＧ＿Ｂをアンチヒューズセット（ヒューズ判定回路ともいう。）９２へ供給する回路である。また、ヒューズ制御回路８０は、ラッチ回路９３へ供給されるＬＯＡＤ＿ＥＮＤ信号も生成する。ヒューズ制御回路８０の詳細については後述する。

アンチヒューズ回路９４は、其々が複数のアンチヒューズ素子を備える複数のアンチヒューズセット（ＡＦセット）９２と、其々が複数のラッチ回路を備える複数のラッチ回路９３により構成されている。アンチヒューズ回路９４には、内部電源発生回路９１から発生される内部電源電位ＶＰＥＲＩが供給されている。

アンチヒューズ回路９４のうち、図１において一番下側に示されたアンチヒューズ回路９４は、内部電源調整用のアンチヒューズ回路であり、アンチヒューズセット９２ａとラッチ回路９３ａとを有し、その出力は内部電源発生回路９１に入力されている。また、アンチヒューズ回路９４のうち、図１において上側に示され、アンチヒューズセット９２ｂとラッチ回路９３ｂとを有し、比較回路９５に接続されたアンチヒューズ回路９４は、ロウアドレス救済用のアンチヒューズ回路９４である。さらに、図１において下から２番目に示されたアンチヒューズ回路９４は、その他の機能調整用のアンチヒューズ回路であり、アンチヒューズセット９２ｃとラッチ回路９３ｃとを有している。なお、アンチヒューズセット９２ａ及び９２ｃそれぞれに含まれる複数のヒューズ素子には、それぞれ半導体装置１０の動作パラメータが記憶されている。また、アンチヒューズセット９２ｂに含まれる複数のヒューズ素子には、メモリセルアレイ６１に含まれる不良メモリセルのアドレスが記憶されている。

アンチヒューズ回路９４は、電源投入時に活性化されるリセット信号ＲＥＳＥＴＢを受けたヒューズ制御回路８０から発生される検知信号ＤＥＴＥＣＴに基づき、各アンチヒューズセット９２に含まれるアンチヒューズ素子がプログラムされているか否かを読み出し、その結果を各ラッチ回路９３に保持する。アンチヒューズ回路９４の詳細については後述する。

比較回路９５では、各ラッチ回路９３ｂに保持された各情報と、ロウアドレスＸＡＤＤの各ビットとがそれぞれ比較され、一致した場合には一致信号ＨＩＴが活性化する。そして、一致信号ＨＩＴに基づき、一致したロウアドレスに対応するロウデコーダ６２の動作が停止されると同時に冗長ロウデコーダ６６が動作し、冗長メモリセル６５が選択される。一方、一致しない場合には一致信号ＨＩＴが活性化しないため、該ロウアドレスに対応するロウデコーダ６２の動作が行われ、冗長ロウデコーダ６６は動作しない。このようにして、欠陥のある通常セルが冗長セルに置換される。

図２は、図１における所定のアンチヒューズ回路９４に含まれる１ビット分のアンチヒューズセット９２及びラッチ回路９３の構成を示す回路図である。

図２に示すように、１ビット分のアンチヒューズセット９２は、第１のプログラム信号ＰＲＯＧ＿Ａが入力されるドライバ回路９０１と、第２のプログラム信号ＰＲＯＧ＿Ｂが供給されるノードＢにソース及びドレイン電極が接続され、ドライバ回路９０１の出力が供給されるノードＣにゲート電極が接続されたトランジスタタイプのアンチヒューズ素子９０２と、検出ノードＡとアンチヒューズ素子のゲート電極との間に接続され、ゲート電極に検知信号ＤＥＴＥＣＴが入力される選択トランジスタ（厚膜ゲート酸化膜を有するＮ型トランジスタ）９０３と、内部電源電位ＶＰＥＲＩと検出ノードＡとの間に接続され、ゲート電極にプリチャージ信号ＰＲＥＢが入力されるプリチャージトランジスタ９０４（Ｐ型トランジスタ）と、ゲート電極にバイアス電位ＢＩＡＳが入力されるバイアストランジスタ９０５（Ｐ型トランジスタ）と、検出ノードＡの電位を検出する検出回路９０６とを備えて構成されている。

検出回路９０６は、内部電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されＰ型トランジスタ９０７とＮ型トランジスタ９０８とにより構成されたインバータＩＮＶを備えている。そして、インバータＩＮＶの入力ノードが検出ノードＡに接続され、検出ノードＡの電位に応じて、インバータＩＮＶの出力ノードから判定結果信号ＦＬＤが出力される。

さらに、アンチヒューズセット９２は、ゲート電極に判定結果信号ＦＬＤが入力され、内部電源電位ＶＰＥＲＩとバイアストランジスタ９０５との間に接続されたフィードバックトランジスタ９０９（Ｐ型トランジスタ）と、ゲート電極に判定結果信号ＦＬＤが入力され、検出ノードＡと接地電位ＶＳＳとの間に接続されたディスチャージトランジスタ９１０（Ｎ型トランジスタ）を含んでいる。

このような構成のアンチヒューズセット９２において、アンチヒューズ素子９０２をプログラムするには、第１のプログラム信号ＰＲＯＧ＿ＡをＶＰＰＳＴ（高電位）、第２のプログラム信号ＰＲＯＧ＿ＢをＶＢＢＳＶＴ（低電位）にセットする。これにより、アンチヒューズ素子９０２のゲート絶縁膜が破壊されてノードＢとノードＣとが電気的に接続（短絡）され、アンチヒューズ素子９０２はプログラムされた状態となる。

また、１ビット分のラッチ回路９３は、図２に示すように、内部電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰ型トランジスタ９１０，９１１及びＮ型トランジスタ９１２，９１３と、内部電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰ型トランジスタ９１４，９１５及びＮ型トランジスタ９１６，９１７と、インバータ９１８及び９１９とを備えて構成されている。

Ｐ型トランジスタ９１０とＮ型トランジスタ９１７のゲート電極は共通接続され、タイミング信号ＬＯＡＤ＿ＥＮＤを受けている。Ｎ型トランジスタ９１３とＰ型トランジスタ９１４のゲート電極は共通接続され、インバータ９１９の出力であるタイミング信号ＬＯＡＤ＿ＥＮＤの反転信号を受けている。Ｐ型トランジスタ９１５とＮ型トランジスタ９１６のゲート電極は共通接続され、検出回路９０６の出力である判定結果信号ＦＬＤを受けている。また、Ｐ型トランジスタ９１５とＮ型トランジスタ９１６は、ソース電極も共通接続されている。Ｐ型トランジスタ９１１とＮ型トランジスタ９１２のゲート電極は共通接続され、インバータ９１８の出力を受けている。さらに、Ｐ型トランジスタ９１１とＮ型トランジスタ９１２は、ソース電極が共通接続されるとともに、Ｐ型トランジスタ９１５とＮ型トランジスタ９１６のソース電極とも共通接続されており、その接続点からラッチ回路９３の出力として、ヒューズコードＦＣが出力される。かかる構成により、ラッチ回路９３は、タイミング信号ＬＯＡＤ＿ＥＮＤがハイレベルに活性化すると、判定結果信号ＦＬＤをラッチし、ヒューズコードＦＣとして出力する。

図３は、本発明の好ましい第１の実施形態を説明するための回路図であり、図１において一点鎖線で囲った回路部分９０に対応する回路部分９０Ａの回路構成を示している。

図３に示すように、回路部分９０Ａは、ヒューズ制御回路８０、内部電源発生回路９１、内部電源調整用のアンチヒューズセット９２ａ及びラッチ回路９３ａ、並びにリダンダンシ用のアンチヒューズセット９２ｂ及びラッチ回路９３ｂを含んでいる。ヒューズ制御回路８０、内部電源調整用のアンチヒューズセット９２ａ及びラッチ回路９３ａ、並びにリダンダンシ用のアンチヒューズセット９２ｂ及びラッチ回路９３ｂにはいずれも内部電源発生回路９１から発生される内部電源電位ＶＰＥＲＩが供給されている。なお、内部電源電位ＶＰＥＲＩは、所定の電位、例えばバイナリコード「１０００」に対応する電位にプリセットされている。

ヒューズ制御回路８０は、制御信号発生部８０１及びバイアス発生回路８０２を備えて構成されている。

制御信号発生部８０１は、リセット信号ＲＥＳＥＴＢを受け、プリチャージ信号ＰＲＥＢ、検知信号ＤＥＴＥＣＴ、プログラム信号ＰＲＯＧ＿Ａ、ＰＲＯＧ＿Ｂ及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴを生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴは、バイアス発生回路８０２に供給され、バイアス発生回路８０２は、バイアス電位ＢＩＡＳを生成する。また、制御信号発生部８０１は、タイミング信号ＬＯＡＤ＿ＥＮＤも生成する。

内部電源調整用のアンチヒューズセット９２ａとリダンダンシ用のアンチヒューズセット９２ｂは、いずれもヒューズ制御回路８０から出力されたプリチャージ信号ＰＲＥＢ、検知信号ＤＥＴＥＣＴ、プログラム信号ＰＲＯＧ＿Ａ、ＰＲＯＧ＿Ｂ及びバイアス電位ＢＩＡＳを受け、各アンチヒューズセット９２ａ、９２ｂ内のアンチヒューズ素子のプログラム状態に応じて、それぞれ判定結果信号ＦＬＤａ及びＦＬＤｂを出力する。

ラッチ回路９３ａ及び９３ｂは、制御信号発生部８０１から出力されるタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、タイミング信号ＬＯＡＤ＿ＥＮＤに同期して判定結果信号ＦＬＤａ及びＦＬＤｂを其々ラッチし、ヒューズコードＦＣａ及びＦＣｂとして其々出力する。ヒューズコードＦＣａは、内部電源発生回路９１に入力され、これにより内部電源電位ＶＰＥＲＩの電位が確定する。また、ヒューズコードＦＣｂは、比較回路９５に入力される。

次に、図４のタイミング図を参照しながら、図１の回路部分９０として図３に示す回路部分９０Ａを用いた場合のアンチヒューズ回路９４のヒューズ判定動作につき説明する。なお、図４には、アンチヒューズセット９２ａに関する信号のみ示し、アンチヒューズセット９２ｂに関する信号については、アンチヒューズセット９２ａに関する信号と同様のため図示を省略している。また、図４では、アンチヒューズセット９２ａ内の複数ビットの内、アンチヒューズ素子９０２がプログラム（絶縁破壊された）状態のものに関する動作を示しており、非プログラム（絶縁破壊されていない）状態のものについては図示を省略している。

まず、リセット信号ＲＥＳＥＴＢをローレベルに活性化することにより、プリチャージ信号ＰＲＥＢが所定期間ローレベルに活性化する。これにより、プリチャージトランジスタ９０４がオンし、検出ノードＡがＶＰＥＲＩレベル（ハイレベル）にプリチャージされる。プリチャージトランジスタ９０４がオフした後、バイアス電位ＢＩＡＳのレベルがＢＩＡＳ＿ＣＯＮＴに対応して上昇する。続いて、検知信号ＤＥＴＥＣＴがハイレベルに活性化する。このとき、ドライバ回路９０１はオフ状態であり、第２のプログラム信号ＰＲＯＧ＿Ｂは接地電位ＶＳＳとなっている。

このような状態で、アンチヒューズ素子９０２がプログラムされていると、接地電位ＶＳＳとなっているノードＢとフィードバックトランジスタ９０９との間にバイアストランジスタ９０５及び選択トランジスタ９０３を介して電流パスが形成される。このとき、導電レベルの高い（低抵抗の）アンチヒューズ素子９０２が接続された検出ノードＡのレベルはスムーズにローレベルへ低下し、検出回路９０６のインバータＩＮＶの反転レベルをすぐに下回ることにより、検出回路９０６の出力である判定結果信号ＦＬＤａがハイレベルとなる。これにより、フィードバックトランジスタ９０９のゲート電極がハイレベルとなることから、フィードバックトランジスタ９０９はオフ状態となり、検出ノードＡへの電流の供給がストップする。また、ディスチャージトランジスタ９１０がオン状態となることから、検出ノードＡの電位は接地電位ＶＳＳまで下がる。したがって、導電レベルの高い（低抵抗の）アンチヒューズ素子９０２を有するアンチヒューズセット９２ａにおいては、その後、ハイレベルの判定結果信号ＦＬＤａを出力し続けることとなる。

しかしながら、この段階でタイミング信号ＬＯＡＤ＿ＥＮＤは非活性状態である。したがって、ハイレベルの判定結果信号ＦＬＤａはラッチ回路９３ａにはラッチされず、ラッチ回路９３ａの出力であるヒューズコードＦＣａはローレベルを維持する。

その後、時間が経過するにつれて、導電レベルの低い（高抵抗の）アンチヒューズ素子９０２が接続された検出ノードＡのレベルもローレベルへ低下し、検出回路９０６のインバータＩＮＶの反転レベルを下回ることにより、検出回路９０６の出力である判定結果信号ＦＬＤａがハイレベルとなる。これにより、上記の導電レベルの高い（低抵抗の）アンチヒューズ素子９０２の場合と同様にして、検出ノードＡの電位が接地電位ＶＳＳまで下がる。この後は、導電レベルの低い（高抵抗の）アンチヒューズ素子９０２を有するアンチヒューズセット９２ａにおいても、ハイレベルの判定結果信号ＦＬＤａを出力し続けることとなる。

そして、プログラムされたアンチヒューズ素子９０２を有するアンチヒューズセット９２ａの全てが、ハイレベルの判定結果信号ＦＬＤａを出力した後、所定の判定時間が経過したことによりタイミング信号ＬＯＡＤ＿ＥＮＤが活性化する。これにより、全ての判定結果信号ＦＬＤａそれぞれが同時にラッチ回路９３ａにラッチされ、ヒューズコードＦＣａとして一斉に出力される。そして、ヒューズコードＦＣａが内部電源発生回路９１に入力されて内部電源電位ＶＰＥＲＩの電位が確定する。また、比較回路９５により、ヒューズコードＦＣｂとロウアドレスＸＡＤＤとの比較が行われ、比較結果に基づき冗長セルへの置換が行われる。

このように、第１の実施形態によれば、導電レベルの低い（高抵抗の）アンチヒューズ素子９０２を有するアンチヒューズセット９２ａの判定結果信号ＦＬＤａ（読み出し結果）が確定するまでヒューズコードＦＣａが内部電源発生回路９１に入力されることがないため、アンチヒューズ素子９０２の読み出し中に内部電源電位ＶＰＥＲＩの電位が意図しないレベルとなってしまうことを防止することができる。これにより、内部電源電位ＶＰＥＲＩを用いる他のアンチヒューズ回路、例えばリダンダンシ用のアンチヒューズ回路において、アンチヒューズ素子９０２の読み出し中に内部電源電位ＶＰＥＲＩが変動することがないため、誤判定を防止することが可能となる。

次に、本発明の好ましい第２の実施形態につき説明する。第１の実施形態では、ヒューズ素子の読み出しは、プリセットされた（例えば中間レベルであるバイナリコード「１０００」に対応する）内部電源電位ＶＰＥＲＩを用いて行われている。しかしながら、仮に本来バイナリコード「０１１１」に対応する内部電源電位ＶＰＥＲＩを必要とする半導体装置であるとすると、バイナリコード「１０００」を用いていることにより半導体装置の要求から若干のズレが生じている。したがって、ヒューズ素子の導電レベルによっては、誤判定を生じる可能性がある。

そこで、第２の実施形態では、内部電源調整用のアンチヒューズセットを複数セット（２セット）用意し、いずれかが正確にプログラムされていれば誤判定されない構成をとっている。仮に誤判定の確率を１％としても両者が共に誤判定される確率は０．０１％であるから仮にそのようなケースが発生したとしても半導体装置の歩留まりへの影響はほとんどないと言える。

図５は、本発明の好ましい第２の実施形態を説明するための回路図であり、図１において一点鎖線で囲った回路部分９０に対応する回路部分９０Ｂの回路構成を示している。図５において、図３に示す回路部分９０Ａと同一の構成要素には同一の符号を付し、重複する説明は省略する。

ヒューズ制御回路８０は、内部電源調整用のヒューズ制御回路８０ａとリダンダンシ用のヒューズ制御回路８０ｂとからなり、ヒューズ制御回路８０ａは、制御信号発生部８０１ａ及びバイアス発生回路８０２ａを備え、ヒューズ制御回路８０ｂは、制御信号発生部８０１ｂ及びバイアス発生回路８０２ｂを備えて構成されている。

制御信号発生部８０１ａは、リセット信号ＲＥＳＥＴＢを受け、プリチャージ信号ＰＲＥＢ１、検知信号ＤＥＴＥＣＴ１、プログラム信号ＰＲＯＧ＿Ａ１、ＰＲＯＧ＿Ｂ１及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１を生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１は、バイアス発生回路８０２ａに供給され、バイアス発生回路８０２ａは、バイアス電位ＢＩＡＳ１を生成する。また、制御信号発生部８０１ａは、タイミング信号ＬＯＡＤ＿ＥＮＤ１も生成する。

制御信号発生部８０１ｂは、タイミング信号ＬＯＡＤ＿ＥＮＤ１を受け、プリチャージ信号ＰＲＥＢ２、検知信号ＤＥＴＥＣＴ２、プログラム信号ＰＲＯＧ＿Ａ２、ＰＲＯＧ＿Ｂ２及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ２を生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ２は、バイアス発生回路８０２ｂに供給され、バイアス発生回路８０２ｂは、バイアス電位ＢＩＡＳ２を生成する。また、制御信号発生部８０１ｂは、タイミング信号ＬＯＡＤ＿ＥＮＤ２も生成する。

内部電源調整用のアンチヒューズセット９２ａは、２つのアンチヒューズセット９２ａ１、９２ａ２を備えている。ここで、アンチヒューズセット９２ａ１及び９２ａ２には、同一のプログラムがなされている。すなわち、同じ内部電源電位のレベルを示す動作パラメータが複数のヒューズ素子により記憶されている。第１及び第２のアンチヒューズセット９２ａ１、９２ａ２は、いずれもヒューズ制御回路８０ａから出力されたプリチャージ信号ＰＲＥＢ１、検知信号ＤＥＴＥＣＴ１、プログラム信号ＰＲＯＧ＿Ａ１、ＰＲＯＧ＿Ｂ１及びバイアス電位ＢＩＡＳ１を受け、各アンチヒューズセット９２ａ１、９２ａ２内のアンチヒューズ素子のプログラム状態に応じて、それぞれ判定結果信号ＦＬＤａ１及びＦＬＤａ２を出力する。判定結果信号ＦＬＤａ１及びＦＬＤａ２はオア回路ＯＲ１に入力され、オア回路ＯＲ１の出力がアンチヒューズセット９２ａの判定結果信号ＦＬＤａとなる。かかる構成により、アンチヒューズセット９２ａ１及び９２ａ２の判定結果信号ＦＬＤａ１及びＦＬＤａ２のいずれかが誤判定であっても、判定結果信号ＦＬＤａが誤判定となる確率を格段に低くすることが可能となる。なお、本実施形態において、内部電源調整用のヒューズ素子はリダンダンシ用のヒューズ素子に比べて極めて少ないため、内部電源調整用のアンチヒューズセット９２ａを複数セット用意したとしてもチップサイズへの影響は軽微である。

リダンダンシ用のアンチヒューズセット９２ｂは、ヒューズ制御回路８０ｂから出力されたプリチャージ信号ＰＲＥＢ２、検知信号ＤＥＴＥＣＴ２、プログラム信号ＰＲＯＧ＿Ａ２、ＰＲＯＧ＿Ｂ２及びバイアス電位ＢＩＡＳ２を受け、アンチヒューズセット９２ｂ内のアンチヒューズ素子のプログラム状態に応じて、判定結果信号ＦＬＤｂを出力する。

ラッチ回路９３ａは、制御信号発生部８０１ａから出力されるタイミング信号ＬＯＡＤ＿ＥＮＤ１の入力に応答して、判定結果信号ＦＬＤａをラッチし、ヒューズコードＦＣａとして出力する。ヒューズコードＦＣａは、内部電源発生回路９１に入力され、これにより内部電源電位ＶＰＥＲＩの電位が確定する。

ラッチ回路９３ｂは、制御信号発生部８０１ｂから出力されるタイミング信号ＬＯＡＤ＿ＥＮＤ２の入力に応答して、判定結果信号ＦＬＤｂをラッチし、ヒューズコードＦＣｂとして出力する。ヒューズコードＦＣｂは、比較回路９５に入力される。

次に、図４及び図６のタイミング図を参照しながら、図１の回路部分９０として図５に示す回路部分９０Ｂを用いた場合のアンチヒューズ回路９４のヒューズ判定動作につき説明する。なお、本説明においては、図４において括弧内に記した信号名（ＰＲＥＢ１等）が図５に示す信号名に相当する。すなわち、図４には、内部信号調整用のアンチヒューズセット９２ａに関する信号のみが示されている。アンチヒューズセット９２ｂに関する信号については、時刻Ｔ１までは非活性レベルを維持しているため、図示を省略している。また、図６には、リダンダンシ用のアンチヒューズセット９２ｂに関する信号のみが示されている。アンチヒューズセット９２ａに関する信号については、図４に示す時刻Ｔ１以降のレベルが維持されているため、図示を省略している。また、図６においても、図４と同様、アンチヒューズセット９２ｂ内の複数ビットの内、アンチヒューズ素子９０２がプログラム（絶縁破壊された）状態のものに関する動作を示しており、非プログラム（絶縁破壊されていない）状態のものについては図示を省略している。

まず、ヒューズ制御回路８０ａ、アンチヒューズセット９２ａ及びラッチ回路９３ａにより、アンチヒューズセット９２ａ内の複数のヒューズ素子に記憶された動作パラメータを読み出す第１のヒューズ判定動作が行われる。この第１のヒューズ判定動作は、図４の時刻Ｔ１までは、上記第１の実施形態において説明した動作と同様であるため、説明を省略する。

時刻Ｔ１において、制御信号発生部８０１ａの出力であるタイミング信号ＬＯＡＤ＿ＥＮＤ１が活性化すると、全ての判定結果信号ＦＬＤａが同時にラッチ回路９３ａにラッチされ、ヒューズコードＦＣａとして一斉に出力される。これにより、ヒューズコードＦＣａが内部電源発生回路９１に入力されて内部電源電位ＶＰＥＲＩの電位が確定する。

続いて、ヒューズ制御回路８０ｂ、アンチヒューズセット９２ｂ及びラッチ回路９３ｂにより、アンチヒューズセット９２ｂ内の複数のヒューズ素子に記憶された動作パラメータを読み出す第２のヒューズ判定動作が行われる。この第２のヒューズ判定動作を、図６を用いて説明する。

内部電源電位ＶＰＥＲＩ確定後は、図６に示すように、タイミング信号ＬＯＡＤ＿ＥＮＤ１が非活性レベルとなる。このタイミング信号ＬＯＡＤ＿ＥＮＤ１は制御信号発生部８０１ｂに入力され、レベルの確定した内部電源電位ＶＰＥＲＩを用いたリダンダンシ用のアンチヒューズセット９２ｂに関する動作が開始される。この後は、上記第１の実施形態において説明した動作と同様であり、各アンチヒューズセット９２ｂ内のノードＡの電位変化に応じたタイミングでそれぞれハイレベルの判定結果信号ＦＬＤｂが出力され、所定の判定時間が経過したことによりタイミング信号ＬＯＡＤ＿ＥＮＤ２が活性化する。これにより、全ての判定結果信号ＦＬＤｂが同時にラッチ回路９３ｂにラッチされ、ヒューズコードＦＣｂとして一斉に出力される。これにより、ヒューズコードＦＣｂが比較回路９５に入力され、ヒューズコードＦＣｂとロウアドレスＸＡＤＤとの比較が行われ、比較結果に基づき冗長セルへの置換が行われる。

このように、本実施形態では、まず、内部電源電位ＶＰＥＲＩのレベルを確定させ、その後に、その内部電源電位を反映させた上でリダンダンシ用のアンチヒューズセット９２ｂ内のヒューズ素子の判定動作を行う。これにより、半導体装置１０に本来適用すべき内部電位を用いてリダンダンシ用のヒューズ素子の判定動作を行うことができるため、誤判定を防止することが可能となる。

次に、本発明の好ましい第３の実施形態につき説明する。第２の実施形態においては、内部電源用のヒューズ制御回路８０ａとリダンダンシ用のヒューズ制御回路８０ｂを別々に設けていたが、第３の実施形態ではそれらを共有した例を示す。

図７は、本発明の好ましい第３の実施形態を説明するための回路図であり、図１において一点鎖線で囲った回路部分９０に対応する回路部分９０Ｃの回路構成を示している。図７において、図５に示す回路部分９０Ｂと同一の構成要素には同一の符号を付し、重複する説明は省略する。

ヒューズ制御回路８０は、制御信号発生部８０１ａ、バイアス発生回路８０２ａ及びオア回路ＯＲ２を備えて構成されている。

リセット信号ＲＥＳＥＴＢはオア回路ＯＲ２に入力され、制御信号発生部８０１ａはオア回路ＯＲ２の出力を受け、プリチャージ信号ＰＲＥＢ１、検知信号ＤＥＴＥＣＴ１、プログラム信号ＰＲＯＧ＿Ａ１、ＰＲＯＧ＿Ｂ１及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１を生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１は、バイアス発生回路８０２ａに供給され、バイアス発生回路８０２ａは、バイアス電位ＢＩＡＳ１を生成する。また、制御信号発生部８０１ａは、タイミング信号ＬＯＡＤ＿ＥＮＤ１も生成する。タイミング信号ＬＯＡＤ＿ＥＮＤ１は、ラッチ回路９３ａ、９３ｂに入力されるとともに、オア回路ＯＲ２にも入力される。

図１の回路部分９０として図７に示す回路部分９０Ｃを用いた場合のアンチヒューズ回路９４によるヒューズ判定動作は、図４に示す動作と図６に示す動作が同時に（並行して）行われ、且つ２回行われるものである。動作の詳細については図４及び図６と同様であるためその説明は省略する。なお、図６については、括弧内に記した信号名（ＰＲＥＢ１等）が図７に示す信号名に相当する。また、図６の最上段に示されたタイミング信号ＬＯＡＤ＿ＥＮＤ１については、本実施形態には存在しないものである。

本実施形態によれば、第２の実施形態において２つ設けていたヒューズ制御回路を一つにすることができ、回路規模を小さくすることが可能となる。

なお、１回目（内部電源用）のヒューズ判定動作でリダンダンシ用の判定も行われるが、ここで判定されないものも２回目（リダンダンシ用）のヒューズ判定動作で確実に判定が行われるため問題はない。また、２回目（リダンダンシ用）のヒューズ判定動作で内部電源用の判定も再び行われるが、既に判定された結果と同じ結果が再度出力されるのみであるから何ら問題とならない。

次に、本発明の好ましい第４及び第５の実施形態につき説明する。第１〜３の実施形態においては、各デバイスによって内部電源ＶＰＥＲＩを調整するための動作パラメータが異なることから該電位を調整するための内部電源調整用のヒューズセットを設けたが、同様の理由から、厳密には、バイアス発生回路によって発生されるバイアスを調整するための動作パラメータも各デバイスによって異なる。

そこで、第４の実施形態では、そのバイアスの電位を調整するためのヒューズセットを備えた半導体装置につき説明する。具体的には、リダンダンシ用のアンチヒューズセットに供給されるバイアス電位のレベルを示す動作パラメータがヒューズセットに記憶されている例を示す。

また、第５の実施形態では、ヒューズの検知時間を調整するためのヒューズセットを備えた半導体装置につき説明する。具体的には、リダンダンシ用のアンチヒューズセットに各信号のタイミング（検知時間の長短）を示す動作パラメータがヒューズセットに記憶されている例を示す。

図８は、本発明の好ましい第４及び第５の実施形態による半導体装置１００の構成を示すブロック図である。図８において、図１に示す半導体装置１０と同一の構成要素には同一の符号を付し、重複する説明は省略する。

図８の半導体装置１００においては、図１の半導体装置１０に対し、電源端子１３及び１４、内部電源発生回路９１及びアンチヒューズセット９２ａとラッチ回路９３ａとからなるアンチヒューズ回路９４が省略されている。そして、半導体装置１００には、バイアス調整用のアンチヒューズセット９２ｄとラッチ回路９３ｄが設けられ、さらに、ヒューズ制御回路８０の代わりにヒューズ制御回路８００が設けられている。

図９は、本発明の好ましい第４の実施形態を説明するための回路図であり、図８において一点鎖線で囲った回路部分９００に対応する回路部分９００Ｄの回路構成を示している。

図９に示すように、回路部分９００Ｄは、ヒューズ制御回路８００、バイアス調整用のアンチヒューズセット９２ｄ及びラッチ回路９３ｄ、並びにリダンダンシ用のアンチヒューズセット９２ｂ及びラッチ回路９３ｂを含んでいる。ヒューズ制御回路８００、バイアス調整用のアンチヒューズセット９２ｄ及びラッチ回路９３ｄ、並びにリダンダンシ用のアンチヒューズセット９２ｂ及びラッチ回路９３ｂにはいずれも内部電源電位ＶＰＥＲＩが供給されている。

ヒューズ制御回路８００は、バイアス調整用のヒューズ制御回路８００ｄとリダンダンシ用のヒューズ制御回路８００ｂとからなり、ヒューズ制御回路８００ｄは、制御信号発生部８０１ｄ及びバイアス発生回路８０２ｄを備え、ヒューズ制御回路８００ｂは、制御信号発生部８００１ｂ及びバイアス発生回路８００２ｂを備えて構成されている。

制御信号発生部８０１ａは、リセット信号ＲＥＳＥＴＢを受け、プリチャージ信号ＰＲＥＢ３、検知信号ＤＥＴＥＣＴ３、プログラム信号ＰＲＯＧ＿Ａ３、ＰＲＯＧ＿Ｂ３及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ３を生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ３は、バイアス発生回路８０２ｄに供給され、バイアス発生回路８０２ｄは、バイアス電位ＢＩＡＳ３を生成する。また、制御信号発生部８０１ｄは、タイミング信号ＬＯＡＤ＿ＥＮＤ３も生成する。

制御信号発生部８００１ｂは、タイミング信号ＬＯＡＤ＿ＥＮＤ３を受け、プリチャージ信号ＰＲＥＢ４、検知信号ＤＥＴＥＣＴ４、プログラム信号ＰＲＯＧ＿Ａ４、ＰＲＯＧ＿Ｂ４及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ４を生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ４は、バイアス発生回路８００２ｂに供給され、バイアス発生回路８００２ｂは、バイアス電位ＢＩＡＳ４を生成する。また、制御信号発生部８００１ｂは、タイミング信号ＬＯＡＤ＿ＥＮＤ４も生成する。

バイアス調整用のアンチヒューズセット９２ｄは、２つのアンチヒューズセット９２ｄ１、９２ｄ２を備えている。ここで、アンチヒューズセット９２ｄ１及び９２ｄ２には、同一のプログラムがなされている。すなわち、同じバイアス電位のレベルを示す動作パラメータが複数のヒューズ素子により記憶されている。第１及び第２のアンチヒューズセット９２ｄ１、９２ｄ２は、いずれもヒューズ制御回路８００ｄから出力されたプリチャージ信号ＰＲＥＢ３、検知信号ＤＥＴＥＣＴ３、プログラム信号ＰＲＯＧ＿Ａ３、ＰＲＯＧ＿Ｂ３及びバイアス電位ＢＩＡＳ３を受け、各アンチヒューズセット９２ｄ１、９２ｄ２内のアンチヒューズ素子のプログラム状態に応じて、それぞれ判定結果信号ＦＬＤｄ１及びＦＬＤｄ２を出力する。判定結果信号ＦＬＤｄ１及びＦＬＤｄ２はオア回路ＯＲ１ｄに入力され、オア回路ＯＲ１ｄの出力がアンチヒューズセット９２ｄの判定結果信号ＦＬＤｄとなる。このように、アンチヒューズセット９２ｄを２つのアンチヒューズセット９２ｄ１、９２ｄ２で構成することにより、第２の実施形態に示した内部電源調整用のアンチヒューズセット９２ａと同様の効果を得ることができる。

リダンダンシ用のアンチヒューズセット９２ｂは、ヒューズ制御回路８００ｂから出力されたプリチャージ信号ＰＲＥＢ４、検知信号ＤＥＴＥＣＴ４、プログラム信号ＰＲＯＧ＿Ａ４、ＰＲＯＧ＿Ｂ４及びバイアス電位ＢＩＡＳ４を受け、アンチヒューズセット９２ｂ内のアンチヒューズ素子のプログラム状態に応じて、判定結果信号ＦＬＤｂを出力する。

ラッチ回路９３ｄは、制御信号発生部８０１ｄから出力されるタイミング信号ＬＯＡＤ＿ＥＮＤ３の入力に応答して、判定結果信号ＦＬＤｄをラッチし、ヒューズコードＦＣｄとして出力する。ヒューズコードＦＣｄは、バイアス発生回路８００２ｂに入力され、これによりリダンダンシ用のアンチヒューズセット９２ｂに入力されるバイアス電位ＢＩＡＳ４の電位が確定する。

ラッチ回路９３ｂは、制御信号発生部８００１ｂから出力されるタイミング信号ＬＯＡＤ＿ＥＮＤ４の入力に応答して、判定結果信号ＦＬＤｂをラッチし、ヒューズコードＦＣｂとして出力する。ヒューズコードＦＣｂは、比較回路９５に入力される。

図８の回路部分９００として図９に示す回路部分９００Ｄを用いた場合のアンチヒューズ回路９４のヒューズ判定動作については、上記第２の実施形態と同様のためその説明は省略する。

このように、本実施形態によれば、バイアス調整用のアンチヒューズセット９２ｄによって、リダンダンシ用のアンチヒューズセットに供給されるバイアス電位ＢＩＡＳ４のレベルを調整することが可能となる。

次に、本発明の好ましい第５の実施形態につき説明する。

図１０は、本発明の好ましい第５の実施形態を説明するための回路図であり、図８において一点鎖線で囲った回路部分９００に対応する回路部分９００Ｅの回路構成を示している。

図１０に示すように、回路部分９００Ｅは、ヒューズ制御回路８００、タイミング調整用のアンチヒューズセット９２ｅ及びラッチ回路９３ｅ、並びにリダンダンシ用のアンチヒューズセット９２ｂ及びラッチ回路９３ｂを含んでいる。ヒューズ制御回路８００、タイミング調整用のアンチヒューズセット９２ｅ及びラッチ回路９３ｅ、並びにリダンダンシ用のアンチヒューズセット９２ｂ及びラッチ回路９３ｂにはいずれも内部電源電位ＶＰＥＲＩが供給されている。

ヒューズ制御回路８００は、タイミング調整用のヒューズ制御回路８００ｅとリダンダンシ用のヒューズ制御回路８１０ｂとからなり、ヒューズ制御回路８００ｅは、制御信号発生部８０１ｅ及びバイアス発生回路８０２ｅを備え、ヒューズ制御回路８１０ｂは、制御信号発生部８００３ｂ及びバイアス発生回路８００４ｂを備えて構成されている。

制御信号発生部８０１ｅは、リセット信号ＲＥＳＥＴＢを受け、プリチャージ信号ＰＲＥＢ５、検知信号ＤＥＴＥＣＴ５、プログラム信号ＰＲＯＧ＿Ａ５、ＰＲＯＧ＿Ｂ５及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ５を生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ５は、バイアス発生回路８０２ｅに供給され、バイアス発生回路８０２ｅは、バイアス電位ＢＩＡＳ５を生成する。また、制御信号発生部８０１ｅは、タイミング信号ＬＯＡＤ＿ＥＮＤ５も生成する。

制御信号発生部８００３ｂは、タイミング信号ＬＯＡＤ＿ＥＮＤ５を受け、プリチャージ信号ＰＲＥＢ６、検知信号ＤＥＴＥＣＴ６、プログラム信号ＰＲＯＧ＿Ａ６、ＰＲＯＧ＿Ｂ６及びバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ６を生成する。バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ６は、バイアス発生回路８００４ｂに供給され、バイアス発生回路８００４ｂは、バイアス電位ＢＩＡＳ６を生成する。また、制御信号発生部８００３ｂは、タイミング信号ＬＯＡＤ＿ＥＮＤ６も生成する。

タイミング調整用のアンチヒューズセット９２ｅは、２つのアンチヒューズセット９２ｅ１、９２ｅ２を備えている。ここで、アンチヒューズセット９２ｅ１及び９ｅ２には、同一のプログラムがなされている。すなわち、タイミング調整のための同じ動作パラメータが複数のヒューズ素子により記憶されている。第１及び第２のアンチヒューズセット９２ｅ１、９２ｅ２は、いずれもヒューズ制御回路８００ｅから出力されたプリチャージ信号ＰＲＥＢ５、検知信号ＤＥＴＥＣＴ５、プログラム信号ＰＲＯＧ＿Ａ５、ＰＲＯＧ＿Ｂ５及びバイアス電位ＢＩＡＳ５を受け、各アンチヒューズセット９２ｅ１、９２ｅ２内のアンチヒューズ素子のプログラム状態に応じて、それぞれ判定結果信号ＦＬＤｅ１及びＦＬＤｅ２を出力する。判定結果信号ＦＬＤｅ１及びＦＬＤｅ２はオア回路ＯＲ１ｅに入力され、オア回路ＯＲ１ｅの出力がアンチヒューズセット９２ｅの判定結果信号ＦＬＤｅとなる。かかる構成により、上記第２の実施形態に示した内部電源調整用のアンチヒューズセット９２ａ及び第５の実施形態に示したバイアス調整用のアンチヒューズセット９２ｄと同様の効果を得ることができる。

リダンダンシ用のアンチヒューズセット９２ｂは、ヒューズ制御回路８１０ｂから出力されたプリチャージ信号ＰＲＥＢ６、検知信号ＤＥＴＥＣＴ６、プログラム信号ＰＲＯＧ＿Ａ６、ＰＲＯＧ＿Ｂ６及びバイアス電位ＢＩＡＳ６を受け、アンチヒューズセット９２ｂ内のアンチヒューズ素子のプログラム状態に応じて、判定結果信号ＦＬＤｂを出力する。

ラッチ回路９３ｅは、制御信号発生部８０１ｅから出力されるタイミング信号ＬＯＡＤ＿ＥＮＤ５の入力に応答して、判定結果信号ＦＬＤｅをラッチし、ヒューズコードＦＣｅとして出力する。ヒューズコードＦＣｅは、制御信号発生部８００３ｂに入力される。これにより、バイアス制御信号ＢＩＡＳ＿ＣＯＮＴ６、検知信号ＤＥＴＥＣＴ６、タイミング信号ＬＯＡＤ＿ＥＮＤ６の各タイミング（検知時間の長短）が調整される。

図８の回路部分９００として図１０に示す回路部分９００Ｅを用いた場合のアンチヒューズ回路９４のヒューズ判定動作についても、第５の実施形態と同様、上記第２の実施形態と同様のためその説明は省略する。

このように、本実施形態によれば、タイミング調整用のアンチヒューズセット９２ｅによって、リダンダンシ用のアンチヒューズセットに供給されるバイアス電位ＢＩＡＳ６を生成するバイアス発生回路８００４ｂに入力される各信号のタイミング（検知時間の長短）を調整することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、第３の実施形態では、内部電源用の判定動作とリダンダンシ用の判定動作を同時に２回行っているが、１回目のヒューズ判定動作のみ内部電源用の判定動作とリダンダンシ用の判定動作を同時に行い、２回目のヒューズ判定動作はリダンダンシ用のみを行うようにしてもかまわない。

また、アンチヒューズ回路としては、例としてロウアドレス救済用のアンチヒューズ回路、電源調整用のアンチヒューズ回路、及びその他の機能調整用のアンチヒューズ回路を挙げているが、カラムアドレス救済用のアンチヒューズ回路やさらにその他の機能調整用のアンチヒューズ回路を設けても構わない。

１０，１００ 半導体装置
１１ アドレス端子
１２ コマンド端子
１３，１４ 電源端子
１５ リセット端子
１６ クロック端子
１７ データ入出力端子
２１ アドレスバッファ
３１ コマンドバッファ
３２ コマンドデコーダ
４１ 入力バッファ
４２ ＤＬＬ回路
５１ ロウアドレスラッチ回路
５２ カラムアドレスラッチ回路
６１ メモリセルアレイ
６２ ロウデコーダ
６３ カラムデコーダ
６４ センス回路
６５ 冗長メモリセル
６６ 冗長ロウデコーダ
７１ リードライトアンプ
７２ 入出力バッファ
８０，８０ａ，８０ｂ，８００，８００ｂ，８１０ｂ，８００ｄ，８００ｅ ヒューズ制御回路
９０，９０Ａ，９０Ｂ，９０Ｃ，９００，９００Ｄ，９００Ｅ 回路部分
９１ 内部電源発生回路
９２，９２ａ，９２ａ１，９２ａ２，９２ｂ，９２ｃ，９２ｄ，９２ｄ１，９２ｄ２，９２ｅ，９２ｅ１，９２ｅ２ アンチヒューズセット
９３，９３ａ，９３ｂ，９３ｃ，９３ｄ，９３ｅ ラッチ回路
９４ アンチヒューズ回路
９５ 比較回路
８０１，８０１ａ，８０１ｂ，８０１ｄ，８０１ｅ，８００１ｂ，８００３ｂ 制御信号発生部
８０２，８０２ａ，８０２ｂ，８０２ｄ，８０２ｅ，８００２ｂ，８００４ｂ バイアス発生回路
９０１ ドライバ回路
９０２ アンチヒューズ素子
９０３ 選択トランジスタ
９０４ プリチャージトランジスタ
９０５ バイアストランジスタ
９０６ 検出回路
９０７，９１１，９１４，９１５ Ｐ型トランジスタ
９０８，９１２，９１３，９１６，９１７ Ｎ型トランジスタ
９０９ フィードバックトランジスタ
９１０ ディスチャージトランジスタ
９１８，９１９ インバータ
Ａ 検出ノード
ＡＤＤ アドレス信号
Ｂ，Ｃ ノード
ＢＩＡＳ，ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３，ＢＩＡＳ４，ＢＩＡＳ５，ＢＩＡＳ６ バイアス電位
ＢＩＡＳ＿ＣＯＮＴ，ＢＩＡＳ＿ＣＯＮＴ１，ＢＩＡＳ＿ＣＯＮＴ２，ＢＩＡＳ＿ＣＯＮＴ３，ＢＩＡＳ＿ＣＯＮＴ４，ＢＩＡＳ＿ＣＯＮＴ５，ＢＩＡＳ＿ＣＯＮＴ６ バイアス制御信号
ＢＬ ビット線
ＣＡＳ カラムアドレスストローブ信号
ＣＫ 外部クロック信号
ＣＯＭ コマンド信号
ＣＳ チップセレクト信号
ＤＥＴＥＣＴ，ＤＥＴＥＣＴ１，ＤＥＴＥＣＴ２，ＤＥＴＥＣＴ３，ＤＥＴＥＣＴ４，ＤＥＴＥＣＴ５，ＤＥＴＥＣＴ６ 検知信号
ＤＱ０-ｎ リード／ライトデータ
ＦＣ，ＦＣａ，ＦＣｂ，ＦＣｄ，ＦＣｅ ヒューズコード
ＦＬＤ，ＦＬＤａ，ＦＬＤａ１，ＦＬＤａ２，ＦＬＤｂ，ＦＬＤｄ，ＦＬＤｄ１，ＦＬＤｄ２，ＦＬＤｅ，ＦＬＤｅ１，ＦＬＤｅ２ 判定結果信号
ＨＩＴ 一致信号
ＩＣＬＫ 内部クロック信号
ＩＮＶ インバータ
ＬＣＬＫ 内部クロック信号
ＬＯＡＤ＿ＥＮＤ，ＬＯＡＤ＿ＥＮＤ１，ＬＯＡＤ＿ＥＮＤ２，ＬＯＡＤ＿ＥＮＤ３，ＬＯＡＤ＿ＥＮＤ４，ＬＯＡＤ＿ＥＮＤ５，ＬＯＡＤ＿ＥＮＤ６ タイミング信号
ＭＣ メモリセル
ＯＲ１，ＯＲ２，ＯＲ１ｄ，ＯＲ１ｅ オア回路
ＰＲＥＢ，ＰＲＥＢ１，ＰＲＥＢ２，ＰＲＥＢ３，ＰＲＥＢ４，ＰＲＥＢ５，ＰＲＥＢ６ プリチャージ信号
ＰＲＯＧ＿Ａ，ＰＲＯＧ＿Ａ１，ＰＲＯＧ＿Ａ２，ＰＲＯＧ＿Ｂ，ＰＲＯＧ＿Ａ３，ＰＲＯＧ＿Ａ４，ＰＲＯＧ＿Ａ５，ＰＲＯＧ＿Ａ６ プログラム信号
ＲＡＳ ロウアドレスストローブ信号
ＲＥＳＥＴＢ リセット信号
ＳＡ センスアンプ
ＶＤＤ 電源電位
ＶＰＥＲＩ 内部電源電位
ＶＳＳ 接地電位
ＷＥ ライトイネーブル信号
ＷＬ ワード線
ＸＡＤＤ ロウアドレス
ＹＡＤＤ カラムアドレス

Claims (12)

1. 其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、
   前記複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号を其々出力する複数のヒューズ判定回路と、
   第１のタイミング信号を共通に受け、前記第１のタイミング信号に同期して前記複数の判定結果信号を其々ラッチ及び出力する複数のラッチ回路と、
   を備える半導体装置。
2. 複数のメモリセルを含むメモリセルアレイをさらに備え、
   前記複数のヒューズ素子は、半導体装置の動作パラメータが記憶された複数の第１のヒューズ素子と、前記メモリセルアレイに含まれる不良メモリセルのアドレスを記憶する複数の第２のヒューズ素子とを含み、
   前記複数のラッチ回路は、少なくとも前記複数の第１のヒューズ素子に対して割り当てられている、ことを特徴とする請求項１に記載の半導体装置。
3. 前記複数の第１のヒューズ素子からなる第１及び第２のヒューズセットを備え、前記第１及び第２のヒューズセットには、同じ動作パラメータが記憶されていることを特徴とする請求項２に記載の半導体装置。
4. 前記動作パラメータは内部電源電位のレベルを示すパラメータを含み、前記内部電源電位は少なくとも前記複数のヒューズ判定回路に供給されることを特徴とする請求項３
   に記載の半導体装置。
5. 前記複数の第１のヒューズ素子に記憶された動作パラメータによって前記内部電源電位のレベルが確定した後、前記複数の第２のヒューズ素子に割り当てられた前記複数のヒューズ判定回路を活性化させることを特徴とする請求項４に記載の半導体装置。
6. 第１のヒューズ判定回路と、前記第１のヒューズ判定回路から出力される第１の判定結果信号を第１のタイミング信号に応じてラッチ及び出力する第１のラッチ回路と、
   第２のヒューズ判定回路と、前記第２のヒューズ判定回路から出力される第２の判定結果信号を前記第１のタイミング信号に対応して発生される第２のタイミング信号に応じてラッチ及び出力する第２のラッチ回路と、を備える半導体装置。
7. 複数のメモリセルを含むメモリセルアレイをさらに備え、
   前記第１の判定結果信号は半導体装置の動作パラメータを示し、
   前記第２の判定結果信号は前記メモリセルアレイに含まれる不良メモリセルのアドレスを示す、ことを特徴とする請求項６に記載の半導体装置。
8. 前記第１のタイミング信号は前記第１の判定結果信号の値が確定した後に活性化し、前記第２のタイミング信号は前記第２の判定結果信号の値が確定した後に活性化することを特徴とする請求項７に記載の半導体装置。
9. 前記動作パラメータは内部電源電位のレベルを示すパラメータを含み、前記内部電源電位は少なくとも前記第２のヒューズ判定回路に供給されることを特徴とする請求項７又は８に記載の半導体装置。
10. コマンド信号を受けて内部電源電位のレベルを決定するヒューズコードを出力する第１のヒューズ判定動作を行い、前記第１のヒューズ判定動作を行った後、不良メモリセルのアドレスを示すヒューズコードを出力する第２のヒューズ判定動作を行う半導体装置の制御方法。
11. １回目の前記第２のヒューズ判定動作を前記第１のヒューズ判定動作と並行して行い、その後、２回目の前記第２のヒューズ判定動作を行うことを特徴とする請求項１０に記載の半導体装置の制御方法。
12. １回目の前記第２のヒューズ判定動作を１回目の前記第１のヒューズ判定動作と並行して行い、その後、２回目の前記第２のヒューズ判定動作を２回目の前記第１のヒューズ判定動作と並行して行うことを特徴とする請求項１１に記載の半導体装置の制御方法。

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