KR101844626B1 - 집적회로 및 집적회로 형성 방법 - Google Patents

집적회로 및 집적회로 형성 방법 Download PDF

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Abstract

실시예는 회로이다. 회로는 능동 회로, 제1 커패시터, 제1 퓨즈, 제2 커패시터, 및 제2 퓨즈를 포함한다. 능동 회로는 제1 전력 노드 및 제2 전력 노드를 갖는다. 제1 커패시터는 제1 퓨즈에 직렬로 연결되어 제1 세그먼트를 형성한다. 제2 커패시터는 제2 퓨즈에 직렬로 연결되어 제2 세그먼트를 형성한다. 제1 세그먼트 및 제2 세그먼트는 함께 병렬로, 그리고 제1 전력 노드와 제2 전력 노드 사이에 연결된다.

Description

집적회로 및 집적회로 형성 방법{INTEGRATED CIRCUIT AND METHOD FOR FORMING THE SAME}
우선권 주장 및 교차 참조
이 특허 출원은, "E-퓨즈 보호부가 있는 MiM 커패시터들"이라는 제목의, 2014년 1월 29일자 출원한 미국 가특허 출원 제61/933,182호를 우선권 주장하며, 이 우선권 출원의 내용은 여기에서의 전부 인용에 의해 본원에 통합된다.
반도체 소자들은, 컴퓨터, 휴대폰 등과 같은 다수의 전자 소자들에 이용된다. 반도체 소자들은, 반도체 웨이퍼들 위에 여러 유형의 물질의 박막들을 퇴적하고, 집적 회로들을 형성하기 위해 물질의 박막들을 패터닝하는 것에 의해, 반도체 웨이퍼들 상에 형성된 집적 회로들을 포함한다. 집적 회로들은 일반적으로 전계 효과 트랜지스터(field-effect transistor; FET)들을 포함한다.
반도체 소자들의 신뢰도(reliability)는 그 소자들을 제조할 때 일반적으로 매우 중요한 사항이다. 최신 반도체 공정의 계속 증가하는 밀도(density) 및 감소하는 풋프린트(footprint) 요건들과 함께, 신뢰도는 보다 큰 문제들에 직면한다. 신뢰도 문제들은, 예를 들어, 오버레이(overlay) 문제들을 야기하는 트랜지스터들과 같은 소자들 사이의 작은 피치(pitch)들로 인해, 또는 소자들에 이용된 박막들의 브레이크다운(breakdown)으로부터 발생할 수 있다.
실시예는 회로이다. 회로는 능동 회로부, 제1 커패시터, 제1 퓨즈, 제2 커패시터, 및 제2 퓨즈를 포함한다. 능동 회로부는 제1 전력 노드 및 제2 전력 노드를 갖는다. 제1 커패시터는 제1 퓨즈에 직렬로 연결되어 제1 세그먼트를 형성한다. 제2 커패시터는 제2 퓨즈에 직렬로 연결되어 제2 세그먼트를 형성한다. 제1 세그먼트 및 제2 세그먼트는 함께 병렬로, 그리고 제1 전력 노드와 제2 전력 노드 사이에 연결된다.
본 발명의 양상들은 첨부되는 도면들과 함께 읽었을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 여러 피쳐(feature)들은 일정한 비례로 확대(축소)하여 그려지지 않는다. 사실상, 여러 피쳐들의 치수(dimension)들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 일부 실시예들에 따른 퓨즈(fuse)들에 의해 보호된 커패시터들을 포함하는 칩(chip)이다.
도 1b는 일부 실시예들에 따른 커패시터가 결함(defect)을 갖는 도 1a의 칩이다.
도 2는 일부 실시예들에 따른 신뢰도의 증가를 나타내는 차트이다.
도 3 내지 도 6은 일부 실시예들에 따라 이용될 수 있는 퓨즈들의 여러 레이아웃 패턴들이다.
도 7 내지 도 10은 일부 실시예들에 따른 칩을 형성하는 단계들의 단면도들이다.
도 11은 일부 실시예들에 따른 칩의 단면도이다.
이하의 개시는 제시된 주제에 관한 다양한 피쳐들을 구현하기 위한 여러 다양한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배치(arrangement)들의 특정 예시들이 본 발명을 단순화하기 위해 아래에서 설명된다. 이들은 물론 단지 예시들일 뿐이며 제한하기 위한 것이 아니다. 예를 들어, 이하의 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있도록, 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 발명은 여러 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순함과 명확함을 위한 것이며, 그 자체가 논의되는 여러 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다. 또한, 방법 실시예들은 특정한 순서로 수행되는 것으로 논의될 수 있지만; 다른 실시예들은 임의의 논리적 순서로 수행되는 단계들을 고려한다.
또한, "아래의", "밑의", "하부", "위의", "상부", 및 그밖에 유사한 것과 같은 공간적으로 상대적인 용어들은, 도면들에 도시된 바와 같은 하나의 요소(element) 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 지향(orientation)에 더하여, 사용 중이거나 작동 중인 소자의 다양한 지향들을 포괄하기 위한 것이다. 장치는 다르게 지향될 수 있고(90도 회전 또는 다른 지향들), 본원에서 사용된 공간적으로 상대적인 기술어(descriptor)들은 그에 따라 유사하게 해석될 수 있다.
실시예들은 특정 상황, 즉, 금속-절연체-금속(metal-insulator-metal; MiM) 커패시터를 위한 퓨즈 보호부(protection)에 관하여 설명될 것이다. 본 발명의 양상들은, 폴리실리콘-절연체-폴리실리콘(polysilicon-insulator-polysilicon; PiP) 커패시터 또는 다른 소자들과 같은, 다른 구성들에 적용될 수 있다.
도 1a는 일 실시예에 따른 퓨즈들(24)에 의해 보호된 커패시터들(22)을 포함하는 칩(20)을 도시한다. 칩(20)은, 집적 회로 칩, 인터포저(interposer), 그 안에 및/또는 그 위에 회로가 형성될 수 있는 임의의 기판, 또는 그밖에 유사한 것일 수 있다. 일부 실시예들에서, 칩(20)은 시스템-온-칩(System-On-Chip; SOC) 집적 회로 칩, 및/또는 3차원 집적 회로(three dimensional integrated circuit; 3DIC)에서 사용되는 집적 회로 칩일 수 있다. 칩(20)은, VDD 전력 레일(power rail)과 같은 제1 전력 레일(26), 및 VCC 또는 GND 전력 레일과 같은 제2 전력 레일(28)을 포함한다. 제1 전력 레일(26) 및 제2 전력 레일(28)은 회로(30)에 연결되고 회로(30)에 전력을 공급한다. 회로(30)는, 논리 회로, 아날로그 회로, 메모리 회로, 또는 그밖에 유사한 것과 같은 임의의 회로일 수 있고, 수동 소자들 유사 커패시터들, 인덕터들, 또는 그밖에 유사한 것과 같은 소자들과, 트랜지스터들과 같은 능동 소자들의 임의의 조합을 포함할 수 있다. 예컨대 칩(20)의 외부에 있는, 전력원(32)은 제1 전력 레일(26)과 제2 전력 레일(28)의 사이에 연결된다. 칩(20)은 제1 전력 레일(26)과 제2 전력 레일(28) 사이에 연결된, 직렬로 연결된 커패시터(22) 및 퓨즈(24)를 더 포함한다. 다수의 직렬로 연결된 커패시터들(22a, 22b, 22c, 및 22d)(총괄하여 "커패시터들(22)") 각각 및 퓨즈들(24a, 24b, 24c, 및 24d)(총괄하여 "퓨즈들(24)") 각각은, 제1 전력 레일(26)과 제2 전력 레일(28) 사이에서 각각 병렬로 연결된다. 커패시터들(22)은 MiM(metal-insulator-metal) 커패시터들 또는 그밖에 유사한 것일 수 있다. 퓨즈들(24)은 전자 퓨즈들, 또는 e-퓨즈들, 또는 그밖에 유사한 것일 수 있다.
제1 전력 레일(26)과 제2 전력 레일(28) 사이에 단일 커패시터(22) 및 단일 퓨즈(24)가 직렬로 연결된 것으로 도시되긴 하지만, 제1 전력 레일(26)과 제2 전력 레일(28) 사이 및/또는 다른 구성들에 추가적인 컴포넌트들이 개재될 수 있다. 예를 들어, 도시된 바와 같이, 퓨즈(24)는 제1 전력 레일(26)에 근접하고 커패시터(22)는 제2 전력 레일(28)에 근접하지만; 이는 전환(switch)될 수 있다. 또한, 추가적인 커패시터들이 단일 퓨즈와 직렬로 연결될 수 있다. 예를 들어, 2개의 커패시터들 및 퓨즈가 직렬로 연결될 수 있거나, 또는 2개의 커패시터들이 함께는 병렬이나 퓨즈와는 직렬로 연결될 수 있다. 또한, 제1 전력 레일(26)과 제2 전력 레일(28) 사이에 저항기들과 같은 다른 컴포넌트들이 개재될 수 있다.
작동 중에, 전력원(32)은 이상적으로, 제1 전력 레일(26)과 제2 전력 레일(28) 사이에 일정한 전압차를 제공하기 위한 안정적인 직류(direct current; DC) 전력원일 것이다. 이 일정한 전압차를 이용하여, 커패시터들(22)은 제1 전력 레일(26)과 제2 전력 레일(28) 사이에서 개방 회로처럼 행동할 것이다. 커패시터들(22)이 개방 회로처럼 행동할 경우, 퓨즈들(24)을 통과하여 전류가 흐르지 않을 것이다.
그러나, 더 일반적으로는, 제1 전력 레일(26)과 제2 전력 레일(28) 사이의 전압차는 작동 중에 약간의 변동(fluctuation)을 가질 수 있다. 예를 들어, 제1 전력 레일(26)과 제2 전력 레일(28) 사이의 전압차는, 칩(20)의 다른 회로로 인한, 및/또는 전력원(32)이 전력 컨버터를 포함하는 경우와 같이, 전력원(32)이 충분히 안정적인 전압을 제공할 수 없는 것으로 인한, 약간의 노이즈를 가질 수 있다. 제1 전력 레일(26)과 제2 전력 레일(28) 사이의 전압차의 변동이 발생할 경우, 커패시터들(22)은, 회로(30)에 공급되는 전압이 보다 안정적이 되도록, 변동을 제거하거나 또는 약화시킬 수 있다. 변동을 제거하거나 또는 약화시키는 커패시터들(22)의 능력은, 적어도 부분적으로, 커패시터들(22)의 결합된 커패시턴스 값의 기능이다. 일반적으로, 결합된 커패시턴스 값이 클수록, RC-시간 상수(constant)가 더 크며, 이는 더 나은 제거 또는 약화 능력을 허락할 수 있다. 실시예들은 임의의 수의 병렬 커패시터들(22)의 사용될 수 있다는 점을 고려한다. 병렬 커패시터들(22)은 커패시터들의 어레이 또는 커패시터 뱅크(bank)라고 언급될 수 있다.
일반적으로, 제1 전력 레일(26)과 제2 전력 레일(28) 사이의 전압차의 변동은 작다. 작은 변동의 경우, 퓨즈들(24)을 통과하여 커패시터들(22)로 및/또는 커패시터들(22)로부터 적은 양의 전류가 흐를 수 있다. 이 작동에서, 전류는 퓨즈들(24)에 영향이 없을 정도로 매우 작을 수 있고, 퓨즈들(24)은 커패시터들(22) 또는 변동의 제거 또는 약화에 영향이 없다.
일부 예시들에서, 커패시터(22)에 결함이 발생할 수 있다. 도 1b에 도시된 바와 같이, 커패시터(22a)에 결함(40)이 발생한다. 결함(40)은, 제조 결함, 물질 브레이크다운(예컨대, 절연 물질 브레이크다운), 전압차에서의 큰 스파이크(spike)(예컨대, 정전 방전(electrostatic discharge; ESD) 이벤트로부터), 또는 그밖에 유사한 것에서 기인할 수 있다. 결함(40)은 커패시터(22a)에 단락(short circuit)을 야기할 수 있다. 이 단락은 많은 양의 전류가 직렬로 연결된 퓨즈(24a) 및 커패시터(22a)를 통과하여 흐르도록 야기할 수 있다. 이 많은 양의 전류는, 예컨대 e-퓨즈의 퓨즈 요소를 통과하여 흐르는 많은 전류에 기인하는 전도성 물질의 전자이동(electromigration)에 의해, 퓨즈(24a)가 나가게(blown) 만들어서, 직렬로 연결된 커패시터(22a) 및 퓨즈(24a)가 있던 곳에 개방 회로를 생성할 수 있다. 따라서, 단락을 야기할 수 있었던, 다른 점에서 보면 결함 있는 커패시터(22a)는 퓨즈(24a)가 나감에 의해 회로의 작동으로부터 효과적으로 제거된다. 이것은 커패시터(22a)의 작동의 손실에도 불구하고 칩(20)이 계속 기능적이 되도록 할 수 있다. 이것은 칩(20)의 전체적인 신뢰도를 증가시킬 수 있다.
도 2는 실시예들의 신뢰도의 증가를 도시하는 차트이다. x-축은, 칩의 브레이크다운이 발생하는, 제1 전력 레일(26)과 제2 전력 레일(28) 사이의 전압차와 같은, 전압이고, y-축은 제조된 칩 샘플들의 누적 고장(failure) 비율이다. 칩 샘플들 각각은 커패시터들에 대해 472㎠의 총 면적을 가지며, 테스트는 125℃의 온도에서 일어난다. 1.2V보다 작은 브레이크다운 전압에서, 약 0.1 퍼센트의 고장률이 있었다. 이것은 제조 결함들이 원인인 것으로 생각된다. 1V 내지 3.9V의 범위를 갖는 브레이크다운 전압을 통해, 고장률은, 약 0.1 퍼센트와 같이, 계속 대략적으로 안정적이다. 이것은 샘플들의 예상 작동 전압에 걸쳐서 칩 샘플들의 미미한 수의 고장들이 발생하였음을 나타낼 수 있다.
도 3 내지 도 6은 일부 실시예들에서 사용될 수 있는 퓨즈들의 여러 레이아웃 패턴들을 도시한다. 퓨즈들의 패턴들은 절연층(50)에 있다. 물질들 및 형성 공정들이 추가적인 세부사항들은 아래에서 도면들에 관하여 더욱 상세하게 논의된다.
도 3은 절연층(50)의 퓨즈의 제1 패턴을 도시한다. 전도성 물질로 채워진 리세스(recess)들을 포함할 수 있는 제1 패턴은, 대체로 직사각형인 콘택 패드들(52) 및 콘택 패드들(52) 사이의 대체로 직사각형인 퓨즈 요소(54)를 포함한다. 퓨즈 요소(54)는 작은 너비를 갖는다. 퓨즈 요소(54)의 너비에 대한 퓨즈 요소(54)의 길이의 비율은 약 2 내지 약 50 사이일 수 있다. 손상을 발생시키지 않으면서 나가는(blowing) 전류를 지속시키기 위해, 퓨즈의 콘택 패드들(52)은 바람직하게는 퓨즈 요소(54)의 너비보다 상당히 더 큰 너비를 갖는다. 대체로 직사각형인 더미(dummy) 부분들(56)이 퓨즈 요소(54)의 대향하는 측면들 상에 형성되고 콘택 패드들(52) 사이에 배치된다.
도 4는 절연층(50)의 퓨즈의 제2 패턴이다. 이 제2 패턴은, 도 3의 더미 부분들(56)이 도 4의 각 콘택 패드들(58)로 통합된 것을 제외하고는, 도 3의 제1 패턴과 유사하다.
도 5는 절연층(50)의 퓨즈의 제3 패턴이다. 이 제3 패턴은, 콘택 패드들(60)의 끝이 퓨즈 요소(54)를 향해 점점 가늘어지고, 콘택 패드들(60)의 끝이 점점 가늘어지는 것에 맞추기 위해 더미 부분들(62)이 변형된 것을 제외하고는, 도 3의 제1 패턴과 유사하다.
도 6은 절연층(50)의 퓨즈의 제4 패턴이다. 이 제4 패턴은, 콘택 패드들(52)을 따라 퓨즈 패턴의 길이를 연장하는 추가적인 부분들을 포함하는 더미 부분들(64)이 되도록 도 3의 더미 부분들(56)이 변형된 것을 제외하고는, 도 3의 제1 패턴과 유사하다.
도 3 내지 도 6에 도시된 퓨즈 패턴들은 단지 예시들로서 도시된 것이다. 다른 퓨즈 패턴들이 사용될 수 있다. 또한, 도 3 내지 도 6에 도시된 퓨즈 패턴들의 추가 세부사항들은 미국 특허출원 공개 번호 제2008/0217735호(일련 번호 제11/716,206호)에서 논의되며, 이 출원의 내용은 여기에서의 전부 인용에 의해 본원에 통합된다.
도 7 내지 도 11은 일부 실시예들에 따른 칩을 형성하는 단계들의 단면도들을 도시한다. 도 7은 기판(70) 및 상위(overlying) 절연층(72)을 포함하는 출발 구조를 도시한다. 기판(70)은, 회로(30)의 능동 및/또는 수동 소자들과 같은 소자들이 그 위에 형성될 수 있는 반도체 기판을 포함할 수 있다. 반도체 기판은 단일 결정 또는 화합물 반도체 기판일 수 있다. 콘택 에칭 정지층, 층간 절연체, 및 금속간 절연체와 같은 다른 층들이 기판(70)에 또한 포함될 수 있다. 절연층(72)은 금속간 절연층일 수 있고, 화학적 증기 퇴적(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 스피닝(spinning), 그 밖에 유사한 것, 또는 이들의 조합과 같은, 임의의 적절한 방법에 의해 형성되는, 실리콘 산화물, 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 플루오르화 실리케이트 글래스(fluorinated silicate glass; FSG), SiOxCy, 스핀-온-글래스(Spin-On-Glass), 스핀-온-폴리머(Spin-On-Polymer), 실리콘 탄소 물질, 이들의 조합, 또는 그밖에 유사한 것과 같은, 로우-K(low-K) 절연 물질로 형성될 수 있다.
퓨즈(74)를 형성하기 위한 리세스된 패턴은 절연층(72)에 에칭된다. 리세스된 패턴은, 그 예시들이 도 3 내지 도 6에 제공된, 임의의 용인되는 패턴일 수 있다. 에칭 공정은 임의의 용인되는 공정일 수 있다. 에칭 공정은, 절연층(72) 위에 포토레지스트(photoresist)를 형성하고 패터닝하는 것, 포토레지스트의 패턴을 절연층(72)에 옮기기 위해, 반응성 이온 에칭(reactive ion etch; RIE), 완충된 산화물 에칭(buffered oxide etch; BOE), 또는 그밖에 유사한 것과 같은 이방성(anisotropic) 에칭을 이용하여 에칭하는 것, 및 적절한 회분화(ashing) 및/또는 스트리핑(stripping) 공정을 이용하여 포토레지스트를 제거하는 것을 포함할 수 있다.
전도성 물질이 리세스된 패턴에 채워진다. 전도성 물질은 구리, 구리 합금, 알루미늄, 텅스텐, 은, 및 그밖에 유사한 것을 포함할 수 있다. 확산 장벽층(미도시)이 리세스된 패턴에 형성될 수 있다. 무전해 도금을 이용하여 확산 장벽층 상에 시드(seed)층이 형성될 수 있고, 그 후, 리세스된 패턴은 전기 도금을 이용하여 채워질 수 있다. 채워진 이후에, 전도성 물질의 상단 표면은 절연층(72)의 상단 표면보다 높을 수 있다. 임의의 과잉(excess) 전도성 물질은 화학적 기계적 연마(chemical mechanical polish; CMP) 공정에 의해 제거될 수 있다. 잔여 전도성 물질은 퓨즈(74)를 형성한다. 이 공정은 다마신(damascene) 공정이라고도 또한 언급될 수 있다. 퓨즈(74)는 동일한 금속화층에서 전도성 라인들 및/또는 패드들의 형성과 동시에 형성될 수 있다.
도 8은 절연층(72) 상에 연속적으로 형성된 에칭 정지층(76), 하부 전극층(78), 커패시터 절연층(80), 및 상부 전극층(82)을 도시한다. 에칭 정지층(76)은 절연층(72) 상에 퇴적되고, CVD, PECVD, 그밖에 유사한 것, 또는 이들의 조합에 의해 퇴적된, 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산화물(SiCO), 탄소 질화물(CN), 이들의 조합, 또는 그밖에 유사한 것으로 형성될 수 있다. 에칭 정지층(76)은, 인접한 층들, 예를 들어, 하위(underlying)층 및 상위(overlying)층과는 상이한 에칭 선택성(selectivity)을 갖는 절연 물질로 형성된다. 하부 전극층(78)은 에칭 정지층(76) 상에 퇴적된다. 커패시터 절연층(80)은 하부 전극층(78) 위에 퇴적된다. 커패시터 절연층(80)은, PECVD, 원자층 퇴적(atomic layer deposition; ALD), 그밖에 유사한 것, 또는 이들의 조합에 의해 퇴적된, 실리콘 이산화물(SiO2)과 같은 절연체, 실리콘 질화물(Si3N4), 알루미늄 산화물(Al2O3)과 같은 하이-k(high-k) 절연체, 하프늄 실리케이트(HfSiON), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 바륨 스트론튬 티탄산 산화물(barium strontium titanate oxide; BSTO), 스트론튬 티탄산 산화물(strontium titanate oxide; STO), 그밖에 유사한 것, 또는 이들의 조합을 포함할 수 있다. 상부 전극층(82)은 커패시터 절연층(80) 상에 퇴적된다. 상부 전극층(82) 및 하부 전극층(78)은, 물리적 증기 퇴적(physical vapor deposition; PVD), CVD, 전기적 구리 도금(electrical copper plating; ECP), 그밖에 유사한 것, 또는 이들의 조합에 의해 퇴적된, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 루테늄(Ru), 이리듐(Ir), 및 플래티늄(Pt), 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 이들의 조합, 또는 임의의 다른 적절한 물질을 포함할 수 있다.
도 9에서, 상부 전극층(82), 커패시터 절연층(80), 및 하부 전극층(78)은 패터닝되어 MiM 커패시터의 상부 전극(90), 커패시터 절연체(88), 및 하부 전극(86)을 형성한다. 패터닝은 임의의 용인되는 에칭 공정(들)을 이용하여 형성될 수 있다. 예를 들어, 제1 에칭 공정은, 상부 전극층(82) 위에 포토레지스트를 형성하고 패터닝하는 것, 포토레지스트의 패턴을 상부 전극층(82) 및 커패시터 절연층(80)에 옮기기 위해, RIE, BOE, 또는 그밖에 유사한 것과 같은 이방성 에칭을 이용하여 에칭하는 것, 및 적절한 회분화 및/또는 스트리핑 공정을 이용하여 포토레지스트를 제거하는 것을 포함할 수 있다. 또한, 제2 에칭 공정은, 하부 전극층(78) 위에 포토레지스트를 형성하고 패터닝하는 것, 포토레지스트의 패턴을 하부 전극층(78)에 옮기기 위해, RIE, BOE, 또는 그밖에 유사한 것과 같은 이방성 에칭을 이용하여 에칭하는 것, 및 적절한 회분화 및/또는 스트리핑 공정을 이용하여 포토레지스트를 제거하는 것을 포함할 수 있다. 비록 도시되지는 않았지만, 다른 에칭 정지층이 MiM 커패시터 위에 형성될 수 있다.
도 10에서, MiM 커패시터 및 에칭 정지층(76) 위에 다른 절연층(92)이 형성된다. 절연층(92)은 금속간 절연층일 수 있고, CVD, PECVD, 스피닝, 그밖에 유사한 것, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 형성된, 실리콘 산화물, TEOS, PSG, BPSG, FSG, SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 이들의 조합, 또는 그밖에 유사한 것과 같은, 로우-K 절연 물질로 형성될 수 있다.
도 1에 관하여 논의된 바와 같이 MiM 커패시터와 퓨즈(72)를 상호연결하기 위해 절연층(92)에 상호연결 구조들이 형성된다. 예를 들어, 도 7에 관하여 전술한 바와 같은 다마신 공정이 절연층(92)에 전도성 라인들(102, 104, 및 106), 및 비아(via)들(94, 96, 98, 및 100)을 형성하는 데에 이용될 수 있다. 전도성 라인(106)은 제1 전력 레일(26)의 적어도 일부분일 수 있다. 비아(100)는 전도성 라인(106)을 퓨즈(74)의 콘택 패드(예컨대, 도 3의 콘택 패드(52))에 직접적으로 연결한다. 전도성 라인(104) 및 비아들(96 및 98)은 퓨즈(74)와 MiM 커패시터를 직렬로 연결한다. 비아(98)는 전도성 라인(104)을 퓨즈(74)의 다른 콘택 패드(예컨대, 도 3의 콘택 패드(52))에 직접적으로 연결한다. 비아(96)는 전도성 라인(104)을 MiM 커패시터의 하부 전극(86)에 직접적으로 연결한다. 전도성 라인(102)은 제2 전력 레일(28)의 적어도 일부분일 수 있다. 비아(94)는 전도성 라인(102)을 MiM 커패시터의 상부 전극(90)에 직접적으로 연결한다.
일 실시예에서, 다수의 MiM 커패시터들 및 퓨즈들(74)이 절연층들(72 및 92)에 형성된다. 예를 들어, 절연층들(72 및 92)에 전도성 라인(104) 및 비아들(96 및 98)에 의해 MiM 커패시터에 직렬로 연결된 퓨즈(74)의 다수의 인스턴스(instance)들이 있을 수 있고, 이 다수의 인스턴스들은, 다수의 개별적인 비아들(94 및 100)이 있는 전도성 라인들(102 및 106)에 의해 함께 병렬로 연결될 수 있다.
다른 실시예에서, 도 11에 도시된 바와 같이, 다수의 MiM 커패시터들 및 퓨즈들(74)은, 예컨대, 본원에서 논의된 반복 단계들에 의해, 다수의 절연층들을 가로질러 스택(stack)될 수 있다. 그러한 실시예에서, MiM 커패시터들과 퓨즈들(74)을 병렬로 연결하기 위해, 절연층(172)과 같은 절연층에 추가적인 비아들 및 콘택 패드들이 형성될 수 있다. 다른 실시예들에서, 2개의 다른 절연층들, 예를 들어, 도 11의 절연층들(172 및 192)의 MiM 커패시터 및 퓨즈(74)의 하나 이상의 인스턴스들과 결합하여, 2개의 절연층들, 예를 들어, 도 10에서 논의된 바와 같은 절연층들(72 및 92)을 가로질러 다수의 MiM 커패시터들 및 퓨즈들(74)이 형성될 수 있다.
도 7 내지 도 11에 구체적으로 도시되지는 않았지만, 전도성 라인들(102 및 106)은, 여러 절연층들의 다른 상호연결 구조들에 의해, 예컨대 기판(70)의, 회로에, 그리고 전력원으로의 외부 커넥터들에 전기적으로 연결될 수 있다. 당업자는 이러한 구조들이 어떻게 구현될 수 있는지를 쉽게 이해할 것이다.
실시예는 회로이다. 회로는 능동 회로부, 제1 커패시터, 제1 퓨즈, 제2 커패시터, 및 제2 퓨즈를 포함한다. 능동 회로부는 제1 전력 노드 및 제2 전력 노드를 갖는다. 제1 커패시터는 제1 퓨즈에 직렬로 연결되어 제1 세그먼트를 형성한다. 제2 커패시터는 제2 퓨즈에 직렬로 연결되어 제2 세그먼트를 형성한다. 제1 세그먼트와 제2 세그먼트는 함께 병렬로, 그리고 제1 전력 노드와 제2 전력 노드 사이에 연결된다.
다른 실시예는 회로이다. 회로는 커패시터들의 어레이, 퓨즈들, 및 능동 회로부를 포함한다. 커패시터들 각각은 퓨즈들 중 적어도 하나와 직렬로 연결된다. 각각의 직렬로 연결된 퓨즈들 및 커패시터들은 제1 전력 레일과 제2 전력 레일 사이에 연결된다. 능동 회로부는 제1 전력 레일과 제2 전력 레일 사이에 연결된다.
또 다른 실시예는 방법이다. 방법은, 제1 전력 레일과 제2 전력 레일 사이의 커패시터 뱅크와 병렬로 연결된 능동 회로부를 포함하는 회로를 제공하는 것을 포함한다. 커패시터 뱅크는 다수의 세그먼트들을 포함하고, 다수의 세그먼트들 각각은 커패시터에 직렬로 연결된 퓨즈를 포함한다. 다수의 세그먼트들 중 적어도 하나의 세그먼트의 퓨즈가 나간다(blown).
전술한 내용은 당업자가 본 발명의 양상들을 더 잘 이해할 수 있도록 하기 위해, 몇몇 실시예들의 특징들의 개요를 서술한다. 당업자는, 본원에서 소개된 실시예들과 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위해, 다른 공정들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 발명을 쉽게 이용할 수 있음을 이해할 것이다. 당업자는 또한, 그러한 균등 해석들은 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점과, 본 발명의 정신 및 범위로부터 벗어나지 않으면서 본원에서 여러 변경들, 대체들, 및 변형들을 만들 수 있다는 점을 인식할 것이다.

Claims (10)

  1. 집적 회로에 있어서,
    제1 전력 노드 및 제2 전력 노드를 갖는 능동 회로부;
    제1 커패시터 및 제1 퓨즈 - 상기 제1 커패시터는 제1 전도성 라인에 의해 상기 제1 퓨즈에 직렬로 연결(couple)되어 제1 세그먼트를 형성함 -; 및
    제2 커패시터 및 제2 퓨즈를
    포함하고,
    상기 제2 커패시터는 제2 전도성 라인에 의해 상기 제2 퓨즈에 직렬로 연결되어 제2 세그먼트를 형성하며, 상기 제1 세그먼트 및 상기 제2 세그먼트는 함께 병렬로, 그리고 상기 제1 전력 노드와 상기 제2 전력 노드 사이에 연결되고,
    상기 제1 전도성 라인과 상기 제1 커패시터는 동일한 절연층에 형성되고, 상기 제2 전도성 라인과 상기 제2 커패시터는 동일한 절연층에 형성되고, 상기 제1 퓨즈는 제1 절연층에 있고, 상기 제1 커패시터는 상기 제1 절연층 위의 제2 절연층에 있는 것인, 집적 회로.
  2. 제1항에 있어서, 상기 제1 퓨즈 및 상기 제2 퓨즈는 각각 전기 퓨즈인 것인, 집적 회로.
  3. 제1항에 있어서, 상기 제1 커패시터 및 상기 제2 커패시터는 각각 금속-절연체-금속(metal-insulator-metal; MiM) 커패시터인 것인, 집적 회로.
  4. 제1항에 있어서, 상기 능동 회로부는 시스템-온-칩(System-On-Chip; SOC)의 적어도 일부분인 것인, 집적 회로.
  5. 제1항에 있어서, 상기 능동 회로부는 3차원 집적 회로(three dimensional integrated circuit; 3DIC)의 적어도 일부분인 것인, 집적 회로.
  6. 제1항에 있어서, 상기 제1 전력 노드와 상기 제2 전력 노드 사이에 연결된 전력원을 더 포함하는, 집적 회로.
  7. 집적 회로에 있어서,
    커패시터들의 어레이;
    퓨즈들로서, 상기 커패시터들 각각은 전도성 라인에 의해 상기 퓨즈들 중 적어도 하나와 직렬로 연결되고, 각각 직렬로 연결된 퓨즈들 및 커패시터들은 제1 전력 레일(rail)과 제2 전력 레일 사이에 연결된 것인, 상기 퓨즈들; 및
    상기 제1 전력 레일과 상기 제2 전력 레일 사이에 연결된 능동 회로부를
    포함하고,
    각각의 전도성 라인은 상기 커패시터들 중 대응하는 커패시터와 동일한 절연층에 형성되고, 상기 퓨즈들 중 제1 퓨즈는 제1 절연층에 있고, 상기 커패시터들의 어레이 중 제1 커패시터는 상기 제1 절연층 위의 제2 절연층에 있고, 상기 제1 커패시터는 상기 제1 퓨즈에 연결되는 것인, 집적 회로.
  8. 집적회로를 형성하는 방법에 있어서,
    제1 전력 레일과 제2 전력 레일 사이의 커패시터 뱅크(bank)와 병렬로 연결된 능동 회로부를 포함하는 회로를 제공하는 단계로서, 상기 커패시터 뱅크는 다수의 세그먼트들을 포함하고, 상기 다수의 세그먼트들 각각은 전도성 라인에 의해 커패시터에 직렬로 연결된 퓨즈를 포함하는 것인, 상기 회로 제공 단계; 및
    상기 다수의 세그먼트들 중 적어도 하나의 세그먼트의 퓨즈가 나가게(blowing) 하는 단계를
    포함하고,
    상기 전도성 라인과 상기 커패시터는 동일한 절연층에 형성되고, 상기 다수의 세그먼트들 중 제1 세그먼트는 제1 절연층에 있는 제1 퓨즈 및 상기 제1 절연층 위의 제2 절연층에 있는 제1 커패시터를 포함하는 것인, 집적회로를 형성하는 방법.
  9. 제8항에 있어서, 상기 퓨즈가 나가게 하는 단계는 상기 퓨즈의 퓨즈 요소(element)의 물질의 전자이동(electromigration)을 포함하는 것인, 집적회로를 형성하는 방법.
  10. 제8항에 있어서, 상기 퓨즈가 나가게 하는 단계는, 결함이 발생하여 상기 다수의 세그먼트들 중 적어도 하나의 세그먼트의 커패시터를 단락(short circuit)시키는 경우에 발생하는 것인, 집적회로를 형성하는 방법.
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