TWI527185B - 具有熔斷器保護之電路與電路保護之方法 - Google Patents

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Description

具有熔斷器保護之電路與電路保護之方 法
本發明是有關於一種半導體元件設計技術，且特別是有關於一種使用具有熔斷器保護的電容器的電路與其方法。
半導體裝置使用在大多數電子裝置當中，例如計算機、行動電話或其他裝置。半導體裝置包含積體電路，其由半導體晶圓上方沉積許多種類材料的薄膜以形成在半導體晶圓之上，以及圖案化(patterning)上述材料薄膜而形成積體電路。積體電路典型地包含場效電晶體(field-effect transistors,FETs)。
半導體裝置的可靠度通常是當製造那些裝置時一項較大的考量。在現代半導體製程對於不斷增加的密度與降低底面積(footprint)的需求之下，可靠度面臨到更大的難題。關於可靠度的考量可能浮現，舉例而言，由於元件之間的微小間距(pitch)，例如電晶體重疊問題或者元件中薄膜的崩潰(breakdown)現象。
本揭示內容之一態樣是提供一種具有熔斷器保護之電路，其包含主動電路系統、第一電容器與第一熔斷器、第二電容器與第二熔斷器，第一電容器串聯耦接第一熔斷器以形成第一組件，第二電容器串聯耦接第二熔斷器以形成第二組件。主動電路系統包含第一電能節點(power node)與第二電能節點。第一組件與第二組件相互並聯耦接於第一電能節點與第二電能節點之間。
於一實施例中，第一熔斷器與第二熔斷器分別為電熔斷器；第一電容器與該第二電容器分別為金屬-絕緣體-金屬(metal-insulator-metal,MiM)電容器；主動電路系統為系統晶片(System-On-Chip,SOC)之至少一部份。
於一實施例中，上述電路更包含電源供應器，耦接於第一電能節點與第二電能節點之間；其中主動電路系統為三維積體電路(three dimensional integrated circuit)之至少一部份。
本揭示內容之另一態樣是提供一種具有熔斷器保護之電路，其包含複數個電容器之陣列、複數個熔斷器與主動電路系統，該些電容器中每一者串聯耦接至該些熔斷器的至少一者，各別串聯耦接之該些熔斷器與該些電容器耦接於第一電能軌(power rail)與第二電能軌之間，主動電路系統耦接於第一電能軌與第二電能軌之間。
於一實施例中，該些熔斷器分別為電熔斷器；該些電容器分別為金屬-絕緣體-金屬(metal-insulator-metal)電容器；該主動電路系統為系統晶片(System-On-Chip)之至少一部份。
於一實施例中，上述電路更包含電源供應器，耦接於第一電能軌與第二電能軌之間；其中該主動電路系統為三維積體電路(three dimensional integrated circuit)之至少一部份。
本揭示內容之另一態樣是提供一種電路保護之方法，其包含下列步驟：提供一電路，其包含主動電路系統與電容器組(capacitor bank)並聯耦接於第一電能軌(power rail)與第二電能軌之間，電容器組包含複數個組件，該些組件中每一者包含熔斷器串聯耦接至電容器；熔斷該些組件中至少一者之熔斷器。
於一實施例中，熔斷熔斷器的步驟包含熔斷器之熔絲元件之材料電遷移(electromigration)；當該些組件中該至少一者之電容器發生瑕疵導致短路時，熔斷該熔斷器；當熔斷該熔斷器之後，主動電路系統維持運作。
於一實施例中，上述方法更包含：利用電容器組減緩第一電能軌與第二電能軌之間的電壓差；耦接電源供應器於第一電能軌與第二電能軌之間。
於一實施例中，該些組件之該些電容器分別為金屬-絕緣體-金屬(metal-insulator-metal)電容器；該些組件之該些熔斷器分別為電熔斷器。
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：
20‧‧‧晶片
22a~22d‧‧‧電容器
24a~24d‧‧‧熔斷器
26‧‧‧第一電能軌
28‧‧‧第二電能軌
30‧‧‧電路系統
32‧‧‧電源
40‧‧‧瑕疵
42‧‧‧燒斷熔斷器
50‧‧‧介電層
52‧‧‧接觸焊墊
54‧‧‧熔絲元件
56‧‧‧虛設部分
58‧‧‧接觸焊墊
60‧‧‧接觸焊墊
62‧‧‧虛設部分
64‧‧‧虛設部分
70‧‧‧基板
72‧‧‧介電層
74‧‧‧熔斷器
76‧‧‧蝕刻停止層
78‧‧‧底電極層
80‧‧‧電容介電層
82‧‧‧頂電極層
86‧‧‧底電極
88‧‧‧電容介電質
90‧‧‧頂電極
92‧‧‧介電層
94~100‧‧‧層間連接點
102~106‧‧‧導電性接線
172‧‧‧介電層
192‧‧‧介電層
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖示之說明如下：第1A圖係說明本揭示內容一實施例之包含電容器以熔斷器保護之晶片；第1B圖係說明第1A圖實施例之晶片，其中之一電容器具有一瑕疵；第2圖係說明本揭示內容實施例之可靠度增加之圖表；第3圖~第6圖係說明本揭示內容實施例之熔斷器之多種佈局圖案(layout patterns)；第7圖~第10圖係說明本揭示內容實施例之一晶片形成步驟之截面圖；以及第11圖係說明本揭示內容實施例之一晶片之截面圖。
以下揭露內容提供許多不同的實施例或範例以實現專利標的之不同構造特徵。以下描述元件與排列的特定實施例用以簡化本揭露內容，但所提供之實施例並非用以限制本發明所涵蓋的範圍。舉例而言，在第二構造特徵之上形成第一構造特徵的描述，可包含第一與第二構造特徵形成直接接觸的實施例，以及可包含額外的構造特徵形成在第一構造特徵與第二構造特徵之間，以致於第一與第二構造特徵可能不是直接接觸。此外，本揭示內容在不同的範例中可能重 複使用參考數字且/或字母。此處重複使用之目的在於簡明與清楚表達，而非用以本質上表示不同實施例且/或討論構造之間的關係。進一步而言，方法實施例可依照特定順序執行；然而，其他實施例可依照任何合乎邏輯的順序執行步驟。
再者，空間相關用語，如「下」、「底」、「低」、 「上」或類似用語，可用於此以易於描述圖式說明的一(或多個)元件或構造特徵對於另一(或多個)元件或構造特徵之關係。空間相關用語包含除了圖式描述方向以外的元件內使用或運作中的不同方向。裝置可能以不同方式定向(旋轉90度或其他方向)，而且此處使用的空間相關描述語可以相應類似方式解釋。
實施例將關於特定內容進行描述，亦即金屬- 絕緣體-金屬(metal-insulator-metal,MiM)電容器以熔斷器保護。本揭示內容的態樣可施加在其他構造，例如多晶矽-絕緣體-多晶矽(polysilicon-insulator-polysilicon,PiP)電容器，或其他元件。
第1A圖說明根據一實施例之包含電容器22以 熔斷器24保護之晶片20。晶片20可為積體電路晶片(integrated circuit chip)、中介層(interposer)、形成在任何基板內且/或上的電路系統或其他類似物。於一些實施例中，晶片20可為系統晶片(System-On-Chip,SOC)之積體電路晶片且/或使用三維積體電路(three dimensional integrated circuit,3DIC)封裝之積體電路晶片。晶片20包含第一電能軌(power rail)26，例如VDD 電能軌，以及第二電能軌28，例如VCC或GND電能軌。第一電能軌與第二電能軌耦接與提供電源至電路系統30。電路系統30可為任何電路系統，例如邏輯電路系統(logic circuitry)、類比電路系統(analog circuitry)、記憶體電路系統(memory circuitry)或類似電路系統，並且可包含任何元件組合，例如被動元件如電容器、電感器或類似物，與主動元件例如電晶體(transistor)。電源32，例如位於晶片20外部，耦接於第一電能軌26與第二電能軌28之間。晶片20更包含串聯耦接的電容器22與熔斷器24，耦接於第一電能軌26與第二電能軌28之間。多個串聯耦接的電容器22a、22b、22c與22d(全體表示為電容器22)以及其各別的熔斷器24a、24b、24c與24d(全體表示為熔斷器24)耦接於第一電能軌26與第二電能軌28之間。電容器22可為金屬-絕緣體-金屬(MiM)電容器或其類似物。熔斷器24可為電熔斷器(electrical fuse)、電子熔斷器(e-fuse)或其類似物。
雖然舉例內容為單一電容器22與單一熔斷器 24串聯耦接於第一電能軌26與第二電能軌28之間，額外元件可被放入第一電能軌26與第二電能軌28之間且/或其他結構內。舉例而言，如同說明之熔斷器24鄰近第一電能軌26，而且電容器22鄰近第二電能軌28；然而，此方式可調換。再者，額外的電容器可與單一熔斷器串聯耦接。舉例而言，兩個電容器可與一個熔斷器串聯耦接，或者兩個電容器 可並聯耦接再與該熔斷器串聯耦接。再者，其他元件例如電阻器，可被放入第一電能軌26與第二電能軌28之間。
運作時，電源32理想上為穩定直流(DC)電 源，以提供固定電壓差於第一電能軌26與第二電能軌28之間。在此固定電壓差情況下，電容器22在第一電能軌26與第二電能軌28之間表現為開路(open circuit)。電容器22表現為開路情況下，沒有電流經過熔斷器24。
然而，如同較典型的情況，第一電能軌26與第 二電能軌28之間的電壓差在運作當中可能有些許變動(fluctuation)。舉例而言，第一電能軌26與第二電能軌28之間的電壓差可能有一些雜訊，由於晶片20內其他電路系統且/或由於電源32無法提供足夠穩定的電壓所造成，例如當電源32包含電源轉換器(power converter)時。當第一電能軌26與第二電能軌28之間的電壓差發生變動，電容器22可平滑化或者減緩變動以致於供給至電路系統30的電壓較為穩定。電容器22平滑化或者減緩變動的能力為一函數，至少部分地，以電容器22之組合電容值表示。一般而言，組合電容值越高，則電阻電容時間常數值(RC-time constant)越高，可容許較佳的平滑化或者減緩變動的能力。實施例中使用的並聯電容器22可以是任意數目個。並聯電容器22可能指電容器陣列(array)或者電容器組(bank)。
典型來說，第一電能軌26與第二電能軌28之間 電壓差的變動微小。微小變動的情況之下，少量的電流可能 流經熔斷器24至電容器22且/或來自電容器22。在此種運作當中，電流可能很小以致於對熔斷器24未造成影響，且熔斷器24對電容器22或平滑化或減緩變動未造成影響。
於一些實施例中，瑕疵(defect)可能發生在電容器22。如第1B圖所示，瑕疵40發生在電容器22a之中。瑕疵40可能源自於製造瑕疵(manufacturing defect)、材料分解(material breakdown)(例如介電層材料分解)、電壓差內的大尖峰信號(spike)(例如來自於靜電放電(ESD)事件)或其類似情形。瑕疵40可能導致電容器22a短路現象。短路現象可能造成大量電流以流經串聯耦接的熔斷器24a與電容器22a。此大量電流可造成熔斷器24a燒斷42，例如藉由源自於大電流流經電子熔斷器的熔絲元件的導電材料電遷移，以建立開路於串聯連接的電容器22a與熔斷器24a。因此，造成短路的其他形式瑕疵電容器22a可被有效從電路運作當中移除，透過將熔斷器24a熔斷。此種方式可容許晶片20維持運作，儘管電容器22a失去作用。如此一來可提高晶片20的總可靠度(overall reliability)。
第2圖說明本揭示內容實施例之可靠度增加的圖表。x軸為電壓，例如第一電能軌26與第二電能軌28之間電壓差，晶片崩潰發生在該電壓差，並且y軸為製造晶片樣本之累積失效百分比(cumulative failure percentage)。晶片樣本中每一者具有電容器總面積472cm2，以及測試在溫度125℃進行。當崩潰電壓小於1.2V，失效率(failure rate)大約0.1百分比。此情形被認為歸因於製造瑕疵 (manufacturing defect)。崩潰電壓由1V至3.9V，失效 率大致上維持穩定，例如大約0.1百分比。此情形可能表示晶片樣本在預期的運作電壓之下發生失效的數目並不顯著。
第3圖~第6圖說明本揭示內容實施例之熔斷器 之多種佈局圖案。熔斷器的圖案位於介電層50之中。材料的額外細節與形成流程將搭配圖式的細節說明如下。
第3圖說明介電層50中熔斷器的第一圖案。可 包含填滿導電材料的凹口的第一圖案包含實質矩形的接觸焊墊(contact pad)52與位於接觸焊墊52之間的實質矩形的熔絲元件54。熔絲元件54具有小寬度，熔絲元件54的長度對寬度的比值可大約介於2到50之間。為了維持熔斷電流並且不造成損壞，熔斷器的接觸焊墊52較佳地具有實質上大於熔絲元件54的寬度。實質矩形虛設部分(dummy portion)56形成在熔絲元件54的相反側，並且排列在接觸焊墊52之間。
第4圖說明介電層50當中熔斷器的第二圖案。 第二圖案類似於第3圖中的第一圖案，除了第3圖的虛設部分56在第4圖當中分別整合入接觸焊墊58。
第5圖說明介電層50當中熔斷器的第三圖案。 第三圖案類似於第3圖中的第一圖案，除了接觸焊墊60往熔斷器54方向呈現錐狀逐漸變細，以及虛設部分62對於接觸焊墊60的適應性修改。
第6圖說明介電層50當中熔斷器的第四圖案。 第四圖案類似於第3圖中的第一圖案，除了第3圖的虛設部 分56修改為虛設部分64，其包含沿著接觸焊墊52延伸熔斷器圖案長度的額外部分。
第3圖至第6圖的熔斷器圖案僅為舉例說明，也 可能使用其他熔斷器圖案。此外，熔斷器圖案的進一步細節揭示在美國專利公開號：2008/0217735(申請案號：11/716,206)之中，藉以於此一併作為整體性的參考。
第7圖至第11圖說明本揭示內容實施例之晶片 形成步驟之截面。第7圖說明起始結構包含基板(substrate)70與上覆的介電層(dielectric layer)72。基板70可包含半導體基板，其上方可形成元件，例如電路系統30之主動且/或被動元件。半導體基板可以是單結晶(single crystalline)或化合物(compound)半導體基板。其他薄膜層例如接觸蝕刻停止層(contact etch stop layer)、中間介電層(inter-layer dielectric)、金屬間介電層(inter-metal dielectric)亦可能包含於基板70。介電層72可能是金屬間介電層，並且可能以低介電常數物質(low-K dielectric)材料形成，例如氧化矽(silicon oxide)、四乙基矽氧烷(tetraethyl orthosilicate,TEOS)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟矽玻璃(fluorinated silicate glass,FSG)、碳氧化矽(SiOxCy)、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳化矽(silicon carbon)材料、其組合物或類似物，並且透過任何適當方法形成，例 如化學氣相沉積(chemical vapor deposition,CVD)、電漿促進化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、旋轉塗佈(spinning)、其類似方法或其組合。
為了形成熔斷器74，蝕刻一凹口圖案進入到介 電層72。凹口圖案可以是任何可接受的圖案，可接受的圖案舉例如第3圖至第6圖所示。蝕刻製程可能是任何可接受的製程，可包含形成並圖案化一層光阻(photoresist)於介電層72之上，以非等向性蝕刻法(anisotropic etch)進行蝕刻，例如反應離子蝕刻(reactive ion etch,RIE)、緩衝氧化矽蝕刻劑(buffered oxide etch,BOE)或其類似方法，以轉移光阻圖案至介電層72，並以適當的電漿清洗(ashing)且/或溶解塗層(stripping)製程移除光阻。
將導電性材料填入凹口圖案，導電型材料可包 含銅(copper)、銅合金(copper alloy)、鋁(aluminum)、鎢(tungsten)、銀(silver)與其類似物。擴散阻隔層(diffusion barrier layer，此處未繪示)可形成在凹口圖案內。晶種層(seed layer)可利用無電式電鍍(electroless plating)形成在擴散阻隔層之上，並接著可利用電鍍填滿凹口圖案。在填滿之後，導電性材料的頂層表面可能比介電層72的頂層表面高。任何多餘的導電性材料可經由化學機械研磨製程(chemical mechanical polish,CMP)予以移除，餘留的導電性材料形成熔斷器74。此製程可涉及金屬鑲嵌(damascene)製程。此製程可以理解到的是熔斷 器74可與導電性接線且/或焊墊同時形成在相同的金屬化層(metallization layer)。
第8圖說明蝕刻停止層76、底電極層78、電容 介電層80與頂電極層82依序形成在介電層72上方。蝕刻停止層76沉積於介電層72之上，並且可由氮化矽(silicon nitride,SiN)、矽碳氮化物(silicon carbon nitride,SiCN)、矽碳氧化物(silicon carbon oxide,SiCO)、氮化碳(carbon nitride,CN)、其組合物或類似物形成，以CVD、PECVD、其類似方法或其組合沉積而成。形成蝕刻停止層76的介電材料具有與鄰近層不同的蝕刻選擇性(etch selectivity)，例如下方的薄膜層與上覆的薄膜層。 底電極層78沉積於蝕刻停止層76之上。電容介電層80沉積在底電極層78上方，電容介電層80可包含介電物質例如二氧化矽(SiO2)、氮化矽(Si3N4)、高介電常數物質(high-K dielectric)如三氧化二鋁(Al2O3)、鉿矽酸鹽(hafnium silicates,HfSiON)、五氧化二鉭(Ta2O5)、二氧化鋯(zirconium oxide,ZrO2)、二氧化鉿(HfO2)、二氧化鈦(titanium oxide,TiO2)、鈦酸鋇鍶氧化物(bariumstrontium titanate oxide,BST)、鈦酸鍶氧化物(strontium titanate oxide,STO)、其類似物或其組合物，透過PECVD、原子層沉積(atomic layer deposition,ALD)、類似方法或其組合沉積而成。頂電極層82沉積於電容介電層80之上。頂電極層82與底電極層78可包含氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、 釕(Ru)、銥(Ir)與鉑(Pt)、銅(Cu)、銅合金(Cu alloy)、鋁(Al)、鋁合金(Al alloy)、其組合物或任何其他合適的材料，透過物理氣相沉積(physical vapor deposition,PVD)、CVD、銅電鍍(electrical copper plating,ECP)、其類似方法或其組合沉積而成。
第9圖中，頂電極層82、電容介電層80與底電 極層78經圖案化而形成MiM電容器的頂電極90、電容介電質88與底電極86。圖案化可藉由一或多個任何可接受的蝕刻製程形成。舉例而言，第一蝕刻製程可包含形成與圖形化一層光阻於頂電極層82之上，以非等向性蝕刻法進行蝕刻，例如RIE、BOE或其類似方法，以轉移光阻的圖案至頂電極層82與電容介電層80，並以適當的電漿清洗且/或溶解塗層製程移除光阻。此外，第二蝕刻製程可包含形成與圖形化一層光阻於底電極層78之上，以非等向性蝕刻法進行蝕刻，例如RIE、BOE或其類似方法，以轉移光阻的圖案至底電極層78，並以適當的電漿清洗且/或溶解塗層製程移除光阻。雖然未在舉例內容說明，另一蝕刻停止層可形成在MiM電容器上方。
第10圖中，另一介電層92形成在MiM電容器與 蝕刻停止層76上方。介電層92可能是金屬間介電層，並且可能以低介電常數物質材料形成，例如氧化矽、TEOS、PSG、BPSG、FSG、SiOxCy、旋轉塗佈玻璃、旋轉塗佈聚合物、碳化矽、其化合物、其合成物(composite)、其 組合物或其類似物，以適當方法形成，例如CVD、PECVD、旋轉塗佈、其類似方法或其組合。
內連線(interconnect)結構形成於介電層92內，以使MiM電容器與熔斷器74互連，如同圖1相關內容。舉例而言，金屬鑲嵌(damascene)製程例如上述第7圖相關內容可用以形成介電層92內的導電性接線102、104與106以及層間連接點(via)94、96、98與100。導電性連線106可以是第一電能軌26的至少一部分。層間連接點100直接耦接導電性連線106至熔斷器74的接觸焊墊(例如第3圖之接觸焊墊52)。導電性連線104與層間連接點96及98串聯耦接熔斷器74與MiM電容器。層間連接點98直接耦接導電性連線104至熔斷器74的另一接觸焊墊(例如第3圖之接觸焊墊52)。層間連接點96直接耦接導電性連線104至MiM電容器的底電極86。導電性連線102可以是第二電能軌28的至少一部分。層間連接點94直接耦接導電性連線102至MiM電容器的頂電極90。
於一實施例，多個MiM電容器與熔斷器74形成在介電層72與92中。舉例而言，可能存在多個實例關於熔斷器74透過介電層72與92內的導電性連線104與層間連接點96與98串聯連接至MiM電容器，並且這些實例可以透過導電性連線102、106與多個各別的層間連接點94、100一同並聯耦接。
於另一實施例，如第11圖所示，多個MiM電容器與熔斷器74可以堆疊越過多層介電層，例如透過重複此 處討論的步驟。於此類型實施例中，額外的層間連接點與接觸焊墊可形成於介電層中，例如介電層172以並聯耦接MiM電容器與熔斷器74。於其他實施例中，多個MiM電容器與熔斷器74可以堆疊越過兩層介電層，例如第10圖中的介電層72與92，結合一或多個實例關於一MiM電容器與一熔斷器74位於兩層介電層內，例如第11圖中的介電層172與192。
雖然未在第7圖至第11圖中以空間方式說明，導電性連線102與106可能電性耦接至電路系統，例如基板70內部，及透過多種介電層中其他內連線結構以電性耦接至通往電源的外部連接器，發明所屬領域通常知識者應可瞭解到如何實施此種結構。
一實施例為一種具有熔斷器保護之電路，電路包含主動電路系統、第一電容器、第一熔斷器、第二電容器與第二熔斷器。主動電路系統具有第一電能節點與第二電能節點。第一電容器串聯耦接第一熔斷器，以形成第一組件。第二電容器串聯耦接第二熔斷器，以形成第二組件。第一組件與第二組件相互並聯耦接於第一電能節點與第二電能節點之間。
另一實施例為一種具有熔斷器保護之電路，電路包含多個電容器之一個陣列、多個熔斷器與主動電路系統。電容器中每一者串聯耦接至該些熔斷器的至少一者。各別串聯耦接之熔斷器與電容器耦接於第一電能軌與第二電 能軌之間。主動電路系統耦接於第一電能軌與第二電能軌之間。
又一實施例為一種電路保護之方法，方法包含提供一種電路，其包含主動電路系統與電容器組並聯耦接於第一電能軌與第二電能軌之間。電容器組包含複數個組件，而且該些組件中每一者包含熔斷器串聯耦接至電容器。熔斷該些組件中至少一者之熔斷器。
本揭示內容已以實施方式揭露如上，以致於發明所屬領域熟習此技藝者可更佳瞭解本揭示內容之態樣。發明所屬領域熟習此技藝者應瞭解到可利用本揭示內容作為基礎進行設計或修改其他製程與結構以實現與揭示實施例相同目的且/或達到與揭示實施例相同優點。發明所屬領域熟習此技藝者也應理解到在不脫離本揭示內容之精神和範圍內，當可作各種之更動、置換與潤飾，因此本發明之保護範圍當視申請專利範圍所界定者為準。
20‧‧‧晶片
22a~22d‧‧‧電容器
24a~24d‧‧‧熔斷器
26‧‧‧第一電能軌
28‧‧‧第二電能軌
30‧‧‧電路系統
32‧‧‧電源

Claims (10)

  1. 一種具有熔斷器保護之電路，包含：一主動電路系統，包含一第一電能節點(power node)與一第二電能節點；一第一電容器與一第一熔斷器，該第一電容器串聯耦接該第一熔斷器，以形成一第一組件；以及一第二電容器與一第二熔斷器，該第二電容器串聯耦接該第二熔斷器，以形成一第二組件，該第一組件與該第二組件相互並聯耦接於該第一電能節點與該第二電能節點之間，該第一熔斷器位於一第一介電層內，該第一電容器位於該第一介電層上方之一第二介電層內，該第二熔斷器位於該第二介電層上方之一第三介電層內，該第二電容器位於該第三介電層上方之一第四介電層內。
  2. 如請求項1所述之電路，其中該第一熔斷器與該第二熔斷器分別為一電熔斷器；該第一電容器與該第二電容器分別為一金屬-絕緣體-金屬(metal-insulator-metal)電容器；該主動電路系統為一系統晶片(System-On-Chip)之至少一部份。
  3. 如請求項1所述之電路，更包含：一電源供應器，耦接於該第一電能節點與該第二電能節點之間； 其中該主動電路系統為一三維積體電路(three dimensional integrated circuit)之至少一部份。
  4. 一種具有熔斷器保護之電路，包含：複數個電容器之一陣列；複數個熔斷器，該些電容器中每一者串聯耦接至該些熔斷器的至少一者，各別串聯耦接之該些熔斷器與該些電容器耦接於一第一電能軌(power rail)與一第二電能軌之間，該些熔斷器與該些電容器形成於複數個交替的介電層內；以及一主動電路系統，耦接於該第一電能軌與該第二電能軌之間。
  5. 如請求項4所述之電路，其中該些熔斷器分別為一電熔斷器；該些電容器分別為一金屬-絕緣體-金屬(rmetal-insulator-rmetal)電容器；該主動電路系統為一系統晶片(System-On-Chip)之至少一部份。
  6. 如請求項4所述之電路，更包含：一電源供應器，耦接於該第一電能軌與該第二電能軌之間；其中該主動電路系統為一三維積體電路(three dimensional integrated circuit)之至少一部份。
  7. 一種電路保護之方法，包含： 提供一電路，包含一主動電路系統與一電容器組(capacitor bank)並聯耦接於一第一電能軌(power rail)與一第二電能軌之間，該電容器組包含複數個組件，該些組件中每一者包含一熔斷器串聯耦接至一電容器，該些組件之一第一組件包含位於一第一介電層內之一第一電容器，該些組件之一第二組件包含位於一第二介電層內之一第二電容器，該第二介電層位於該第一介電層之上，該第一電容器之頂電極利用一導電性層間連接點(via)耦接至該第二電容器之頂電極；以及熔斷該些組件中至少一者之該熔斷器。
  8. 如請求項7所述之方法，其中熔斷該熔斷器包含該熔斷器之一熔絲元件之一材料電遷移(electromigration)；當該些組件中該至少一者之該電容器發生一瑕疵導致短路時，熔斷該熔斷器；當熔斷該熔斷器之後，該主動電路系統維持運作。
  9. 如請求項7所述之方法，更包含：利用該電容器組減緩該第一電能軌與該第二電能軌之間的一電壓差；以及耦接一電源供應器於該第一電能軌與該第二電能軌之間。
  10. 如請求項7所述之方法，其中該些組件之該些電容器分別為一金屬-絕緣體-金屬 (metal-insulator-metal)電容器；該些組件之該些熔斷器分別為一電熔斷器。
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