CN104810148B - 具有熔丝保护的电容器 - Google Patents

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Abstract

本发明提供了一种具有熔丝保护件的电容器。实施例是电路。该电路包括有源电路、第一电容器、第一熔丝、第二电容器和第二熔丝。有源电路具有第一电源节点和第二电源节点。第一电容器串联连接至第一熔丝以形成第一部分。第二电容器串联连接至第二熔丝以形成第二部分。第一部分和第二部分并联连接在一起并且并联连接在第一电源节点和第二电源节点之间。

Description

具有熔丝保护的电容器
优先权要求和交叉引用
本申请要求于2014年1月29日提交的标题为“MiM Capacitors with E-FuseProtection”的第61/933,182号美国临时申请的优先权和权益，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及具有熔丝保护的电容器，及其制造方法。
背景技术
半导体器件用于很多电子器件中，诸如计算机、手机等等。半导体器件包括集成电路，通过以下步骤在半导体晶圆上形成该集成电路：在半导体晶圆上方沉积多种薄膜材料并图案化薄膜材料以形成集成电路。集成电路通常包括场效应晶体管(FET)。
当制造这些器件时，半导体器件的可靠性通常是个大问题。随着密度的不断增大以及现代半导体处理所要求的占位面积不断降低，可靠性面临越来越大的问题。例如，由于导致覆盖问题的器件(诸如晶体管)之间的小间距引起或用于器件的薄膜的击穿会产生可靠性问题。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种电路，包括：有源电路，具有第一电源节点和第二电源节点；第一电容器和第一熔丝，所述第一电容器串联连接至所述第一熔丝以形成第一部分；以及第二电容器和第二熔丝，所述第二电容器串联连接至所述第二熔丝以形成第二部分，所述第一部分和所述第二部分并联连接在一起并且并联连接在所述第一电源节点和所述第二电源节点之间。
在该电路中，所述第一熔丝和所述第二熔丝中的每个均为电熔丝。
在该电路中，所述第一电容器和所述第二电容器中的每个均为金属-绝缘体-金属(MiM)电容器。
在该电路中，所述有源电路是片上系统(SOC)的至少一部分。
在该电路中，所述有源电路是三维集成电路(3D IC)的至少一部分。
该电路进一步包括连接在所述第一电源节点和所述第二电源节点之间的电源。
根据本发明的另一方面，提供了一种电路，包括：电容器的阵列；熔丝，所述电容器中的每个都与所述熔丝的至少一个串联连接，相应的串联连接的所述熔丝和所述电容器连接在第一电源线和第二电源线之间；以及有源电路，连接在所述第一电源线和所述第二电源线之间。
在该电路中，每个熔丝均为电熔丝。
在该电路中，每个电容器均为金属-绝缘体-金属(MiM)电容器。
在该电路中，所述有源电路是片上系统(SOC)的至少一部分。
在该电路中，所述有源电路是三维集成电路(3D IC)的至少一部分。
该电路进一步包括连接在所述第一电源线和所述第二电源线之间的电源。
根据本发明的又一方面，提供了一种方法，包括：提供电路，所述电路包括与第一电源线和第二电源线之间的电容器组并联连接的有源电路，所述电容器组包括多个部分，所述多个部分中的每个部分均包括串联连接的电容器和熔丝；以及使所述多个部分的至少一个部分中的所述熔丝熔断。
在该方法中，使所述熔丝熔断包括所述熔丝的熔丝元件的材料的电迁移。
在该方法中，当使所述多个部分的至少一个部分中的所述电容器短路的缺陷发生时，所述熔丝的熔断。
该方法进一步包括使用所述电容器组抑制所述第一电源线和所述第二电源线之间的电压差。
在该方法中，所述多个部分中的每个电容器均为金属-绝缘体-金属(MiM)电容器。
在该方法中，所述多个部分中的每个熔丝均为电熔丝。
该方法进一步包括将电源连接在所述第一电源线和所述第二电源线之间。
在该方法中，在使所述熔丝熔断之后，所述有源电路保持运行。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的包括由熔丝保护的电容器的芯片。
图1B是根据一些实施例的图1A的芯片，其中，电容器具有缺陷。
图2是根据一些实施例示出可靠性的提高的曲线图。
图3至图6是根据一些实施例的可以使用的熔丝的各种布局图案。
图7至图10是根据一些实施例的形成芯片的步骤的截面图。
图11是根据一些实施例的芯片的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，方法实施例可能以特定顺序实施而进行讨论；然而，其他实施例考虑以任何逻辑顺序实施这些步骤。
而且，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间相对描述符可以同样地作出相应的解释。
将关于特定上下文描述实施例，即，用于金属-绝缘体-金属(MiM)电容器的熔丝保护件。本发明的各方面可以应用于其他配置，诸如多晶硅-绝缘体-多晶硅(PiP)电容器或其他器件。
图1A示出了根据实施例的包括由熔丝24保护的电容器22的芯片20。芯片20可以是集成电路芯片、中介层、在其中和/或上可以形成有电路的任何衬底等。在一些实施例中，芯片20可以是在三维集成电路(3D IC)封装件中使用的片上系统(SOC)集成电路芯片和/或集成电路芯片。芯片20包括诸如VDD电源线的第一电源线26和诸如VCC或GND电源线的第二电源线28。第一电源线26和第二电源线28连接至电路30并且向电路30供电。电路30可以是诸如逻辑电路、模拟电路、存储电路等的任何电路，并且可以包括诸如无源器件(如电容器、电感器等)和有源器件(诸如晶体管)的任何器件组合。诸如在芯片20外部的电源32连接在第一电源线26和第二电源线28之间。芯片20还包括连接在第一电源线26和第二电源线28之间的串联连接的电容器22和熔丝24。电容器22a、22b、22c和22d(共同地为“电容器22”)与熔丝24a、24b、24c和24d(共同地为“熔丝24”)中的多组串联连接的电容器和熔丝分别并联连接在第一电源线26和第二电源线28之间。电容器22可以是金属-绝缘体-金属(MiM)电容器等。熔丝24可以是电力熔丝或电熔丝等。
虽然示出为单个电容器22和单个熔丝24串联连接在第一电源线26和第二电源线28之间，但是额外的部件可以介于第一电源线26和第二电源线28之间和/或为其他配置。例如，如图所示，熔丝24接近第一电源线26，而电容器22接近第二电源线28；然而，这可以转换。而且，额外的电容器可以与单个熔丝串联连接。例如，两个电容器和一个熔丝可以串联连接，或者两个电容器可以并联连接在一起然后与熔丝串联。而且，诸如电阻器的其他部件可以介于第一电源线26和第二电源线28之间。
在操作中，电源32理想地为稳定的直流(DC)电源以在第一电源线26和第二电源线28之间提供恒定的电压差。由于该恒定的电压差，电容器22将表现为第一电源线26和第二电源线28之间的开路。由于电容器22表现为开路，没有电流流过熔丝24。
然而，更典型的，第一电源线26和第二电源线28之间的电压差在操作期间可能具有一些波动。例如，由于芯片20中的其他电路和/或由于不能提供足够稳定的电压的电源32(诸如当电源32包括电源转换器时)，第一电源线26和第二电源线28之间的电压差可能具有一些噪声。当在第一电源线26和第二电源线28之间出现电压差的波动时，电容器22可以消除或抑制波动，从而使得供给电路30的电压更加稳定。电容器22的消除或抑制波动的能力至少部分地为电容器22的组合电容值的函数。通常，组合电容值越高，RC时间常数越高，从而可以具有更好的消除或抑制波动的能力。实施例预期可以使用任何数量的并联电容器22。并联电容器22可以称为电容器的阵列或电容器组。
通常地，第一电源线26和第二电源线28之间的电压差的波动较小。由于小的波动，少量的电流流过熔丝24到达电容器22和/或从电容器22流过熔丝24。在该操作中，电流可能如此小，以致对熔丝24没有影响，而熔丝24对电容器22或者消除或抑制波动没有影响。
在一些情况下，在电容器22中可能出现缺陷。如图1B所示，缺陷40出现在电容器22a中。缺陷40可以由制造缺陷、材料击穿(诸如介电材料击穿)、电压差的较大峰值(诸如，由静电放电(ESD)事件所引起的)等造成。缺陷40可以导致电容器22a的短路。该短路会导致大量的电流流过串联连接的熔丝24a和电容器22a。该大量的电流可以使熔丝24熔断(blown)42，诸如通过由流过电熔丝的熔丝元件的大电流所造成的导电材料的电迁移，以产生开路，其中，串联连接的电容器22a和熔丝24a为开路。因此，通过熔断熔丝24a的电路的操作来有效地去除会导致短路的另外的有缺陷的电容器22a。不管电容器22a的操作的损耗如何，这可以允许芯片20保持功能。这可以增大芯片20的整体可靠性。
图2是示出实施例的可靠性的增大的曲线图。x轴是电压，诸如发生芯片击穿的第一电源线26和第二电源线28之间的电压差，而y轴是制造的芯片样本的累积故障百分比。每个芯片样本的电容器的总面积均为472cm2，并且在125℃的温度下进行测试。在小于1.2V的击穿电压下，故障率为约0.1％。这被认为属于制造缺陷。击穿电压在1V至3.9V的范围内时，故障率几乎保持稳定，诸如约0.1％。这可以显示出，贯穿样本的预期运行电压，芯片样本发生故障的数量微不足道。
图3至图6示出了在一些实施例中可以使用的熔丝的各种布局图案。熔丝的图案位于介电层50中。下面关于附图更详细地讨论材料和形成工艺的额外的细节。
图3示出了介电层50中的熔丝的第一图案。第一图案可以包括填充有导电材料的凹槽，并且该第一图案包括大致矩形的接触焊盘52和介于接触焊盘52之间的大致矩形的熔丝元件54。熔丝元件54具有小的宽度。熔丝元件54的长度与熔丝元件54的宽度的比率可以介于约2和约50之间。为了使熔断电流不引起损坏，优选地，熔丝的接触焊盘52的宽度比熔丝元件54的宽度大得多。大致矩形的伪部件56形成在熔丝元件54的相对两上并且设置在接触焊盘52之间。
图4是介电层50中的熔丝的第二图案。除了图3的伪部件56集成到图4中的相应的接触焊盘58中之外，该第二图案类似于图3中的第一图案。
图5是介电层50中的熔丝的第三图案。除了接触焊盘60朝向熔丝元件54逐渐变细而伪部件62更改为适应接触焊盘60的逐渐变细之外，该第三图案类似于图3中的第一图案。
图6是介电层50中的熔丝的第四图案。除了图3的伪部件56更改为伪部件64之外，该第四图案类似于图3中的第一图案，其中，伪部件64包括的额外部分沿着接触焊盘52延长熔丝图案的长度。
图3至图6中示出的熔丝图案仅示出为实例。可以使用其他熔丝图案。此外，在第2008/0217735号(序列号为11/716,206)美国专利公告中讨论了图3至图6中所示出熔丝图案的进一步的具体细节，其全部内容结合于此作为参考。
图7至图11示出了根据一些实施例的形成芯片的步骤的截面图。图7示出了初始结构，其包括衬底70和上面的介电层72。衬底70可以包括半导体衬底，在该半导体衬底上可以形成器件，诸如电路30的有源和/或无源器件。半导体衬底可以是单晶或化合物半导体衬底。诸如接触蚀刻停止层、层间电介质和金属间电介质的其他层也可以包括在衬底70中。介电层72可以是金属间介电层，并且该介电层可以由低K介电材料(诸如氧化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的组合等)形成，通过任何合适的方法(诸如通过化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、旋涂等或它们的组合)形成该介电层72。
在介电层72内蚀刻用于形成熔丝74的凹进的图案。凹进的图案可以是任何可接受的图案，其中，图3至图6中提供了该图案的实例。蚀刻工艺可以是任何可接受的工艺。蚀刻工艺可以包括在介电层72上方形成并且图案化光刻胶，用诸如反应离子蚀刻(RIE)、缓冲氧化物蚀刻(BOE)等的各向异性蚀刻进行蚀刻，以将光刻胶的图案转印至介电层72，以及用适当的灰化和/或剥离工艺去除光刻胶。
将导电材料填充至凹进的图案。导电材料可以包括铜、铜合金、铝、钨、银等。在凹进的图案中可以形成扩散阻挡层(未示出)。可以使用化学镀在扩散阻挡层上形成晶种层，然后可以使用电镀填充凹进的图案。在填充之后，导电材料的顶面可以高于介电层72的顶面。可以通过化学机械抛光(CMP)工艺去除任何多余的导电材料。剩余的导电材料形成熔丝74。该工艺也可以称为镶嵌工艺。应该理解，可以与在相同的金属化层中形成导线和/或焊盘的同时形成该熔丝74。
图8示出了依次形成在介电层72上的蚀刻停止层76、底部电极层78、电容器介电层80和顶部电极层82。蚀刻停止层76沉积在介电层72上并且可以由氮化硅(SiN)、氮化硅碳(SiCN)、氧化硅碳(SiCO)、氮化碳(CN)、它们的组合等形成，通过CVD、PECVD等或它们的组合来沉积蚀刻停止层76。形成蚀刻停止层76的介电材料具有与邻近的层(例如，下面的层和上面的层)不同的蚀刻选择性。底部电极层78沉积在蚀刻停止层76上。电容器介电层80沉积在底部电极层78上方。电容器介电层80可以包括通过PECVD、原子层沉积(ALD)等或它们的组合所沉积的电介质，诸如二氧化硅(SiO2)、氮化硅(Si3N4)、高k电介质(诸如氧化铝(Al2O3)、硅酸铪(HfSiON)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钛(TiO2)、钛酸锶钡氧化物(BST)、钛酸锶氧化物(STO))等或它们的组合。顶部电极层82沉积在电容器介电层80上。顶部电极层82和底部电极层78可以包括通过物理汽相沉积(PVD)、CVD、电镀铜(ECP)等或它们的组合所沉积的氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、铂(Pt)、铜(Cu)、Cu合金、铝(Al)、Al合金、它们的组合或任何其他合适的材料。
在图9中，图案化顶部电极层82、电容器介电层80和底部电极层78以形成MiM电容器的顶部电极90、电容器电介质88和底部电极86。可以使用任何可接受的蚀刻工艺形成图案。例如，第一蚀刻工艺可以包括在顶部电极层82上方形成并且图案化光刻胶，用诸如RIE、BOE等的各向异性蚀刻进行蚀刻，以将光刻胶的图案转印至顶部电极层82和电容器介电层80，以及用适当的灰化和/或剥离工艺去除光刻胶。而且，第二蚀刻工艺可以包括在底部电极层78上方形成并且图案化光刻胶，用诸如RIE、BOE等的各向异性蚀刻进行蚀刻，以将光刻胶的图案转印至底部电极层78，以及用适当的灰化和/或剥离工艺去除光刻胶。虽然未示出，但是可以在MiM电容器上方形成另一蚀刻停止层。
在图10中，在MiM电容器和蚀刻停止层76上方形成另一介电层92。介电层92可以是金属间介电层并且可以由低K介电材料(诸如氧化硅、TEOS、PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等)形成，通过任何合适的方法(诸如CVD、PECVD、旋涂等或它们的组合)形成介电层92。
在介电层92中形成互连结构，以如关于图1所讨论的，互连MiM电容器和熔丝74。例如，诸如以上关于图7所讨论的镶嵌工艺可以用于在介电层92中形成导线102、104和106以及通孔94、96、98和100。导线106可以是第一电源线26的至少一部分。通孔100将导线106直接连接至熔丝74的接触焊盘(诸如图3的接触焊盘52)。导线104和通孔96和98串联连接熔丝74和MiM电容器。通孔98将导线104直接连接至熔丝74的另一接触焊盘(诸如图3的接触焊盘52)。通孔96将导线104直接连接至MiM电容器的底部电极86。导线102可以是第二电源线28的至少一部分。通孔94将导线102直接连接至MiM电容器的顶部电极90。
在实施例中，多个MiM电容器和熔丝74形成在介电层72和92中。例如，可能存在熔丝74通过介电层72和92中的导线104和通孔96和98串联连接至MiM电容器的多个实例(instance)，并且这些多个实例可以通过导线102和106与多个相应的通孔94和100并联连接在一起。
在另一实施例中，如图11所示，诸如通过重复本文中所讨论的步骤可以在多个介电层上堆叠多个MiM电容器和熔丝74。在这样的实施例中，在诸如介电层172的介电层中可以形成额外的通孔和接触焊盘，以并联连接MiM电容器和熔丝74。在其他实施例中，多个MiM电容器和熔丝74可以形成在两个介电层(例如，如图10中所讨论的介电层72和92)上，其结合位于其他两个介电层(例如，图11中的介电层172和192)中的MiM电容器和熔丝74的一个或多个实例。
虽然在图7至图11中未特别示出，但是导线102和106可以通过各个介电层中的其他互连结构电连接至诸如衬底70中的电路和到达电源的外部连接器。本领域的一般技术人员将容易理解可以实现怎样这些结构。
一个实施例是一种电路。该电路包括有源电路、第一电容器、第一熔丝、第二电容器和第二熔丝。有源电路具有第一电源节点和第二电源节点。第一电容器串联连接至第一熔丝以形成第一部分。第二电容器串联连接至第二熔丝以形成第二部分。第一部分和第二部分并联连接在一起并且并联连接在第一电源节点和第二电源节点之间。
另一实施例是一种电路。该电路包括电容器的阵列、熔丝和有源电路。每个电容器都与熔丝的至少一个串联连接。相应的串联连接的熔丝和电容器连接在第一电源线和第二电源线之间。有源电路连接在第一电源线和第二电源线之间。
又一实施例是一种方法。该方法包括提供电路，该电路包括与第一电源线和第二电源线之间的电容器组并联连接的有源电路。电容器组包括多个部分，并且多个部分中的每个均包括串联连接至电容器的熔丝。多个部分的至少一个的熔丝熔断。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
有源电路，具有第一电源节点和第二电源节点；
第一电容器和第一熔丝，所述第一熔丝位于第一介电层中并且所述第一电容器位于所述第一介电层上方的第二介电层中，所述第一电容器串联连接至所述第一熔丝以形成第一部分；以及
第二电容器和第二熔丝，所述第二熔丝位于所述第二介电层上方的第三介电层中并且所述第二电容器位于所述第三介电层上方的第四介电层中，所述第二电容器串联连接至所述第二熔丝以形成第二部分，所述第一部分和所述第二部分使用导线和相应的通孔并联连接在一起并且并联连接在所述第一电源节点和所述第二电源节点之间。
2.根据权利要求1所述的集成电路，其中，所述第一熔丝和所述第二熔丝中的每个均为电熔丝。
3.根据权利要求1所述的集成电路，其中，所述第一电容器和所述第二电容器中的每个均为金属-绝缘体-金属(MiM)电容器。
4.根据权利要求1所述的集成电路，其中，所述有源电路是片上系统(SOC)的至少一部分。
5.根据权利要求1所述的集成电路，其中，所述有源电路是三维集成电路(3D IC)的至少一部分。
6.根据权利要求1所述的集成电路，进一步包括连接在所述第一电源节点和所述第二电源节点之间的电源。
7.一种集成电路，包括：
电容器的阵列，形成在第一介电层中；
熔丝，形成在位于所述第一介电层下方的第二介电层中，所述电容器的阵列中的每个电容器都通过导线和相应通孔与所述熔丝的至少一个串联连接，相应的串联连接的所述熔丝和所述电容器连接在第一电源线和第二电源线之间；以及
有源电路，连接在所述第一电源线和所述第二电源线之间。
8.根据权利要求7所述的集成电路，其中，每个熔丝均为电熔丝。
9.根据权利要求7所述的集成电路，其中，每个电容器均为金属-绝缘体-金属(MiM)电容器。
10.根据权利要求7所述的集成电路，其中，所述有源电路是片上系统(SOC)的至少一部分。
11.根据权利要求7所述的集成电路，其中，所述有源电路是三维集成电路(3D IC)的至少一部分。
12.根据权利要求7所述的集成电路，进一步包括连接在所述第一电源线和所述第二电源线之间的电源。
13.一种制造集成电路的方法，包括：
提供电路，所述电路包括与第一电源线和第二电源线之间的电容器组并联连接的有源电路，所述电容器组包括多个部分，所述多个部分中的每个部分均包括串联连接的电容器和熔丝，所述多个部分中的第一部分包括位于第一介电层中的第一熔丝和位于第二介电层中的第一电容器，所述多个部分中的第二部分包括位于第三介电层中的第二熔丝和位于第四介电层中的第二电容器，所述第二介电层位于所述第一介电层上方，所述第三介电层位于所述第二介电层上方，以及所述第四介电层位于所述第三介电层上方；以及
使所述多个部分的至少一个部分中的所述熔丝熔断。
14.根据权利要求13所述的制造集成电路的方法，其中，使所述熔丝熔断包括所述熔丝的熔丝元件的材料的电迁移。
15.根据权利要求13所述的制造集成电路的方法，其中，当使所述多个部分的至少一个部分中的所述电容器短路的缺陷发生时，所述熔丝的熔断。
16.根据权利要求13所述的制造集成电路的方法，进一步包括使用所述电容器组抑制所述第一电源线和所述第二电源线之间的电压差。
17.根据权利要求13所述的制造集成电路的方法，其中，所述多个部分中的每个电容器均为金属-绝缘体-金属(MiM)电容器。
18.根据权利要求13所述的制造集成电路的方法，其中，所述多个部分中的每个熔丝均为电熔丝。
19.根据权利要求13所述的制造集成电路的方法，进一步包括将电源连接在所述第一电源线和所述第二电源线之间。
20.根据权利要求13所述的制造集成电路的方法，其中，在使所述熔丝熔断之后，所述有源电路保持运行。
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