CN101261979A - 集成电路结构 - Google Patents

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Abstract

一种集成电路结构，包括一半导体底材、一介电层、一金属熔丝、一无功能样品图案及一金属线。该介电层成形于该半导体底材上。该金属熔丝成形于该介电层中。该无功能样品图案邻接于该金属熔丝。该金属线成形于该介电层中。该金属熔丝的厚度小于该金属线的厚度。

Description

集成电路结构
技术领域
本发明涉及一种集成电路结构，特别涉及一种电熔丝及其制造方法。
背景技术
在半导体工业中，熔丝元件可根据多种用途而广泛地被使用于集成电路中，例如，改善产量或定制通用集成电路(generic integrated circuits)等。举例来说，通过以复制或备份电路(duplicate or redundant circuits)来取代一芯片上的缺陷电路，产量即可大幅增加。以激光束所分开的熔丝可被称为激光熔丝，而通过一电流或烧断所分开的熔丝则可被称为电熔丝(e-Fuse)。通过选择性地烧断位于一集成电路(可具有多种潜在用途)内的熔丝，一通用集成电路设计即可以经济的方式被制造及适用于多种客户用途。
传统上，熔丝是合并于集成电路设计中。举例来说，通过足够大小的一电流来引起电致迁移(electro-migration)或熔化，熔丝即可选择性地被烧断，因而会产生一高电阻路径或断路(open circuit)。比用来完全烧断一熔丝的电流还弱的一电流能被施加于该熔丝，以使该熔丝退化，因而可通过该熔丝增加一电阻。此选择性地烧断或使熔丝退化的过程通常是被称为编制程序(programming)。
图1为显示一公知电熔丝的立体示意图，其包括一金属线(或也可称为熔丝元件)2及两个接触垫4，熔丝元件2连接于两个接触垫4。接触垫4的宽度远大于熔丝元件2的宽度。熔丝元件2及接触垫4成形于多个金属化层之一中。每一个接触垫4可以通过多个通路(未显示)而连接于位于上方的金属化层中的金属线。多个通路的总截面积与接触垫4的截面积实质上大于熔丝元件2的截面积。因此，当施加一烧断电流时，熔丝元件2所具有的电流密度会比通路与接触垫4所具有的电流密度大，故熔丝元件2会被烧断。
为了以可靠的方式烧断熔丝，熔丝元件2最好具有一较小的截面积，如此一来，其个别电流密度即会较高(焦耳效应)。熔丝元件2的截面积可通过降低宽度W及/或厚度T而被减小。就目前来说，电熔丝的宽度W已小至约0.1μm或更小，并因而仅具有一小空间来做进一步改善。在另一方面，由于熔丝元件2及接触垫4成形于多个金属化层之一中，厚度T是等于个别金属化层的厚度。因此，厚度T无法被定制去满足电熔丝的需求，而此会对烧断电流的减小造成限制。
发明内容
本发明基本上采用如下所详述的特征以为了要解决上述的问题。
本发明的一实施例提供一种集成电路结构，包括：一半导体底材；一介电层，成形于该半导体底材上；一金属熔丝，成形于该介电层中；一无功能样品(dummy)图案，邻接于该金属熔丝；以及一金属线，成形于该介电层中，其中，该金属熔丝的厚度小于该金属线的厚度。
本发明的另一实施例提供一种集成电路结构，包括：一介电层；一金属熔丝，成形于该介电层中，并且具有一金属熔丝元件及一接触垫，其中，该接触垫连接于该金属熔丝元件；一无功能样品图案，邻接于该金属熔丝元件；以及一局部熔丝区域，具有该金属熔丝元件、该无功能样品图案及该接触垫，其中，该局部熔丝区域具有大于百分之七十五的一图案密度，以及该局部熔丝区域的面积大于1.2μm2。
本发明的另一实施例提供一种集成电路结构，包括：一介电层；一金属熔丝，成形于该介电层中，并且具有一金属熔丝元件及两个接触垫，其中，每一接触垫连接于该金属熔丝元件的一端；一局部熔丝区域，由这些接触垫的延伸外缘所定义，其中，该局部熔丝区域具有未被该金属熔丝元件及这些接触垫所填充的多个空间；以及多个无功能样品图案，成形于该介电层中，并且填充于所有这些空间中，其中，这些无功能样品图案间隔于该金属熔丝元件及这些接触垫。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举优选实施例并配合所附附图做详细说明。
附图说明
图1为显示一公知电熔丝的立体示意图，其中，一熔丝元件成形于两个接触垫之间；
图2至图6为显示本发明的一实施例的制造过程中的中间阶段的俯视及剖面示意图；以及
图7A至图8C为显示本发明的其它实施例。
其中，附图标记说明如下：
2～金属线(熔丝元件)    4～接触垫
20～基准层             22、54～介电层
24、26～开口           28～无功能样品开口
34～局部熔丝区域       36～导体材料
40～金属熔丝           41、52～金属线
401～接触垫            402～熔丝元件
44～无功能样品图案     50～通路
D～距离                L1、L2～长度
T、T1～厚度            W、W1、W2～宽度
具体实施方式
现配合附图说明本发明的优选实施例。
图2绘示一起始结构，其包括一基准层20及一位于上方的介电层22。基准层20可包括一半导体底材(未显示)。其它层(例如，一接触蚀刻停止层、一内层介电层及一内金属介电层等)也可被包含于基准层20中。半导体底材可以是一单晶体或一复合半导体底材。主动装置(未显示，例如，晶体管)可成形于半导体底材上。在一实施例中，备份电路成形于半导体底材上并且连接于后续成形的金属熔丝。
在一优选实施例中，介电层22是一内金属介电层，并且其因而具有一低介电常数(k值)，例如低于3.0的k值。在整个发明叙述中，介电层22可选择性地被称为低k值介电层22。低k值介电层22可包含一般常用的材料，例如，含碳介电材料。低k值介电层22还可进一步包含氮、氢、氧及其结合物等。多孔性材料是优选地被采用来降低低k值介电层22的k值。优选地，介电层22为用来形成金属化层一(M1)的相同介电层。即使介电层22以是位于M1上的金属化层，但其仍是最低的金属化层。相比于位在上方的金属化层中的导电构造，M1中的导电构造可具有较小的尺寸。因此，成形于M1中的金属熔丝可具有较小的截面积。
图3A为位于低k值介电层22中的开口形成的俯视示意图。在优选的实施例中，开口24用来形成一金属熔丝的接触垫，以及开口26连接于开口24。开口26用来形成一金属熔丝元件，并且其优选地具有一小宽度W1。在一示范的实施例中，宽度W1约小于0.1μm，而其优选地约小于0.07μm。开口26的长度L1优选地介于约0.2μm至约5μm。长度L1对于宽度W1的比值介于约2与50之间。上述的尺寸可以根据集成电路的尺寸而降低。
为了要在不引起损坏的情形下承受烧断电流，金属熔丝的接触垫的宽度最好是实质大于金属熔丝元件的宽度。如上所述，开口24具有大于约1μm的宽度W2。无功能样品开口28被形成来邻接于开口24及26。在优选的实施例中，无功能样品开口28与邻近的开口24及26之间的距离D小于约0.1μm。
图3B为显示于图3A中的实施例的剖面示意图，其中，此剖面示意图是根据平面剖面线3B-3B所为。一导体材料36被填充于开口24、26及无功能样品开口28中，如图4所示。导体材料36优选地包括有铜或铜合金，尽管其也可包括其它材料，例如，铝、钨、银等。如同一般的公知技术，开口24、26及无功能样品开口28的填充优选地包括在开口中形成一扩散阻障层(notshown)、利用无电电镀方式在扩散阻障层上形成一种晶层、以及利用电镀方式填充开口。在所产生的结构中，导体材料36的上表面高于介电层22的上表面。
请参阅图5A，过多的导体材料可通过一化学机械研磨(CMP)工艺被移除。剩余的导体材料会形成金属熔丝40，其包括位于开口24中的接触垫401以及位于开口26中的熔丝元件402。无功能样品图案44会成形于无功能样品开口28中。如同一般的公知技术，在用来研磨导体材料36的化学机械研磨工艺中，由于研浆中的化学药剂选择，被化学药剂所选择性袭击的金属构造比起其它介电材料会更可能被移除。因此，具有被选择性袭击的材料的高局部密度的区域会被研磨较多。由于在熔丝区域中的高局部图案密度，故一盘凹效应会发生，以及金属熔丝40与无功能样品图案44的上表面会从低k值介电层22的上表面凹入。图5B为显示根据图5A的结构的剖面示意图。由于盘凹效应之故，熔丝元件402的厚度T1会减少至小于位在相同金属化层中的其它金属构造(例如，并未邻接金属熔丝40的金属线41)的厚度T。在一示范的实施例中，厚度T1约小于厚度T的百分之十五。厚度T1的减小会导致熔丝元件402的截面积减小，以及烧断熔丝元件402所需的电流会因此而减小。
金属熔丝40及无功能样品图案44是同时与导体线及垫一起成形于相同的金属化层中。在前面所讨论的实施例中，金属熔丝40、无功能样品图案44及金属线41是利用单一波纹工艺(damascene process)被成形。由于导体线及垫会具有位于下方的通路，故双波纹工艺也可以被采用。
在随后的工艺步骤中，如图6所示，通路50被成形来将接触垫401连接于位于上方的金属线52。如同一般的公知技术，通路50及接触垫401优选地是成形于具有低k值的介电层54中。
如上所述，为了对金属熔丝40造成盘凹效应，局部熔丝区域的图案密度最好是高一点。在优选的实施例中，一局部熔丝区域被定义为包括金属熔丝元件及接触垫的一区域以及被接触垫的延伸外缘所定义的空间。一局部熔丝区域的局部图案密度仍是位在局部熔丝区域中的所有金属构造的总面积对局部熔丝区域的面积的比值。如图5A所示，一示范的局部熔丝区域34被显示为由开口24及28的外边界所定义的一矩形区域。局部熔丝区域可进一步包括更多的围绕区域。在局部熔丝区域内，金属构造的图案密度优选地是约大于百分之七十五，更佳地是约大于百分之九十，甚至更佳地是约大于百分之九十五。无功能样品图案优选地是填充于局部熔丝区域中的未使用区域中。优选地，局部熔丝区域具有一规律的形状，例如，矩形、方形及圆形等。在图5A中，在局部熔丝区域34中的局部图案密度被计算成金属熔丝区域40与无功能样品图案44的总面积被除以局部熔丝区域34(具有一矩形形状)的面积。
熟悉此技术领域的技术人员当可了解盘凹效应不只是关联于局部密度，而且其也关联于局部熔丝区域的面积。传统上，一较大的局部熔丝区域(具有高图案密度)会造成较大的盘凹效应。在一示范的实施例中，局部熔丝区域具有大于约1μm×1.2μm的面积。在其它实施例中，假设目前技术可允许形成集成电路的一金属线的最小宽度是WM，则局部熔丝区域优选地具有大于约10倍WM2的面积，其中，WM2是金属化层中的金属构造的最小单位面积。
为了增加局部图案密度，无功能样品图案优选地被成形来填充于局部熔丝区域内的空间中。无功能样品图案优选地是位于靠近金属熔丝处，如此一来，只有小空间会在无功能样品图案与金属熔丝之间被留下。如图5A所示，在一第一示范的实施例中，在无功能样品图案44与金属熔丝40之间的距离D优选地是目前技术可允许形成集成电路的最小距离。举例来说，在65nm工艺技术中，距离D约是0.1μm。
另一种用来增加局部熔丝区域中的图案密度的方法是增加无功能样品图案的面积。在一示范的实施例中，邻接金属熔丝40的所有无功能样品区域的总面积大于约金属熔丝40的面积的百分之十。此外，还有很多可用来增加无功能样品图案的面积的实施例。图7A至图7C为金属熔丝与无功能样品图案的示范实施例。如图7A所示，每一个无功能样品图案44仅连接于每一个接触垫401。由于烧断电流不会流过无功能样品图案44，故所需的烧断电流不会增加。然而，图案密度会增加。
金属熔丝可以具有不同的形状及尺寸。在图7B中，接触垫401在邻接熔丝元件402的区域处具有减小的宽度。如上所述，为了要维持高局部图案密度，无功能样品图案44的形状被改变来配合金属熔丝40的轮廓。图7C显示另一个实施例，其中，无功能样品图案44进一步地从接触垫401之间的空间向外延伸。此实施例的好处在于，如果由金属熔丝40的外缘所定义的区域很小的话，无功能样品图案44的尺寸就可以被增加去扩大局部熔丝区域。在此情形下，邻接金属熔丝40的无功能样品图案44的总面积对于金属熔丝40的面积的比例可以大于0.1或甚至大于0.2。
图8A、图8B及图8C显示本发明的其它实施例，其中，金属熔丝40的尺寸已被增加来满足扩大局部熔丝区域及增加局部熔丝区域中的图案密度的需求。在图8A中，接触垫401的宽度W2被增加，因而使得局部熔丝区域被扩大，以及无功能样品图案44也随之被扩大。在另一方面，熔丝元件402的宽度W1并未增加。在一示范的实施例中，宽度W2对于宽度W1的比值约大于10。在图8B中，在不降低图案密度的情形下，金属熔丝40的长度L2被增加去扩大局部熔丝区域，而熔丝元件402的长度L1并未增加。在一示范的实施例中，长度L2对于长度L1的比值约大于1.2。在图8C中，熔丝元件402的长度L1是被增加了。在一示范的实施例中，长度L1对于宽度W1的比值约大于2。同样地，在图8A、图8B及图8C中，无功能样品图案44被成形来增加图案密度。
虽然本发明已以优选实施例揭示于上，然而其并非用以限定本发明，任何熟悉本领域普通技术的技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，因此本发明的保护范围当视后附的权利要求书为准。

Claims (15)

1.一种集成电路结构，包括：
一半导体底材；
一介电层，其成形于该半导体底材上；
一金属熔丝，其成形于该介电层中；
一无功能样品图案，其邻接于该金属熔丝；以及
一金属线，其成形于该介电层中，其中，该金属熔丝的厚度小于该金属线的厚度。
2.如权利要求1所述的集成电路结构，其特征是，该金属熔丝的厚度小于该金属线厚度的百分之十五。
3.如权利要求1所述的集成电路结构，其特征是，包括该金属熔丝的一局部熔丝区域具有大于百分之七十五的一局部图案密度。
4.如权利要求1所述的集成电路结构，其特征是，该金属熔丝的延伸外缘形成一局部熔丝区域，以及该局部熔丝区域中的剩余空间完全以无功能样品图案填充。
5.如权利要求1所述的集成电路结构，其特征是，该无功能样品图案的总面积大于该金属熔丝面积的百分之十。
6.如权利要求1所述的集成电路结构，其特征是，位于该无功能样品图案与该金属熔丝间的一距离小于0.1μm。
7.一种集成电路结构，包括：
一介电层；
一金属熔丝，其成形于该介电层中，并且具有一金属熔丝元件及一接触垫，其中，该接触垫连接于该金属熔丝元件；
一无功能样品图案，其邻接于该金属熔丝元件；以及
一局部熔丝区域，其具有该金属熔丝元件、该无功能样品图案及该接触垫，其中，该局部熔丝区域具有大于百分之七十五的一图案密度，以及该局部熔丝区域的面积大于1.2μm2。
8.如权利要求7所述的集成电路结构，其特征是，该局部熔丝区域与该介电层中的金属构造的最小单位面积的比例大于10。
9.如权利要求7所述的集成电路结构，其特征是，未被该金属熔丝所填充的该局部熔丝区域中的空间完全以该无功能样品图案填充。
10.如权利要求7所述的集成电路结构，其特征是，该金属熔丝还包括一附加接触垫，该附加接触垫连接于该金属熔丝元件，该局部熔丝区域由该接触垫的延伸外缘及该附加接触垫所定义。
11.如权利要求7所述的集成电路结构，其特征是，该金属熔丝的厚度小于该介电层厚度的百分之十五。
12.一种集成电路结构，包括：
一介电层；
一金属熔丝，其成形于该介电层中，并且具有一金属熔丝元件及两个接触垫，其中，每一接触垫连接于该金属熔丝元件的一端；
一局部熔丝区域，由所述接触垫的延伸外缘所定义，其中，该局部熔丝区域具有未被该金属熔丝元件及所述接触垫所填充的多个空间；以及
多个无功能样品图案，其成形于该介电层中，并且填充于所有所述空间中，其中，所述无功能样品图案间隔于该金属熔丝元件及所述接触垫。
13.如权利要求12所述的集成电路结构，其特征是，该距离等于该集成电路结构的成形技术所容许的一最小距离。
14.如权利要求12所述的集成电路结构，其特征是，该局部熔丝区域具有大于百分之七十五的图案密度。
15.如权利要求12所述的集成电路结构，还包括多个附加无功能样品图案，其中，所述附加无功能样品图案位于该局部熔丝区域之外，并且邻接于该金属熔丝，以及具有该局部熔丝区域及所述附加无功能样品图案的一区域的图案密度大于百分之七十五。
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US11/716,206 2007-03-09

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8080861B2 (en) 2008-10-17 2011-12-20 Renesas Electronics Corporation Semiconductor device
CN103872011A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 电可编程熔丝结构
CN104064548A (zh) * 2013-03-19 2014-09-24 中芯国际集成电路制造(上海)有限公司 一种电可编程熔丝器件结构及其制作方法
CN104810148A (zh) * 2014-01-29 2015-07-29 台湾积体电路制造股份有限公司 具有熔丝保护的电容器
CN106575650A (zh) * 2014-05-08 2017-04-19 英特尔公司 用于集成电路的颈缩互连熔丝结构
CN111785703A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 包含熔断器的器件

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090070826A (ko) * 2007-12-27 2009-07-01 주식회사 하이닉스반도체 퓨즈를 구비한 반도체 소자 및 그 제조 방법
KR101043841B1 (ko) * 2008-10-14 2011-06-22 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈
US9059174B2 (en) * 2008-11-05 2015-06-16 Stmicroelectronics, Inc. Method to reduce metal fuse thickness without extra mask
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
TWI384603B (zh) 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
DE102009055439A1 (de) 2009-12-31 2011-07-07 GLOBALFOUNDRIES Dresden Module One Limited Liability Company & Co. KG, 01109 Halbleiterbauelement mit halbleiterbasierten e-Sicherungen mit besserer Programmiereffizienz durch erhöhte Metallagglomeration und/oder Hohlraumbildung
US8299567B2 (en) 2010-11-23 2012-10-30 International Business Machines Corporation Structure of metal e-fuse
US8633707B2 (en) 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
US8922328B2 (en) * 2011-08-16 2014-12-30 United Microelectronics Corp. Electrical fuse structure
US8610243B2 (en) * 2011-12-09 2013-12-17 Globalfoundries Inc. Metal e-fuse with intermetallic compound programming mechanism and methods of making same
US8502555B1 (en) 2012-06-28 2013-08-06 Xilinx, Inc. Method of and circuit for preventing the alteration of a stored data value
JP6150997B2 (ja) * 2012-10-03 2017-06-21 エスアイアイ・セミコンダクタ株式会社 半導体集積回路装置
US8946000B2 (en) 2013-02-22 2015-02-03 Freescale Semiconductor, Inc. Method for forming an integrated circuit having a programmable fuse
US9646929B2 (en) 2013-06-13 2017-05-09 GlobalFoundries, Inc. Making an efuse
US9293414B2 (en) * 2013-06-26 2016-03-22 Globalfoundries Inc. Electronic fuse having a substantially uniform thermal profile
US9024411B2 (en) 2013-08-12 2015-05-05 International Business Machines Corporation Conductor with sub-lithographic self-aligned 3D confinement
US9093453B2 (en) 2013-10-07 2015-07-28 International Business Machines Corporation High performance e-fuse fabricated with sub-lithographic dimension
US9337143B2 (en) 2014-01-27 2016-05-10 Globalfoundries Inc. E-fuse structure with methods of fusing the same and monitoring material leakage
US9780031B2 (en) 2014-09-04 2017-10-03 Globalfoudries Inc. Wiring structures
US9536829B2 (en) 2014-09-11 2017-01-03 Internatonal Business Machines Corporation Programmable electrical fuse in keep out zone
DE102015000451A1 (de) * 2015-01-15 2016-07-21 Siltectra Gmbh Unebener Wafer und Verfahren zum Herstellen eines unebenen Wafers
US10615119B2 (en) 2017-12-12 2020-04-07 International Business Machines Corporation Back end of line electrical fuse structure and method of fabrication
US10811353B2 (en) * 2018-10-22 2020-10-20 International Business Machines Corporation Sub-ground rule e-Fuse structure
US11410926B2 (en) * 2019-09-26 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. E-fuse enhancement by underlayer layout design
US11658114B2 (en) 2020-10-16 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fusible structures and methods of manufacturing same
US11777208B2 (en) 2021-05-21 2023-10-03 GlaiveRF, Inc. E-fuse switched-delay path phased array

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4222278C1 (de) * 1992-07-07 1994-03-31 Roederstein Kondensatoren Verfahren zur Herstellung elektrischer Dickschichtsicherungen
JP3256626B2 (ja) * 1994-05-15 2002-02-12 株式会社東芝 半導体装置
US5589706A (en) * 1995-05-31 1996-12-31 International Business Machines Corp. Fuse link structures through the addition of dummy structures
US5976943A (en) * 1996-12-27 1999-11-02 Vlsi Technology, Inc. Method for bi-layer programmable resistor
FR2778791B1 (fr) * 1998-05-14 2002-10-25 Sgs Thomson Microelectronics Fusible de circuit integre a point de claquage localise
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
US6100116A (en) * 1998-06-18 2000-08-08 Taiwan Semiconductor Manufacturing Company Method to form a protected metal fuse
DE19836753B4 (de) * 1998-08-13 2004-04-15 Infineon Technologies Ag Integrierter Halbleiterchip mit Zuleitungen zu einem oder mehreren externen Anschlüssen
US6162686A (en) * 1998-09-18 2000-12-19 Taiwan Semiconductor Manufacturing Company Method for forming a fuse in integrated circuit application
JP2001230325A (ja) * 2000-02-16 2001-08-24 Oki Electric Ind Co Ltd メタルヒューズ、その製造方法及びマスク
US6720780B2 (en) * 2000-09-01 2004-04-13 Texas Instruments Incorporated High density probe card apparatus and method of manufacture
US6566730B1 (en) * 2000-11-27 2003-05-20 Lsi Logic Corporation Laser-breakable fuse link with alignment and break point promotion structures
US6774457B2 (en) * 2001-09-13 2004-08-10 Texas Instruments Incorporated Rectangular contact used as a low voltage fuse element
US6555458B1 (en) * 2002-01-14 2003-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fabricating an electrical metal fuse
US6661330B1 (en) * 2002-07-23 2003-12-09 Texas Instruments Incorporated Electrical fuse for semiconductor integrated circuits
US7615841B2 (en) * 2005-05-02 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Design structure for coupling noise prevention
US7382036B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Doped single crystal silicon silicided eFuse

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111934B2 (en) 2008-10-17 2015-08-18 Renesas Electronics Corporation Semiconductor device
CN101728359B (zh) * 2008-10-17 2012-01-11 瑞萨电子株式会社 半导体器件
US8080861B2 (en) 2008-10-17 2011-12-20 Renesas Electronics Corporation Semiconductor device
CN103872011A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 电可编程熔丝结构
CN103872011B (zh) * 2012-12-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 电可编程熔丝结构
CN104064548A (zh) * 2013-03-19 2014-09-24 中芯国际集成电路制造(上海)有限公司 一种电可编程熔丝器件结构及其制作方法
CN104064548B (zh) * 2013-03-19 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种电可编程熔丝器件结构及其制作方法
CN104810148A (zh) * 2014-01-29 2015-07-29 台湾积体电路制造股份有限公司 具有熔丝保护的电容器
CN104810148B (zh) * 2014-01-29 2017-10-13 台湾积体电路制造股份有限公司 具有熔丝保护的电容器
US10014252B2 (en) 2014-01-29 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi-level arrangement of e-fuse protected decoupling capacitors
CN106575650A (zh) * 2014-05-08 2017-04-19 英特尔公司 用于集成电路的颈缩互连熔丝结构
CN111785703A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 包含熔断器的器件
CN111785703B (zh) * 2020-06-30 2024-01-19 上海华虹宏力半导体制造有限公司 包含熔断器的器件

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