CN103222052B - 金属电熔断器的结构 - Google Patents
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Abstract
提供电子熔断器(电熔断器)的结构。一种未编程的电熔断器(100)包括:第一传导材料的过孔(120),具有底部和侧壁,其中侧壁的一部分由传导衬垫(121)覆盖并且过孔的底部形成于电介质层(410)上面;以及第二传导材料的第一和第二传导路径(111,112),形成于电介质层(410)上面而在侧壁经过并且仅经过过孔(120)传导地连接第一和第二传导路径。一种编程的电熔断器包括:过孔(120);第一传导路径(111),在过孔的第一侧并且被空部(122)从过孔的侧壁分离;以及第二传导路径(112),在过孔(120)的第二不同侧并且经过过孔的侧壁与过孔传导接触。
Description
有关申请的交叉引用
本申请要求于2010年11月23日提交、标题为“StructureofMetale-Fuse”的第12/952,317号美国专利申请的优先权,该申请的内容在此通过引用整体并入。
技术领域
本发明主要地涉及半导体器件制造领域,并且具体地涉及金属电熔断器(e-fuse)的结构及其操作。
背景技术
在半导体集成电路装置中,一次性可编程(OTP)电子熔断器(电熔断器)称为临界器件,该临界器件经常并且一般用来为芯片中的各种任务关键部件构建冗余性,以用于在关键器件出故障的情形中的自修复目的;用于通过向集成电路(IC)芯片提供制造后配置功能来提高芯片的总产量;以及用于实现对某些安全结构部件(例如电子芯片标识(ECID))编程。随着互补金属氧化物半导体(CMOS)技术按比例缩减并且更近来采用高k金属栅极,金属电熔断器正在逐渐用来取代常规硅化多晶硅电熔断器。
图7(a)和图7(b)是如在本领域中已知的在编程之前和之后的典型金属电熔断器的简化图示。金属电熔断器700通常由在两端701和702被过孔(在本领域中称为“V1”)和布线(在本领域中称为“M1”)端接的金属链接703(在本领域中称为“M2”)组成。在编程时,如图7(b)中所示,经过M2金属链接驱动过量电子电流作为用于在通量辐散(fluxdivergence)部位引起电迁移空部化的手段。通常,这样的空部化在端接过孔的底部发展(诸如在V1过孔的空部710),通量辐散通常在这里出现并且V1过孔的衬垫和金属覆盖可能在制造V1过孔和M2金属链接期间在这里未被很好地控制。然而也已经观察到空部化有时可以出现于M1或者M2布线中,从而影响可以运用图7(a)中所示结构的电熔断器的编程可再现性。
一般而言,迄今存在正在报导的主要两类金属电熔断器,其均通过在受控电子电流流动之下运用金属电迁移(EM)机制来编程。第一类金属电熔断器通过接线EM在接线(诸如铜(Cu)接线)中创建空部来工作(接线模式)。第二类金属电熔断器通过过孔EM在过孔中创建空部来工作(过孔模式)。然而两类电熔断器或者电熔断器操作模式带有包括(1)可编程性(空部化位置不可预测)和(2)可靠性(金属在被编程之后可能向外扩散)的某些顾虑和可靠性问题。
针对接线模式电熔断器的主要顾虑包括一般难以控制和再现空部位置以及空部尺寸以便实现编程后电熔断器电阻的严密分布。鉴于电熔断器编程后电阻的宽范围并且有时失控分布,变得很难表征这样的已编程电熔断器的可靠性以提供用于安全使用它的任何有意义保障。另一方面,过孔模式电熔断器也有可靠性问题。例如难以包含通常为铜的金属向外扩散,以在金属电熔断器编程期间和之后均防止对邻近器件的伴生损坏。这样的损坏可以例如包括使邻近金属线或者过孔改变电阻、金属短路或者开路以及ILD(级内或者级间电介质)泄漏增加或者故障。
发明内容
本发明的实施例提供一种半导体结构。该半导体结构包括:第一传导材料的过孔,该过孔具有底部和侧壁,侧壁的至少一部分由传导衬垫覆盖,过孔的底部形成于电介质层上面;以及第二传导材料的第一和第二传导路径,形成于电介质层上面,在侧壁经过并且仅经过过孔传导地连接第一和第二传导路径。
在一个实施例中,至少第一传导路径的电导率大于在侧壁的一部分覆盖过孔的传导衬垫的电导率。在另一实施例中,侧壁的一部分是在第一传导路径与过孔之间的侧壁。
在一个实施例中,至少一个空部在与侧壁的一部分相邻的位置存在于第一传导路径以内,其中至少一个空部由电迁移引起并且占用第一传导路径的截面的多于一半。
在一个实施例中,从由钨(W)、铝(Al)、铜(Cu)、银(Ag)、金(Au)及其合金构成的组选择第一传导材料,并且从由铝(Al)、铜(Cu)、银(Ag)、金(Au)及其合金构成的组选择第二传导材料。在另一实施例中,传导衬垫由从钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和氮化钨(WN)构成的组选择的材料制成,并且传导衬垫能够防止过孔的第一传导材料经过传导衬垫扩散。
本发明的实施例提供一种电子熔断器(电熔断器),该电熔断器包括:第一传导材料的过孔,该过孔具有底部和侧壁,其中底部直接形成于电介质层上面;第一传导路径,在过孔的第一侧处形成于电介质层上面并且被空部从过孔的侧壁分离;以及第二传导路径,在过孔的第二不同侧处形成于电介质层上面,并且经过侧壁与过孔传导接触,其中侧壁的从第一传导路径分离的部分由传导衬垫覆盖,并且其中第一和第二传导路径由第二传导材料制成。
本发明的实施例提供另一种电子熔断器(电熔断器),该电熔断器包括:第一传导材料的过孔,该过孔具有底部和侧壁,侧壁由传导衬垫覆盖,底部形成于电介质层上面;以及第二传导材料的第一和第二传导路径,形成于电介质层上面,在侧壁处经过并且仅经过过孔相互传导地连接第一和第二传导路径。此外,该电熔断器可以包括形成于过孔上面并且与过孔传导接触的金属接触层,除了经过过孔之外经由第二电介质层从第一和第二传导路径传导地绝缘金属接触层。
在一个实施例中,第二传导路径适于经过过孔在朝着第一传导路径的方向上传递电子流代表的电子电流,电子流充分大以在面向第一传导路径的与侧壁相邻的位置处在第一传导路径中创建空部。
在另一实施例中,金属接触层适于经过过孔和经过第二传导路径传递电流以确认电流的在过孔旁边在第一传导路径以内创建空部之后的电子连续性。
在又一实施例中,电流无法在创建空部之后从金属接触层经过过孔和经过第一传导路径传递。
附图说明
将从与以下附图结合进行的对本发明的下文具体描述中更完全理解和认识本发明:
图1(a)和图1(b)是根据本发明的一个实施例制造的电子熔断器(电熔断器)的结构的俯视图和侧视图的示范图示;
图2(a)和图2(b)是根据本发明的一个实施例的对图1中所示电熔断器编程及其在被编程之后的结构的俯视图和侧视图的示范图示;
图3(a)和图3(b)是根据本发明的一个实施例的感测图1中所示电熔断器及其在在被编程之后的结构的俯视图和侧视图的示范图示;
图4(a)和图4(d)是根据本发明的一个实施例的制造图1中所示电熔断器的方法的示范图示;
图5(a)和图5(b)是根据本发明的另一实施例制造的电子熔断器(电熔断器)的结构的俯视图和侧视图的示范图示;
图6(a)和图6(b)是根据本发明的一个实施例的对图5中所示电熔断器编程及其在被编程之后的结构的俯视图和侧视图的示范图示;并且
图7(a)和图7(b)是如在本领域中已知的电子熔断器的简化图示。
将认识到出于图示简化和清楚的目的而未必按比例绘制附图中的单元。例如,一些单元的尺度可以出于清楚的目的而相对于其它单元的尺度有夸大。
具体实施方式
在下文具体描述中阐述许多具体细节以便提供对本发明的各种实施例的透彻理解。然而将理解无这些具体细节也可以实现本发明的实施例。
为了不模糊对本发明的实质和/或实施例的演示,在下文具体描述中,在本领域中已知的一些处理步骤和/或操作可以已经出于演示和/或示例的目的而组合在一起并且在一些实例中可以尚未具体加以描述。在其它实例中,可以完全未描述在本领域中已知的一些处理步骤和/或操作。此外,可以尚未具体描述一些众所周知的设备处理技术并且在一些实例中可以参见其它公开的文章、专利和/或公开的专利文献作为参考以免模糊对本发明的实质和/或实施例的描述。将理解下文描述可以已经实际上聚焦于本发明的各种实施例的区别性特征和/或单元。
图1(a)和图1(b)是根据本发明的一个实施例制造的电子熔断器(电熔断器)的结构的俯视图和侧视图的示范图示。更具体而言,电熔断器100可以包括M1金属接线或者金属链接110和在其中形成的V1过孔120。换而言之,金属接线110可以包括经过并且仅经过V1过孔120连接的第一传导路径111和第二传导路径112。连续电子流代表的电流可以经由V1过孔120从第二传导路径112流向第一传导路径111。第一和第二传导路径111和112均可以用作用于电子电流流动的电输入/输出端口。根据一个实施例,金属接触层130可以形成于V1过孔120上面以与V1过孔120传导接触。金属接触层130也可以称为M2金属接线或者金属链接,并且一般从M1金属链接110(除了经过V1过孔120之外)传导绝缘。
根据一个实施例,V1过孔120具有形成于M1金属接线110的顶表面以下和M1金属接线110以内的至少一部分。V1过孔120的侧壁的至少一部分形成有用作扩散屏障的竖直传导衬垫121。例如,假设电子电流在编程期间从M1金属接线110的端口112(在右侧)流向端口111(在左侧),V1过孔120的至少左侧侧壁(编程电子在该左侧侧壁退出V1过孔120)形成有或者涂覆有扩散屏障121的竖直传导衬垫。在一个实施例中,V1过孔120的侧壁的大部分或者全部侧壁涂覆有扩散屏障121。在金属电熔断器100内的竖直扩散屏障121在编程期间为焊剂扩散提供屏障边界,竖直扩散屏障121可以例如由钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和/或氮化钨(WN)制成,但是也可以设想其它适当材料。
根据本发明的另一实施例,可以在M金属层110中形成电熔断器100以具有恰当形状。更具体而言,可以形成短颈缩(necking)区域L1以例如具有近似5~20μm的长度和比输入/输出端口111或者112更窄的宽度W1。因此,由此形成的短颈缩区域L1可以有效引起电流拥挤并且引起局部化加热以有助于电熔断器100的编程。可以恰当设计从电子在扩散屏障121退出V1过孔120时的位置到输入/输出端口111的总长度L2,以具有比产生电迁移的最短特征长度(Blechlength)更长的长度,并且由此在电迁移期间避免短长度影响。
传导材料的产生电迁移的最短特征长度或者LBlech与传导材料的原子电迁移关联并且一般由等式LBlech=(jL)th/j确定,其中(jL)th是传导材料的Blech阈值,并且j是在测量产生电迁移的最短特征长度的方向上穿过传导材料的电流(或者电子)密度。例如传导接线的Blech阈值(jL)th一般受组成传导接线的材料的电导率影响,并且例如对于由铜(Cu)制成的传导接线,Blech阈值(jL)th通常约为200毫安每微米(mA/μm)。例如,一般以毫安每平方微米(mA/μm2)为单位测量电流密度。因此,对于横向穿过传导接线的例如20mA/μm2的电流密度,可以通常发现产生电迁移的最短特征长度约为10微米(μm)。
根据又一实施例,电熔断器100可以包括感测接线,该感测接线允许电流流过V1过孔120用于检测电熔断器100的开路或者闭路状态。可以提供与M2金属接线130的电接触以在M2金属接线130与输入/输出端口111之间或者在M2金属130与输入/输出端口112之间形成电路径。
图2(a)和图2(b)是根据本发明的一个实施例的对电熔断器10编程和电熔断器10在被编程之后的结构的俯视图和侧视图的示范图示。例如在对电熔断器100编程期间,可以从M1金属接线110的输入/输出端口112起动编程电子电流211以流动穿过V1过孔120,并且退出以变成朝着输入/输出端口111的电子电流212。由于M1金属原子(诸如铜原子)的扩散率和扩散屏障层121的扩散率的差异,所以电迁移通量辐散出现于在扩散屏障121与M1金属层110的第一传导路径111之间的交线,从而在扩散屏障121的附近引起金属原子耗尽以创建空部122。根据本发明的实施例,空部122可以充分大以引起显著减少并且优选地停止从第二传导路径122到第一传导路径111的电子流。例如电迁移创建的空部122可以占用第一传导路径111的截面的至少多于一半,并且优选地从V1过孔120完全分离第一传导路径111的其余部分。例如空部122可以在编程之后从V1过孔120完全绝缘第一传导路径111。在图2(b)中,虚线箭头212用来指示一旦创建空部122从而在M1金属110中引起开路,电子就不再会在箭头212指向的方向上流动。
图3(a)和图3(b)是根据本发明的一个实施例的感测图1中所示电熔断器及其在在被编程之后的结构的俯视图和侧视图的示范图示。例如,电子电流可以从M2金属接线130经过V1过孔120流向M1金属110的输入/输出端口111(或者在反方向上),并且当电熔断器100在未编程状况时通常可以在端口111检测电子。在对电熔断器100编程并且创建空部122之后,从M2金属接线或者M2金属层130到M1金属接线110的端口111的电路径变成开路并且无电子可以在它们之间流动。另一方面,由于在第一传导路径111以内创建空部,所以在V1过孔120的左侧,电子仍然可以从M2金属接线130流向M1金属110的端口112。通过检测在M2金属接线130与第二传导路径112之间存在“闭”路但是在M2金属接线130与第一传导路径111之间存在“开”路,可以确定在第一传导路径111以内创建空部。
图4(a)和图4(d)是根据本发明的一个实施例的制造图1中所示电熔断器的方法的简化示范图示。例如本发明的一个实施例可以包括首先提供可以在其上形成电熔断器100的级间电介质(ILD)层410。如本领域技术人员所知,ILD层410可以是在其它后端工艺(BEOL)互连结构上面沉积和/或直接在可以已经在其上制造各种有源和/或无源半导体器件(例如场效应晶体管)的半导体衬底上面沉积的绝缘电介质层。
根据本发明的一个实施例,该方法可以包括在ILD层410上面或者在ILD层410的顶部分形成M1金属层420的传导路径421(包括在左侧的第一传导路径和在右侧的第二传导路径),其中ILD层411的部分留在传导路径421之间。当在ILD层410上面形成传导路径421时,该方法可以包括在ILD层410上面沉积另一ILD层411。ILD层411可以包括与ILD层410的电介质材料相同的电介质材料;并且可以优选地具有与将在其中形成的M1金属层420的厚度接近的厚度。将理解就这一点而言未限制本发明的实施例;并且可以在形成ILD层411时使用不同电介质材料和/或不同厚度。可以形成传导路径421以在电熔断器100的编程期间传递电功率或者电子。
无论是形成于ILD层410内还是形成于附加形成的ILD层411中,根据一个实施例,标准光刻工艺可以用来创建传导路径421的图案,并且选择性蚀刻工艺可以用来向ILD层410(或者ILD层410的顶部分)中转移图案以形成用于传导路径的开口。传导材料(诸如金属或者金属合金)可以随后用来填充开口以在ILD层411以内形成传导路径421。本发明的一个实施例可以包括通过应用其它适当现有BEOL工艺和/或将来开发的技术来形成或者创建传导路径421,并且可以包括在通过金属沉积形成传导路径421之前首先在ILD层410上面沉积传导金属衬垫。适合于传导路径421的材料可以例如包括铜(Cu)、铝(Al)、银(Ag)、金(Au)和/或其合金。
如图4(a)中所示,传导路径421可以包括第一和第二传导路径421。在第一与第二传导路径之间,可以形成V1过孔以通过用另一传导材料替换ILD层411的在第一与第二传导路径之间的部分来传导地连接它们。(替换的)这一ILD层411的横向尺寸可以由用于V1过孔的传导材料的类型和性质(例如电导率)确定。然而将理解就这一点未限制本发明的实施例。例如本发明的实施例可以包括形成连续传导路径421,然后蚀刻掉连续路径421的将被传导V1过孔替换的部分。
在形成M1金属接线421之后,本发明的一个实施例可以包括在传导路径421和ILD层411上面沉积电介质盖层431,然后在电介质盖层431上面沉积另一ILD层430。使用电介质盖层431可以帮助防止向ILD层430中污染传导路径421的材料并且由此提高传导路径421的总隔离和/或绝缘。
在形成ILD层430之后,本发明的一个实施例可以包括在ILD层430上面沉积光致抗蚀剂层440并且在光致抗蚀剂层440中创建V1过孔的图案以及其它图案等。如图4(b)中所示,可以随后通过RIE工艺441向ILD层430下面转移V1过孔图案,从而可以在ILD层430内部分创建过孔442和443。在部分地创建过孔442和443之后,可以通过适当化学溶液去除或者解除光致抗蚀剂图案440。
接着如图4(c)中所示,可以在ILD层430上面沉积第二光致抗蚀剂层450,并且可以通过公知光刻工艺创建代表M2金属层的光致抗蚀剂图案。M2金属接触的图案可以随后向ILD层430转移,叠加在诸如过孔442和443之类的V1过孔图案上面。创建用于M2金属层的开口的蚀刻工艺还可以引起蚀刻过孔孔442下至M1层420,并且蚀刻过孔孔443下至M1层420,并且进一步经过其余ILD层411下至M1金属层420的顶表面以下。
在一个实施例中,蚀刻可以创建如下开口,该开口的底部暴露ILD层410并且可以具有在M1金属层420的底表面或者以下的底表面。在另一实施例中,如下文参照图5更具体描述的那样,蚀刻可以创建以下开口,该开口的底部暴露ILD层410并且可以具有在M1金属层420的底表面上方、但是在M1金属层420的顶表面以下的底表面。
接着如图4(d)中所示,本发明的一个实施例可以包括在ILD层430以内的通孔443的内侧壁和底部之上以及在传导路径421之间沉积传导衬垫461,例如金属衬垫。传导衬垫461可以用作扩散屏障或者扩散屏障层。传导衬垫461的材料可以例如包括钛(Ti)、钽(Ta)、钌(Ru)、钨(W)及其氮化物,诸如氮化钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和/或氮化钨(WN),但是也可以设想其它适当材料。传导衬垫461也可以由任何其它传导材料形成,该传导材料可以用作屏障并且能够防止传导材料(诸如铜)经过传导衬垫扩散。
在形成传导衬垫461之后,本发明的一个实施例可以包括向过孔442和443以及在其上的开口中沉积传导材料460以形成M2金属层460,由此创建金属接触462和463而金属接触463包括用于到达在M1金属层420的第一与第二传导路径之间的V1过孔。制成M2金属层460的传导材料可以例如包括钨(W)、铝(Al)、铜(Cu)、银(Ag)、金(Au)及其合金。
图5(a)和图5(b)是根据本发明的另一实施例制造的电子熔断器(电熔断器)的结构的俯视图和侧视图的示范图示。更具体而言,本发明的实施例包括V1过孔503,该V1过孔具有如下上部分,该上部分在其底表面与M1金属层的顶表面的一部分(501和502)接触。V1过孔503的上部分具有长度Lv1和宽度Wv1。V1过孔503也包括下部分,该下部分传导地连接M1金属层的第一段(或者第一传导路径)501和第二段(或者第二传导路径)502。
根据本发明的一个实施例,为了减少编程功率,V1过孔530的与M1金属层的第一段501重叠的部分(电子在该部分退出V1过孔503以在M1金属层的第一段501中引起至少一个空部和可能多个空部)可以具有在V1过孔503的宽度Wv1的20至100%之间的宽度W和在V1过孔503的长度Lv1的约10至30%之间的长度LC(图5(a))。另一方面,为了减少电熔断器在未编程状态之下时的电阻,可以优选地制成M1金属层的传导路径大于V1过孔503。例如,M1金属层的第一段501的宽度(W1)可以制成在V1过孔宽度Wv1的100%至300%之间,并且M1金属层的第二段502的宽度(W2)可以制成在V1过孔宽度Wv1的150至500%之间。此外,V1过孔503和M1金属层的第二段502可以制成为具有重叠区域,该重叠区域的长度LA是V1过孔503的长度Lv1的总长度的约50%。在形成V1过孔503时,在V1过孔503的侧壁周围沉积传导衬垫510。传导衬垫510具有比M1金属层的传导材料、具体比M1金属层的第一段501的材料更高的电阻(或者更低电导率)。更低电导率帮助在大的电子流穿过在V1过孔503与M1金属层的第一段(或者第一传导路径)之间的界面时的编程期间创建在V1过孔503旁边的一个或者多个空部。
图6(a)和图6(b)是根据本发明的一个实施例的对图5中所示电熔断器编程及其在被编程之后的结构的俯视图和侧视图的示范图示。例如,在从M1金属层的第一段601(对应于图5中的段501)向第二段602(对应于图5中的段502)施加正电压时编程期间,电子611可以与施加电压的方向相逆经过V1过孔603(与图5中的V1过孔503对应)从M1金属层的第二段602流向M1金属层的第一段601。与从V1过孔603向M1金属层的第一段601穿越比较,电子可以在从M1金属层的第二段602向V1过孔603穿越时由于在它们之间的相对大界面并且因此更大电导率/更低电阻率而经历相对更少电阻。
另一方面,由于M1金属原子(诸如铜原子)在扩散屏障层610内的扩散率和在M1金属内的扩散率的差异,电迁移通量辐散出现于在扩散屏障610与M1金属层的第一段601之间的交线,从而在扩散屏障610的附近引起金属原子耗尽以创建空部612。在电子从V1过孔603流向M1金属层的第一段601时,由于传导衬垫610用作扩散屏障层并且在传导衬垫创建电迁移通量辐散,所以与在V1过孔603与M金属层的第一段601之间的界面相邻形成电迁移引起的空部612。空部612的形成用可预测的空部位置成功地对电熔断器编程。
尽管这里已经图示和描述本发明的某些特征,但是本领域普通技术人员现在将想到许多修改、替换、改变和等效物。因此将理解所附权利要求旨在于覆盖如落入本发明的精神实质内的所有这样的修改和改变。
Claims (16)
1.一种半导体结构,包括:
第一传导材料的过孔(120),具有底部和侧壁,所述侧壁的至少一部分由传导衬垫(121,461)覆盖,所述过孔的所述底部直接形成于电介质层(410)上面;以及
第二传导材料的第一(111)传导路径和第二(112)传导路径,形成于所述电介质层(410)上面,在所述侧壁处经过并且仅经过所述过孔(120)传导地连接所述第一传导路径和所述第二传导路径;
其中至少所述第一传导路径的电导率大于在所述侧壁的所述部分处覆盖所述过孔(120)的所述传导衬垫(121)的电导率;
其中所述侧壁的所述部分是在所述第一传导路径(111)与所述过孔(120)之间的侧壁;以及
其中至少一个空部(122)在与所述侧壁的所述部分相邻的位置处存在于所述第一传导路径(111)以内,其中所述至少一个空部(122)由电迁移引起并且占用所述第一传导路径的截面的多于一半。
2.根据权利要求1所述的半导体结构,其中所述过孔(120)的所述底部和所述侧壁由所述传导衬垫完全覆盖。
3.根据权利要求1所述的半导体结构,其中所述过孔(120)的由所述侧壁中的彼此相对的两个侧壁测量的横向尺度少于产生电迁移的最短特征长度,所述产生电迁移的最短特征长度与金属原子在所述过孔以内的电迁移关联并且至少部分地受所述过孔(120)的所述第一传导材料的性质影响。
4.根据权利要求3所述的半导体结构,其中所述第一传导材料是铜(Cu),并且其中在所述过孔以内的所述产生电迁移的最短特征长度为10微米或者更少。
5.根据权利要求1所述的半导体结构,其中从由钨(W)、铝(Al)、铜(Cu)、银(Ag)、金(Au)及其合金构成的组选择所述第一传导材料,并且从由铝(Al)、铜(Cu)、银(Ag)、金(Au)及其合金构成的组选择所述第二传导材料。
6.根据权利要求1所述的半导体结构,其中所述传导衬垫由从钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和氮化钨(WN)构成的组选择的材料制成,并且其中所述传导衬垫能够防止所述过孔的所述第一传导材料经过所述传导衬垫扩散。
7.一种电子熔断器,包括:
第一传导材料的过孔(120),具有底部和侧壁,其中所述底部直接形成于电介质层(410)上面;
第一传导路径(111),在所述过孔的第一侧处形成于所述电介质层(410)上面并且被空部(122)从所述过孔的所述侧壁分离;以及
第二传导路径(112),在所述过孔的第二不同侧处形成于所述电介质层(410)上面并且经过所述侧壁与所述过孔传导接触,
其中所述侧壁的从所述第一传导路径分离的部分由传导衬垫(121)覆盖,并且其中所述第一传导路径和所述第二传导路径(111,112)由第二传导材料制成。
8.根据权利要求7所述的电子熔断器,其中所述过孔传导地连接到金属接触层(130),所述金属接触层形成于所述第一传导路径和所述第二传导路径(111,112)上方并且从所述第一传导路径和所述第二传导路径(111,112)分离。
9.根据权利要求8所述的电子熔断器,其中所述金属接触层(130)和所述第二传导路径(112)经过所述过孔(120)形成连续传导路径并且适于经过所述过孔(120)从所述第二传导路径(112)向所述金属接触层(130)传递感测电子电流。
10.根据权利要求8所述的电子熔断器,其中所述金属接触层(130)和所述过孔(120)被所述空部(122)从所述第一传导路径传导地绝缘。
11.一种电子熔断器,包括:
第一传导材料的过孔(120),具有底部和侧壁,所述侧壁由传导衬垫(121)覆盖,所述底部直接形成于电介质层(410)上面;以及
第二传导材料的第一传导路径和第二传导路径(111,112),形成于所述电介质层(410)上面,在所述侧壁处经过并且仅经过所述过孔(120)相互传导地连接所述第一传导路径和所述第二传导路径;
其中一个或者多个空部(122)在所述第一传导路径和第二传导路径(111,112)中的至少一个传导路径以内与所述过孔(120)的所述侧壁相邻而存在,其中所述空部由电迁移引起并且占用所述第一传导路径和所述第二传导路径中的所述至少一个传导路径的截面的大部分。
12.根据权利要求11所述的电子熔断器,其中所述电介质层是第一电介质层,还包括形成于所述过孔(120)上面并且与所述过孔(120)传导接触的金属接触层(130),所述金属接触层除了经过所述过孔之外被第二电介质层(430)从所述第一传导路径和所述第二传导路径(111,112)传导地绝缘。
13.根据权利要求12所述的电子熔断器,其中所述第二传导路径(112)适于经过所述过孔(120)在朝着所述第一传导路径(111)的方向上传递电子流代表的电子电流,所述电子流充分大以在面向所述第一传导路径(111)的与所述侧壁相邻的位置处在所述第一传导路径(111)中创建空部(122)。
14.根据权利要求13所述的电子熔断器,其中所述金属接触层(130)适于经过所述过孔(120)和经过所述第二传导路径(112)传递电流以确认在所述过孔(120)旁边在所述第一传导路径(111)以内创建所述空部(122)之后电流的电子连续性。
15.根据权利要求13所述的电子熔断器,其中电流无法在创建所述空部(122)之后从所述金属接触层(130)经过所述过孔(120)和经过所述第一传导路径(111)传递。
16.根据权利要求11所述的电子熔断器,其中至少所述第一传导路径(111)的电导率大于在所述侧壁处覆盖所述过孔的所述传导衬垫(121)的电导率。
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US9305879B2 (en) * | 2013-05-09 | 2016-04-05 | Globalfoundries Inc. | E-fuse with hybrid metallization |
US9099469B2 (en) | 2013-10-11 | 2015-08-04 | Samsung Electronics Co., Ltd. | E-fuse structure of semiconductor device |
US9337143B2 (en) | 2014-01-27 | 2016-05-10 | Globalfoundries Inc. | E-fuse structure with methods of fusing the same and monitoring material leakage |
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KR102343205B1 (ko) | 2015-08-12 | 2021-12-23 | 삼성전자주식회사 | 반도체 장치 |
KR102310404B1 (ko) * | 2015-11-05 | 2021-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9666528B1 (en) | 2016-02-23 | 2017-05-30 | International Business Machines Corporation | BEOL vertical fuse formed over air gap |
US10049980B1 (en) | 2017-02-10 | 2018-08-14 | International Business Machines Corporation | Low resistance seed enhancement spacers for voidless interconnect structures |
US10923483B2 (en) | 2018-05-31 | 2021-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | EFuse |
US11121082B2 (en) | 2019-04-17 | 2021-09-14 | International Business Machines Corporation | Sub-ground rule e-Fuse structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1275807A (zh) * | 1999-02-23 | 2000-12-06 | 因芬尼昂技术北美公司 | 垂直熔丝及其制造方法 |
TW201013885A (en) * | 2008-05-12 | 2010-04-01 | Ibm | Efficient interconnect structure for electrical fuse applications |
CN101930965A (zh) * | 2009-06-25 | 2010-12-29 | 国际商业机器公司 | 用于半导体器件的电网结构及其制造方法 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2284300B (en) | 1993-11-10 | 1997-11-19 | Hyundai Electronics Ind | Process for forming fine pattern of semiconductor device |
KR100206597B1 (ko) | 1995-12-29 | 1999-07-01 | 김영환 | 반도체 장치의 미세패턴 제조방법 |
US6100116A (en) | 1998-06-18 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company | Method to form a protected metal fuse |
US6249038B1 (en) * | 1999-06-04 | 2001-06-19 | International Business Machines Corporation | Method and structure for a semiconductor fuse |
US6295721B1 (en) | 1999-12-28 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Metal fuse in copper dual damascene |
TW503518B (en) * | 2000-04-19 | 2002-09-21 | Ibm | Interconnect via structure and method |
US6368902B1 (en) | 2000-05-30 | 2002-04-09 | International Business Machines Corporation | Enhanced efuses by the local degradation of the fuse link |
US6555458B1 (en) | 2002-01-14 | 2003-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fabricating an electrical metal fuse |
US6444503B1 (en) | 2002-02-07 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | Fabricating electrical metal fuses without additional masking |
US6753210B2 (en) | 2002-09-17 | 2004-06-22 | Taiwan Semiconductor Manufacturing Company | Metal fuse for semiconductor devices |
US7323751B2 (en) * | 2003-06-03 | 2008-01-29 | Texas Instruments Incorporated | Thin film resistor integration in a dual damascene structure |
JP2004363376A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 配線及びビアプラグ間の接続構造、及び配線及びビアプラグ間の接続構造を有する半導体装置の製造方法 |
US7345350B2 (en) * | 2003-09-23 | 2008-03-18 | Micron Technology, Inc. | Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias |
US6933591B1 (en) | 2003-10-16 | 2005-08-23 | Altera Corporation | Electrically-programmable integrated circuit fuses and sensing circuits |
US7585614B2 (en) | 2004-09-20 | 2009-09-08 | International Business Machines Corporation | Sub-lithographic imaging techniques and processes |
JP2006165454A (ja) * | 2004-12-10 | 2006-06-22 | Sony Corp | 半導体装置の製造方法および半導体装置 |
US7227207B2 (en) | 2005-03-03 | 2007-06-05 | International Business Machines Corporation | Dense semiconductor fuse array |
US7667289B2 (en) | 2005-03-29 | 2010-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fuse structure having a tortuous metal fuse line |
JP4959267B2 (ja) * | 2006-03-07 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置および電気ヒューズの抵抗値の増加方法 |
US7344959B1 (en) * | 2006-07-25 | 2008-03-18 | International Business Machines Corporation | Metal filled through via structure for providing vertical wafer-to-wafer interconnection |
US7396762B2 (en) * | 2006-08-30 | 2008-07-08 | International Business Machines Corporation | Interconnect structures with linear repair layers and methods for forming such interconnection structures |
US8749020B2 (en) | 2007-03-09 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal e-fuse structure design |
US7956466B2 (en) * | 2008-05-09 | 2011-06-07 | International Business Machines Corporation | Structure for interconnect structure containing various capping materials for electrical fuse and other related applications |
US7862982B2 (en) | 2008-06-12 | 2011-01-04 | International Business Machines Corporation | Chemical trim of photoresist lines by means of a tuned overcoat material |
US8003474B2 (en) | 2008-08-15 | 2011-08-23 | International Business Machines Corporation | Electrically programmable fuse and fabrication method |
US7994060B2 (en) | 2009-09-01 | 2011-08-09 | International Business Machines Corporation | Dual exposure track only pitch split process |
-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1275807A (zh) * | 1999-02-23 | 2000-12-06 | 因芬尼昂技术北美公司 | 垂直熔丝及其制造方法 |
TW201013885A (en) * | 2008-05-12 | 2010-04-01 | Ibm | Efficient interconnect structure for electrical fuse applications |
CN101930965A (zh) * | 2009-06-25 | 2010-12-29 | 国际商业机器公司 | 用于半导体器件的电网结构及其制造方法 |
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