KR101151302B1 - 집적 회로 장치의 퓨즈 구조 - Google Patents

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Abstract

본 발명은 IC 장치의 퓨즈 구조 및 그 제조 방법에 관한 것이다. 본 발명의 퓨즈 구조는 반도체 기판의 일부위에 형성되는 금속함유 전도성 스트립을 포함한다. 상기 반도체 기판 위에 유전체층이 형성되어 상기 전도성의 스트립을 덮는다. 제 1 상호연결부 및 제 2 상호연결부가 상기 유전체층을 통하여 신장되는 비아내에 형성되어 도전층의 일부와 물리적 및 전기적으로 접속된다. 제 1 및 제 2 배선구조가 각각 상기 제 1 및 제 2 상호연결부와 전기적으로 접촉하여 상기 유전체층 위에 형성된다. 상기 상호연결부들 중 하나와 상기 스트립간의 접촉 면적은 미리 선택된 전류가 상기 퓨즈 구조에 인가되었을 때 전자이동이 나타나도록 선택된다.

Description

집적 회로 장치의 퓨즈 구조 {FUSE STRUCTURE OF INTEGRATED CIRCUIT DEVICES}
본 발명은 집적 회로(Integrated Circuit; IC) 장치에 관한 것으로, 특히 IC 장치에 사용되는 퓨즈 구조에 관한 것이다.
디램(Dynamic Random Access Memory;DRAM)과 에스램(Static Random Access Memory;SRAM)과 같은 많은 IC들은 퓨즈를 사용한다. 퓨즈는 전체 IC의 기능성을 유지시키기 위하여 제조 결함이 있는 회로소자를 대체할 수 있는 여분의 회로 소자와의 접속을 제공한다. 또한, 퓨즈는 장치 제조자로 하여금 전압 선택권이나 패키징 핀 아웃 선택권과 같은 제품 선택권을 가질 수 있도록 하여, 하나의 기본적인 제품 설계가 여러 서로 다른 최종 제품을 위해 사용될 수 있다.
일반적으로, 두 종류의 퓨즈가 오늘날 사용되고 있다. 첫 번째 종류는 외부의 열원, 예를 들어, 레이저 빔을 사용하여 퓨즈를 끊는 것이고, 두 번째 종류는 전류를 퓨즈 소자를 통해 흘려 보내 퓨즈를 끊는 것이다. 이 중에서, 퓨즈 끊김 동작이 회로 테스트와 관련하여 자동화될 수 있기 때문에 두 번째 종류, 즉, 전기퓨즈(electrical fuses; E-fuses)를 선호한다.
도 1 내지 3은 전류를 사용하여 선택적으로 끊기고 프로그램 될 수 있는 종래의 전기 퓨즈를 도시한 것이다. 도 1 및 2는 손상되지 않은 혹은 끊기지 않은 퓨즈 구조(15)로 이루어진 IC(10)의 일부의 평면도와 단면도를 각각 나타낸 것이다. 도 1에 도시된 바와 같이, 퓨즈 구조(15)는 절연층(20) 위에 형성되며, 전도성의 실리사이드층(40)과 전기적으로 접촉하는 두 개의 컨택트(30A, 30B)로 구성된다. 도 2에 도시한 바와 같이, 상기 실리사이드층(40)은 폴리실리콘층(50) 위에 배치된다. 실리사이드층(40)과 폴리실리콘층(50)은 일반적으로 절연층(20)상에 적층(55)으로 배열된다. 일반적으로, 절연층(20)은, 예를 들어, 단결정 실리콘이 될 수 있는 반도체 기판(60)상에 침적되거나 성장된 산화물층(oxide layer)이다. 또한, 퓨즈 구조(15)는 보통 반도체 기판(60) 위에 형성되는 다른 장치들(도시하지 않음)과의 전기적 절연을 위하여 절연층(70)으로 덮여있다.
도 1 및 2에 나타낸 종래의 퓨즈 구조(15)의 프로그래밍 및 동작시, 퓨즈 구조(15)에 흐르는 전류는 일반적으로 하나의 컨택트(30A)로부터 실리사이드층(40)을 통하여 다른 컨택트(30B)로 흐른다. 전류가 퓨즈 구조(15)의 소정 임계 전류를 초과하는 레벨로 증가하는 동안, 실리사이드층(40)은, 예를 들어 녹아 그 상태가 바뀌게 되어 상기 구조의 저항을 변경시킨다. 여기서, 센싱 회로(예를 들어, 센스 앰프)의 감도에 따라 저항의 변화가 크지 않아도 퓨즈가 '끊긴'것으로 여겨질 수 있다는 것을 유의해야 한다. 따라서, 퓨즈를 '끊는다'라는 용어는 저항의 크지 않은 변화 혹은 완전한 개방 회로의 생성을 광범위하게 포함하는 것으로 고려될 수 있다. 도 3은 퓨즈 구조(15)가 프로그래밍된(끊긴) 후의 도 2에 나타낸 퓨즈 구 조(15)의 단면도를 보여 주고 있다. 프로그래밍 전류는 실리사이드층(40)을 효과적으로 녹이거나 혹은 영역(75)에 있는 실리사이드층(40)의 상태를 변화시켜서 종래의 퓨즈 구조(15)를 끊어 실리사이드층(40) 내에서의 불연속부(85)를 형성하고 실리사이드층(40)내의 불연속부(85)의 어느 한쪽 위에 응집체(80)를 형성한다.
도 1 내지 3에 도시한 퓨즈 구조(15)의 절연층(20), 폴리실리콘층(50) 및 실리사이드층(40)은 일반적으로 금속 산화 반도체(MOS) 트랜지스터(도시하지 않음)의 게이트 구조의 제조시 반도체 기판(60) 위에서 제조되기 때문에 퓨즈 구조를 제조하기 위하여 전체 제조 공정에 어떤 공정 단계를 부가하는 것은 아니다.
그러나, 장치의 집적도가 계속 증가함에 따라 폴리실리콘 게이트는 폴리 공핍(poly depletion)에 의하여 더욱 불리한 영향을 받는다. 금속 게이트는 폴리 공핍을 겪지 않기 때문에 폴리실리콘 게이트를 금속을 포함하는 게이트로 교체하여 폴리 공핍과 관련한 문제점을 극복하는데 많은 관심이 있어 왔다. 티타늄(Ti), 텅스텐(W) 및 탄탈늄(Ta)과 같은 몇몇 내화성 금속과 그 질화물이 MOS 장치에 있어서 금속함유 게이트 전극의 바람직한 구성요소로서 입증되어 왔다.
종래의 폴리실리콘 게이트의 금속함유 게이트로의 대체는, 만약 퓨즈 구조(15)의 제조가 제조 공정에 통합되어질 것이라면, 금속층이 퓨즈 구조(15)에서 실리사이드층(40)을 대체하여야 한다는 것을 의미한다. 금속함유 게이트와 동일한 제조 단계에서 형성될 수 있는 금속함유 퓨즈는 전도성의 실리사이드층(40)으로 이루어진 종래의 퓨즈 구조(15)를 전기적으로 끊어지게 하는 수단인 응집체를 일으키는 전류에 의하여 끊어지지가 않는다. 이와 같이, 금속함유 퓨즈를 프로그래밍하는 것은 문제가 될 수 있다.
따라서, 추가적인 공정 단계 없이도 제조될 수 있으며 전류를 사용하여 프로그래밍 될 수 있는 신뢰할 만한 퓨즈 구조가 필요하다.
본 발명의 일 실시예에 따르면, 퓨즈 구조는 반도체 기판의 일부위에 형성되고 제 1 방향으로 신장되며 일정한 선폭을 가지는 금속함유 전도성 물질의 스트립을 포함한다. 유전체층이 상기 전도층을 덮는다. 상기 유전체층 내에는 제 1 상호 연결부 및 제 2 상호연결부를 각각 포함하는 제 1 비아 및 제 2 비아가 존재한다. 상기 제 1 상호연결부는 상기 스트립상의 제 1 위치와 물리적 및 전기적으로 접촉하고 있으며, 상기 제 2 상호연결부는 상기 스트립상의 제 2 위치와 물리적 및 전기적으로 접촉하고 있다. 상기 전도성 스트립상의 상기 제 1 및 제 2 위치는 실리콘을 포함하지 않는다. 상기 유전체층 상부에는 상기 제 1 상호연결부와 전기적으로 접속되는 제 1 배선구조와 상기 제 2 상호연결부와 전기적으로 접속되는 제 2 배선구조가 존재한다.
상세한 설명은 첨부한 도면을 참조하여 하기의 실시예에서 기술된다.
상기의 퓨즈 구조의 장점 중 하나는 퓨즈 구조가 금속함유 게이트구조의 형성 공정 혹은 IC소자의 상호연결구조의 형성 공정시 제조될 수 있다는 것이며, 이 는 퓨즈 구조가 추가적인 공정 단계 혹은 마스크 없이도 제조될 수 있다는 것을 의미한다. 종래의 실리사이드를 포함하는 퓨즈를 프로그래밍하기 위한 '응집체 (agglomeration)' 메커니즘과 비교해 볼 때 위에서 본 발명의 퓨즈 구조를 프로그래밍하기 위한 '전자이동(electromigration)' 매커니즘은 더 높은 복구율, 더 용이한 복구, 불확실성 및 복잡성의 감소라는 장점을 가지며 더 유연하게 응용하여 IC 장치 구조에 통합될 수 있다.
하기의 설명은 본 발명의 일반적인 원리를 기술할 목적으로 주어지는 것이며 한정하는 의미로 받아들여서는 안된다. 본 발명의 범위는 첨부한 청구의 범위를 참조하여 최선으로 결정된다.
본 발명은 금속함유 퓨즈와 반도체 기판상에 상기 금속함유 퓨즈를 형성하는 방법에 관한 것이다. 본 발명에 따른 금속함유 퓨즈는 IC 내에서 다양하게 응용하여 사용될 수 있다. 즉, IC에 집적되는 소정 세트의 퓨즈의 프로그래밍에 따라, 메모리 회로에서 리던던시(redundancy)용으로, 그리고 일반적인 반도체칩이 몇몇의 서로 다른 응용에 사용될 수 있는 맞춤화 계획용으로 사용될 수 있다.
도 4 및 5는 예시적인 퓨즈 구조(101)를 포함하는 집적회로의 일부의 평면도 및 단면도를 각각 나타낸 것이다. 퓨즈 구조는 일반적으로 단결정 실리콘의 웨이퍼인 반도체 기판(102) 위에 형성된다. 본 발명의 몇몇 실시예에서 절연층이나, 장치를 형성하는 다중층과 같은 다양한 층(도시하지 않음)이 퓨즈 구조(101)와 반도체 기판(102) 사이에 게재될 수 있음을 본 발명이 속하는 분야의 통상의 지식을 가진 자는 이해할 수 있을 것이다. 예를 들어, 퓨즈 구조(101)는, 퓨즈 구조(101)를 하부의 임의의 구조(도시하지 않음)와 전기적 및 열적으로 절연시키는 게이트 산화물(도시하지 않음) 위에 형성될 수 있다.
퓨즈 구조(101)는 금속함유 전도성 물질(104)의 스트립을 포함한다. 상기 스트립(104)은 유전체층(106)으로 덮여 있다. 상기 퓨즈 구조(101)는, 상기 유전체층(106) 내에 있는 비아를 통하여 신장되며 스트립(104)과 물리적 및 전기적으로 접속되어 있는 제 1 상호연결부(108A)를 더 포함한다. 상기 제 1 상호연결부(108A)의 하부면과 상기 스트립(104)의 최상부면과의 접촉 영역은 제 1 인터페이스(135)를 정의한다. 퓨즈 구조(101)는 또한 유전체층(106) 내에 있는 비아를 통하여 신장되며 스트립(104)과 물리적 및 전기적으로 접속되어 있는 제 2 상호연결부(108B)를 더 포함한다. 상기 제 2 상호연결부(108B)의 하면과 상기 스트립(104)의 최상부면과의 접촉 영역은 제2인터페이스(145)를 정의한다. 제 1 인터페이스(135)와 제 2 인터페이스(145) 사이의 금속함유층(104)은 일반적으로 스트립(104)의 퓨즈 영역(102)를 정의한다. 상기 스트립(104)에 접속된 단부의 맞은편의 제 1 상호연결부(108A)의 단부는 제 1 배선구조(110A)와 전기적으로 접속된다. 유사하게 스트립(104)과 접속되지 않은 제 2 상호연결부(108B)의 단부는 제 2 배선구조(110B)와 접속된다. 유전체층(106)은 제 1 및 제 2 배선구조(110A, 110B)를 하부의 스트립(104)로부터 전기적으로 절연시키며, 또한 제 1 및 제 2 상호연결부(108A, 108B)를 서로 절연시킨다. 도 5의 실시예에서, 제 1 배선구조(110A)는 스트립(104)의 한쪽 단부를 전기접지부(180)와 전기적으로 접속시키는 반면에 제 2 배선구조(110B) 는 스트립(104)의 맞은쪽 단부를 전원(190)에 전기적으로 접속시킨다. 또 다른 실시예에서, 배선구조(110A, 110B)는 퓨즈 구조(101)를 다른 IC 소자 혹은 장치(도시하지 않음)에 연결시킬 수도 있다.
제 1 및 제 2 상호연결부(108A, 108B)와 함께 금속함유 전도성 스트립(104)은 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au), 혹은 그 합금과 같은 금속으로 구성될 수 있다. 상기 금속함유 전도성 스트립(104)은 단일의 금속함유층으로 구성되거나 다수의 적층된 금속함유 서브층 및 최상부층의 적층물로 구성될 수도 있다. 제 1 및 제 2 상호연결부(108A, 108B)와 접속하는 스트립(104)의 표면은 실리콘을 포함하지 않는 것이 바람직하며, 따라서 적층된 스트립(104)의 최상부층은 실리콘이 없는 것이 바람직하다. 마찬가지로, 만일 스트립(104)이 적층물 대신 단일층으로 구성되면, 그 층을 구성하는 물질은 실리콘을 함유하지 않아야 한다. 또한, 제 1 및 제 2 상호연결부(108A, 108B)는 상호연결부(108A, 108B)와, 스트립(104) 및 유전체층(106) 둘 다의 사이에 게재되는 질화 티타늄(TiN)과 같은 배리어금속(도시하지 않음)을 더 포함할 수 있다. 유전체층(106)은 PSG (phosphosilicate glass), USG (undoped phosphosilicate glass), BPSG (borophosphosilicate glass), OSG (organosilicate glass) 혹은 이산화 실리콘(silicon dioxide)과 같은 물질로 구성된, 예를 들어, 층간 유전체(interlayer dielectric; ILD)층으로 이루어진다. 배선구조(110A, 110B)는 알루미늄 혹은 구리와 같은 표준 금속화 공정에서 사용되는 금속으로 구성될 수 있다. 도 5에 나타낸 실시예는 표준 금속화 공정을 사용하여 형성되는 알루미늄 배선 구조(110A, 110B)로 구성된 것이다.
도 4에 나타낸 바와 같이, 스트립(104)과 배선구조(110A, 110B)는 모두 도 4에 나타낸 X축 방향을 따라 신장되는 그것들의 길이를 따라 실질적으로 일정한 선폭을 가진다. 상기 스트립(104)과 배선구조(110A, 110B)는 또한 도 4에 나타낸 X축에 평행한 방향을 따라 모두 신장된다는 점에서 실질적으로 평행하다. 다시 말하면, 배선구조(110A, 110B)와 스트립(104)의 길이축은 평행하다.
상기 예시적인 퓨즈 구조(101)에서 제 1 인터페이스(135)와 제 2 인터페이스(145)는 유사한 면적을 가지도록 형성된다. 상기 인터페이스들(135, 145)의 면적은, 제 2 인터페이스(145)에서 전자이동(electromigration;EM)을 일으키기 위하여 전원(190)에 의하여 퓨즈 구조(101)로 인가되는 전류가 제2인터페이스(145)에서 아주 큰 전류밀도를 발생시키도록 충분히 작게 선택된다. 전자이동은 제 2 상호연결부(108B)를 스트립(104)과 전기적으로 절연시키게 되어 퓨즈 구조(101)를 끊는다. 본 발명에 따른 퓨즈 구조(101)의 전형적인 응용에서는 미리 선택된 전압 혹은 전류를 인가하는 표준 전원을 사용하는 것이 바람직하다. 일단 퓨즈 구조(101)에 인가될 전류가 선택되면, 본 발명이 속한 분야에 통상의 지식을 가진 자라면 인터페이스(135, 145)가 전자이동을 발생시키기 위해 어떤 면적이 되어야 하는지를 결정할 수 있다. 정확한 인터페이스 면적은 미리 선택된 전류뿐만 아니라 제 2 상호연결부(108B) 및 스트립(104)을 형성하는 물질에 의해서도 좌우된다.
전자이동이 제 2 상호연결부(108B)를 스트립(104)으로부터 절연시킬 수 있는 두 가지 가능한 방법을 도 6 및 도 7에 나타내었다. 도 6에서는 전자이동이 제 2 인터페이스(145)를 해체시켜 제 2 상호연결부(108B)와 스트립(104)간에 갭(170)을 발생시킨다. 도 7에서는 제 2 상호연결부(108B)가 스트립(104)으로 부터 절연되지만 전자이동이 스트립(104) 내에서 갭(170)을 개방시켜 스트립(107)이 두 개의 부분(104A, 104B)으로 분리된다. 본 실시예에서, 제 2 인터페이스(145)는 약 1 - 1x10-4 μm2의 면적을 가진다. 본 실시예의 퓨즈 구조(101)를 프로그램하기 위하여 약 0.5 - 5.0 V의 전압(도시하지 않음)이 전원(190)에 의하여 퓨즈 구조(101)에 인가되어 제 2 인터페이스(145) 내에서 약 0.1 - 100 A/μm2의 제 1 전류밀도를 형성한다. 규정된 전류밀도가 제 2 인터페이스(145)에서 전자이동을 일으킬 정도로 크기 때문에 퓨즈 구조가 끊긴다.
도 4에서의 상호연결부(108A, 108B)는 정사각형의 단면을 가지는 것으로 도시되어 있으나, 다른 실시예에서 상호연결부(108A, 108B)의 단면은 다른 형태가 될 수 있다. 본 발명이 속한 분야에 통상의 지식을 가진 자라면 알 수 있는 바와 같이 본 발명의 여러 실시예를 수행함에 있어 가장 중요한 기준은 상호연결부(108A, 108B)의 단면적이며 이는 전자이동을 발생시키기 위하여 퓨즈 구조(101)에 인가되는 전류가 제 2 인터페이스(145)에서 매우 큰 전류밀도를 발생시킬 수 있도록 충분히 작은 면적을 가져야만 하는 제 2 인터페이스의 면적을 정의한다. 도 8a에 나타낸 실시예에서, 제 2 상호연결부(108B)는 원형의 단면을 가지며 도 8b에서 제 2 상호연결부(108B)는 다수의 서브플러그(150)의 어레이를 포함하는 플러그로 구성된다. 서브플러그(150)는 약 0.2 - 0.01 μm의 직경을 가질 수 있으며 서브플러그들간에 약 0.5 - 0.02 μm의 피치를 가지고 배열될 수 있다. 도 9는 상호연결 부(108A, 108B)의 단면이 실질적으로 사각형인 퓨즈 구조(101)의 실시예의 일부의 평면도를 나타낸 것이다.
도 10 및 11은 스트립(104)이 신장되는 방향에 직각인 방향을 따라 신장되는 배선구조(110A, 110B)를 포함하는 퓨즈 구조(101)의 실시예의 평면도 및 단면도를 각각 나타낸 것이다. 다시 말해, 배선구조(110A, 110B)와 스트립(104)의 길이축은 서로 직각이다. 도 10에 나타낸 좌표계의 관점에서 배선구조(110A, 110B)는 Y축에 평행한 반면 스트립(104)은 X축에 평행하다. 도 4에 나타낸 실시예와 마찬가지로 배선구조(110A, 110B)는 표준 알루미늄 금속화 공정을 사용하여 유전체층(106) 위에 형성될 수 있다. 배선구조(110A, 110B) 하부에 있는 도 10 및 11에서의 퓨즈 구조(101) 부분은 앞에서 기술한 도 4 및 5에서의 퓨즈 구조(101)와 동일하다. 상호연결부(108A, 108B)가 실질적으로 사각형의 단면을 가지도록 도 10 및 11에서 실시예의 변형이 가능하다.
도 5 및 11에 나타난 실시예에서 배선구조(110A, 110B)는 표준 알루미늄 금속화 공정을 사용하여 제조될 수 있다. 본 발명의 또 다른 실시예에서 배선구조(110A, 110B)는 구리 혹은 구리합금으로 구성될 수 있으며, 다마신 (damascene) 혹은 이중 다마신(dual-damascene) 공정을 사용하여 제조될 수 있다. 도 13은 배선구조(110A, 110B)와 상호연결부(108A, 108B)가 구리로 이루어지며 이중 다마신 공정을 사용하여 제조된 도 4의 실시예의 단면도를 나타낸 것이다. 제 1 상호연결부(108A)와 제 2 상호연결부(108B)는 상호연결부(108A, 108B)와 스트립(104) 사이, 상호연결부(108A, 108B)와 유전체층(106) 사이, 그리고 배선구조(110A, 110B)와 유 전체층(106) 사이에 게재되는 질화 티타늄과 같은 배리어 금속(도시하지 않음)을 더 포함한다. 구리함유 물질이 상호연결부(108A, 108B) 및 배선구조(110A, 110B)에 사용될 때, 기판(102), 스트립(104) 및 유전체층(106)과 같은 퓨즈 구조(101)의 다른 소자들은 도 5의 실시예에서 사용된 동일한 물질로부터 제조될 수 있다. 특히, 스트립(104)은 텅스텐(W), 알루미늄(Al), 은(Al), 금(Au), 혹은 그 합금과 같은 금속함유 물질로 구성될 수 있으며, 단일의 금속함유층 혹은 다수의 적층된 금속함유 서브층을 포함하는 적층막으로 형성될 수 있다. 패터닝된 금속함유층(104)의 상부면은 실리콘을 포함하지 않는 것이 바람직하다. 유전체층(106)은 PSG(phosphosilicate glass), USG (undoped phosphosilicate glass), BPSG(borophosphosilicate glass), OSG(organosilicate glass) 혹은 이산화 실리콘(silicon dioxide)과 같은 물질로 구성된, 예를 들어, 층간 유전체(interlayer dielectric; ILD)층으로 이루어질 수 있다. 도 5에 나타낸 실시예에서와 같이 도 13에 나타낸 실시예에서 본 발명이 속한 분야에 통상의 지식을 가진 자라면 절연층 혹은 장치를 형성하는 다중층들과 같은 여러 층들(도시하지 않음)이 퓨즈 구조(101)와 반도체 기판(102) 사이에 게재될 수 있음을 이해할 수 있을 것이다. 예를 들어, 퓨즈 구조(101)는 퓨즈 구조(101)를 임의의 하부구조(도시하지 않음)와 전기적으로 그리고 열적으로 절연시키는 게이트 산화물(도시하지 않음) 위에 형성될 수 있다.
도 14는 배선구조(110A, 110B)와 상호연결부(108A, 108B)가 구리로 이루어지며 이중 다마신 공정을 사용하여 제조된 도 10의 실시예의 단면도를 나타낸 것이 다. 앞에서 서술한 도 13의 실시예에서와 마찬가지로, 제 1 상호연결부(108A)와 제 2 상호연결부(108B)는 상호연결부(108A, 108B)를 스트립(104)과 유전체층(106)으로 부터 분리시키는 질화 티타늄과 같은 배리어 금속(도시하지 않음)을 더 포함한다. 상호연결부(108A, 108B)와 배선구조(110A, 110B) 이외의 퓨즈 구조(101)의 소자에 대한 물질은 도 5 및 13의 실시예에서와 마찬가지로 동일한 방법으로 선택될 수 있다.
상기의 모든 예시적인 실시예에서의 퓨즈 구조(101)는 모두 동일한 방법으로 프로그래밍된다. 즉, 전자이동이 인터페이스에서 일어나도록 제2인터페이스(145)에서 매우 높은 전류밀도를 생성시키는 퓨즈 구조(101)를 통하여 전류가 흐른다. 본 발명이 속한 분야에 통상의 지식을 가진 자라면 이해할 수 있듯이, 전류밀도가 충분히 높은 레벨에 도달할 때 전자이동이 발생하며 제 2 인터테이스(145)에서의 전류밀도는 퓨즈 구조(101)에 걸리는 전압과 퓨즈 구조(101)의 저항 (전류는 오옴의 법칙에 의하여 전압과 저항과 관련된다) 그리고 제 2 인터테이스(145)의 면적(전류밀도=전류/면적)에 의하여 결정된다.
상기에서는 발명의 바람직한 실시예들을 예로 들어 그리고 그 관점에서 설명하였지만, 본 발명은 상기에 개시된 실시예들에 한정되지 않음을 이해 할 수 있을 것이며 오히려 해당 기술 분야에 통상의 지식을 가진 자라면 다양한 변형 및 유사한 배열을 포함할 수 있다는 것을 알 수 있을 것이다. 따라서, 첨부된 청구항의 범위는 그와 같은 모든 변형 및 유사한 배열을 포함할 수 있도록 최광의로 해석되어야 한다.
도 1은 종래의 퓨즈 구조의 평면도를 나타낸 것이다.
도 2는 도 1의 라인 2-2를 따라 절취한 단면도를 나타낸 것이다.
도 3은 종래의 퓨즈 구조가 프로그래밍 된 후의 도 2에 도시된 단면도를 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 예시적인 퓨즈 구조의 평면도를 나타낸 것이다.
도 5는 도 4의 라인 5-5를 따라 절취한 단면도를 나타낸 것이다.
도 6 및 도 7은 본 발명에 따른 예시적인 퓨즈 구조가 프로그래밍된 후의 도 5에 도시된 단면도를 나타낸 것이다.
도 8a 및 8b는 상호 연결부 108B의 다른 실시예의 평면도를 나타낸 것이다.
도 9는 본 발명의 다른 실시예에 따른 예시적인 퓨즈 구조의 평면도를 나타낸 것이다.
도 10은 본 발명의 또 다른 실시예에 따른 예시적인 퓨즈 구조의 평면도를 나타낸 것이다.
도 11은 도 10의 라인 5-5를 따라 절취한 단면도를 나타낸 것이다.
도 12는 본 발명의 또 다른 실시예에 따른 예시적인 퓨즈 구조의 평면도를 나타낸 것이다.
도 13은 본 발명에 따른 퓨즈 구조의 또 다른 실시예의 도 4의 라인 5-5를 따라 절취한 단면도를 나타낸 것이다.
도 14는 본 발명에 따른 퓨즈 구조의 또 다른 실시예의 도 4의 라인 5-5를 따라 절취한 단면도를 나타낸 것이다.

Claims (17)

  1. 반도체 기판의 일부위에 배치되고, 제1방향으로 신장되며 일정한 선폭을 가지는 금소함유 전도성 스트립;
    상기 반도체 기판 상부에 배치되어 상기 스트립을 덮는 유전체층;
    상기 유전체층을 통하여 신장되고, 상기 스트립의 최상부면에 물리적 및 전기적으로 접촉하며, 각각 제 1 인터페이스 및 제 2 인터페이스에서 상기 스트립과 접촉하는 제 1 상호연결부 및 제 2 상호연결부;
    상기 유전체층 위에 형성되며 상기 제 1 상호연결부와 전기적으로 접촉하는 제 1 배선구조; 및
    상기 유전체층 위에 형성되며 상기 제 2 상호연결부와 전기적으로 접촉하는 제 2 배선구조를 포함하며,
    상기 스트립의 최상부면은 실리콘이 없는 물질로 이루어지고, 상기 스트립은 상기 반도체 기판과 물리적으로 접촉하는 단일 금속함유층이며,
    상기 제 2 인터페이스의 면적은, 기설정된 크기의 전류가 인가되었을 때, 0.1 - 100 A/μm2 범위의 전류 밀도를 가질 수 있도록 설계되며, 상기 제2 인터페이스는 상기 기설정된 크기의 전류 인가 시 전자 이동을 일으키는 것을 특징으로 하는 퓨즈 구조.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 배선구조는 상기 스트립이 신장되는 방향에 평행한 방향을 따라 신장됨을 특징으로 하는 퓨즈 구조.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 배선구조는 스트립이 신장되는 방향에 수직인 방향을 따라 신장됨을 특징으로 하는 퓨즈 구조.
  4. 제 1 항에 있어서,
    상기 제 2 인터페이스의 면적은 1 - 1x10-4 μm2임을 특징으로 하는 퓨즈 구조.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 배선구조와 제 2 배선구조는 구리로 이루어짐을 특징으로 하는 퓨즈 구조.
  7. 제 1 항에 있어서,
    상기 스트립은 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au)으로 구성된 그룹으로부터 선택되는 금속으로 이루어짐을 특징으로 하는 퓨즈 구조.
  8. 제 1 항에 있어서,
    상기 제 1 상호연결부와 제 2 상호연결부는 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au)으로 구성된 그룹으로부터 선택되는 금속으로 이루어짐을 특징으로 하는 퓨즈 구조.
  9. 제 1 항에 있어서,
    상기 제 1 배선구조 및 제 2 배선구조는 알루미늄으로 이루어짐을 특징으로 하는 퓨즈 구조.
  10. 제 1 항에 있어서,
    상기 제 1 상호연결부와 및 제 2 상호연결부는 구리로 이루어짐을 특징으로 하는 퓨즈 구조.
  11. 제 1 항에 있어서,
    상기 스트립은 적층물로 이루어짐을 특징으로 하는 퓨즈 구조.
  12. 반도체 기판의 일부분위에, 제 1 방향으로 신장되고 일정한 선폭을 가지는 금소함유 전도성 물질의 스트립을 침적하는 단계;
    상기 반도체 기판 상부에 상기 스트립을 덮는 유전체층을 침적하는 단계;
    상기 스트립의 최상부면으로 신장되는 상기 유전체층 내에 제 1 비아 및 제 2 비아를 형성하는 단계;
    상기 제 1 및 제 2 비아에 전도성 물질을 침적하여. 제 1 인터페이스에서 상기 스트립의 최상부면과 접촉하는 상기 제 1 비아내에 제 1 상호연결부를 형성하며 제 2 인터페이스에서 상기 스트립의 최상부면과 접촉하는 상기 제 2 비아내 제 2 상호연결부를 형성하는 단계; 및
    상기 유전체층의 상부에, 상기 제 1 상호연결부와 전기적으로 접촉하는 제 1 배선구조와 상기 제 2 상호연결부와 전기적으로 접촉하는 제 2 배선구조를 형성하는 단계를 포함하며,
    상기 스트립의 최상부면은 실리콘이 없는 전도성 물질로 이루어지고,
    상기 스트립은 상기 반도체 기판과 물리적으로 접촉하는 단일 금속함유층이며,
    상기 제 2 인터페이스의 면적은, 기설정된 크기의 전류가 인가되었을 때, 0.1 - 100 A/μm2 범위의 전류 밀도를 가질 수 있도록 설계되며, 상기 제2 인터페이스는 상기 기설정된 크기의 전류 인가 시 전자 이동을 일으키는 것을 특징으로 하는 퓨즈 구조의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 상호연결부와 제 2 상호연결부는 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au)으로 구성된 그룹으로부터 선택되는 금속으로 이루어짐을 특징으로 하는 퓨즈 구조의 제조 방법.
  14. 제 12 항에 있어서,
    상기 스트립은 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au)으로 구성된 그룹으로부터 선택되는 금속으로 이루어짐을 특징으로 하는 퓨즈 구조의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 비아내에 전도성 물질을 침적하는 단계는 베리어층을 침적하는 것으로 이루어짐을 특징으로 퓨즈 구조의 제조 방법.
  16. 제 12 항에 있어서,
    상기 제 1 상호연결부와 및 제 2 상호연결부는 구리로 이루어짐을 특징으로 하는 퓨즈 구조의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 비아내에 전도성 물질을 침적하는 단계와 상기 유전체층의 상부에 제 1 및 제 2 배선구조를 형성하는 단계는 이중 다마신(dual-damascene) 공정에 의하여 수행됨을 특징으로 퓨즈 구조의 제조 방법.
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