TWI453888B - 熔絲結構及其製造方法 - Google Patents

熔絲結構及其製造方法 Download PDF

Info

Publication number
TWI453888B
TWI453888B TW098135053A TW98135053A TWI453888B TW I453888 B TWI453888 B TW I453888B TW 098135053 A TW098135053 A TW 098135053A TW 98135053 A TW98135053 A TW 98135053A TW I453888 B TWI453888 B TW I453888B
Authority
TW
Taiwan
Prior art keywords
wire
metal
interconnect
fuse structure
interface
Prior art date
Application number
TW098135053A
Other languages
English (en)
Other versions
TW201019456A (en
Inventor
Harry Chuang
Kong Beng Thei
Sheng Chen Chung
Mong Song Liang
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201019456A publication Critical patent/TW201019456A/zh
Application granted granted Critical
Publication of TWI453888B publication Critical patent/TWI453888B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

熔絲結構及其製造方法
本發明係關於積體電路裝置，且特別是關於積體電路裝置內所應用之一種熔絲結構(fuse structure)。
目前於如動態隨機存取記憶體(dynamic random access memory,DRAM)與靜態隨機存取記憶體(static random access memory,SRAM)等眾多積體電路裝置中皆已使用了熔絲(fuse)。熔絲可連結於用以替代具有製程缺陷的電路元件之備用電路元件(redundant circuit elements)，藉以維持積體電路的整體功能。再者，熔絲的應用有助於裝置製造商進行產品特定的選擇，例如電壓特定、封裝物輸出(pin-out)特定的選擇，以便採用基本的產品設計便足以達成多種不同特定的產品應用。
一般來說，當今已見有兩種的熔絲元件的應用。第一種熔絲元件係為藉由如雷射光束之一外部熱源以截斷此熔絲元件。第二種熔絲元件則為採用電流流通熔絲構件方式以截斷熔絲元件，故其亦稱為電子熔絲(electrical fuses,E-fuses)。上述兩種熔絲元件中，係以第二種熔絲元件為較佳之選擇，其所應用熔絲元件的截斷程序可於電路測試時自動地進行。
第1-3圖顯示了一種習知電子熔絲(E-fuse)，其可藉由電流方式而選擇地截斷(blown)或編程(programmed)之。第1圖與第2圖分別顯示了位於一積體電路10之一部內之電子熔絲的上視圖與剖面圖。在此，電子熔絲主要包括了初使且尚未截斷之熔絲結構15。如第1圖所示，熔絲結構15係形成於一絕緣層20之上，且包括了電性接觸於導電矽化物層40之兩接觸物30A與30B。如第2圖所示，導電矽化物層40係形成於多晶矽層50之上。導電矽化物層40與多晶矽層50形成了位於絕緣層20上之堆疊物55。一般而言，絕緣層20為沈積或成長於一半導體基板60上之一氧化物層，而半導體基板60例如為單晶矽材質之基板。再者，熔絲結構15通常為一絕緣層70所覆蓋，以電性絕緣熔絲結構15與形成於半導體基底60上之其他裝置(未顯示)。
於如第1圖與第2圖所示之習知熔絲結構15的編程與操作時，電流通常藉由自接觸物30A處流經導電矽化物層50而抵達另一接觸物30B處而通過熔絲結構15。當所通過之電流增加至超過熔絲結構15之臨界電流值之一程度時，導電矽化物層40將藉由如熔解方式而改變其狀態，進而改變了熔絲結構15的電阻值。值得注意的是根據感測電路(例如感測放大器)的感測度，當熔絲之電阻值的改變量並不大時熔絲可認定為處於”截斷(blown)”狀態。如此關於熔絲之”截斷”描述廣義地涵蓋了電阻值的少量變化或完整斷電路(open circuit)的形成。
第3圖繪示了第2圖內所示之熔絲結構15經編程後(即截斷後)的剖面情形。編程電流藉由有效地熔化或改變區域75處之導電矽化物層40的狀態而截斷了此習知熔絲結構15，進而於導電矽化物層40內形成了不連續處85以及於鄰近導電矽化物層40內不連續處85附近的凝聚物(agglomeration)80。
如第1-3圖所示之熔絲結構15內的絕緣層20、多晶矽層50以及導電矽化物層40係通常於半導體基底60上製作金氧半導體電晶體(未顯示)的閘極結構時同時形成，如此熔絲結構的製作並不會於整體製程中增加額外步驟。
然而，隨著元件密度的持續縮減，多晶矽閘極將受到多晶矽空乏(poly depletion)現象的負面影響。由於金屬閘極並不會受到上述多晶矽空乏的負面影響，因而便受到注目並進而採用含金屬閘極(metal-containing gate)以取代多晶矽閘極，藉以克服多晶矽空乏的相關問題。目前已發展出於金氧半導體電晶體內之閘電極中採用如鈦、鎢與鉭之多種耐火金屬及其氮化物的應用。
藉由含金屬閘極取代習知多晶矽閘極時，基於熔絲結構15的製作時係整合於閘極的製造過程內，故上述熔絲結構15內之導電矽化物層40將為一金屬層所取代。因此，含金屬熔絲(metal-containing fuse)將於如含金屬閘極(metal-containing gate)的製作中於相同之製程步驟中形成，然而其將無法藉由如同習知電性地截斷包括導電矽化物40之習知熔絲結構15般採用電流流通方式於其內造成凝聚物而截斷之。如此，於編程含金屬熔絲時將遭遇困難。
有鑑於此，本發明提供了較為可靠之一種熔絲結構及其製造方法，其無須額外之製程步驟，且可採用電流方式以編程之。
依據一實施例，本發明提供了一種熔絲結構，包括：一含金屬導線，設置於一半導體基板之一部上，其中該含金屬導線係沿著一第一方向延伸且具有一均勻線寬；一介電層，設置於該半導體基板上，以覆蓋該含金屬導線；一第一內連物以及一第二內連物延伸並穿過該介電層，分別實體地且電性地接觸該含金屬導線之一頂面，其中該第一內連物於一第一介面處接觸了該含金屬導線而該第二內連物於一第二介面處接觸了該含金屬導線；一第一導線，形成於該介電層上並電性連結該第一內連物；以及一第二導線，形成於該介電層上並電性連結該第二內連物，其中該含金屬導線之該頂面包括一不含矽材料且該第二介面具有一足夠小區域以使得應用一預先選擇電流時於該第二介面處產生電致變遷效應。
依據另一實施例，本發明提供了一種熔絲結構之製造方法，包括：形成一含金屬導線於一半導體基板之一部上，該含金屬導線沿一第一方向延伸並具有一均勻線寬；沈積一介電層於該半導體基板上，以覆蓋該含金屬導線；形成一第一介層開口與一第二介層開口於該介電層內，以露出該含金屬導線之一頂面；沈積一導電材料於該第一介層開口與該第二介層開口內，以形成一第一內連物於第一介層開口內並於一第一介面處接觸了該含金屬導線之頂面，以及形成一第二內連物於該第二介層開口內並於一第二介面處接觸了該含金屬導線之頂面；以及形成第一導線與第二導線於該介電層之頂面上，其中第一導線電性連結該第一內連物，而該第二導線電性連結該第二內連物，其中該含金屬導線之該頂面係為不含矽之導電材料。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
本發明係關於含金屬熔絲(metal-containing fuse)以及於半導體基板上形成上述含金屬熔絲之方法。依據本發明實施例之含金屬熔絲適用於積體電路中之多種應用，例如作為記憶線路(memory circuits)內之備用線路以及應用於客製化系統(customization schemes)中可依照編程位於積體電路內之特定組熔絲而改變其功能的通用晶片之內。
第4圖與第5圖分別顯示了包括熔絲結構101之積體電路100的一平面圖與一剖面圖。在此，熔絲結構101係形成於半導體基板102上，而半導體基板通常為單晶矽材質之晶圓。熟悉此技藝者可得知於本發明之部份實施例中，可於熔絲結構101與半導體基底102之間設置如絕緣層或甚至用以形成裝置之多重膜層等多個膜層(未顯示)。舉例來說，熔絲結構101可形成於一閘氧化物之上，而上述閘氧化物電性絕緣以及熱絕緣了熔絲結構101與位於其下方之結構(未顯示)。
熔絲結構101包括含金屬導電材料之含金屬導線104。含金屬導線104係為介電層106所覆蓋。此外，熔絲結構101更包括延伸通過位於介電層106內一介層開口而實體地且電性地接觸導線104之一第一內連物108A。介於第一內連物108A的底面與導線104的頂面之間的接觸區便定義為第一介面135。另外，熔絲結構101亦包括延伸通過位於介電層106內之一介層開口而實體地與電性地接觸了導線104之一第二內連物108B。介於第二內連物108B的底面與條狀物104的頂面之間的接觸區便定義為第二介面145。含金屬導線104介於該第一介面135與該第二介面145之部分通常定義為含金屬導線104的熔絲區120。第一內連物108A內相對於其連接於含金屬導線104之一端的另一端係電性連接於第一導線110A。同樣地，第二內連物108B內相對於其連接於含金屬導線104之一端的另一端則電性連接於一第二導線110B。介電層106則電性隔離了第一導線110A、第二導線110B與位於下方之含金屬導線104，介電層106亦電性隔離了第一內連物108A與第二內連物108B。於如第5圖所示之實施例中，第一導線110A係電性連結了含金屬導線104之一端與一電性接地物180，而第二導線110B則電性連接了含金屬導線104之另一端與一電源供應器190。於其他實施例中，第一導線110A與第二導線110B則可連接熔絲結構101與其他積體電路之構件或裝置(未顯示)。
含金屬導線104與第一內連物108A與第二內連物108B可包括如鎢、鋁、金、銀或其合金等金屬材料。含金屬導線104可包括含金屬之單一膜層，或者含金屬導線104可包括含經層疊或堆疊之數個含金屬次膜層以及一頂層。含金屬導線104接觸第一內連物108A以及第二內連物108B之表面不含矽(silicon-free)，因此含金屬導線104之層疊膜層的最頂層較佳地不含矽。同樣地，當含金屬導線104包括單一膜層而非堆疊膜層時，其所形成之材料應為不含矽之材料。再者，於第一內連物108A、第二內連物108B與含金屬導線104以及介電層106之間可更包括如氮化鈦材質之一阻障層(未顯示)。介電層106包括由磷矽玻璃(PSG)、未摻雜之磷矽玻璃(USG)、硼磷矽玻璃(BPSG)或二氧化矽所形成之層間介電層。第一導線110A與第二導線110B則包括如鋁或銅之金屬且可採用標準化之金屬製程所形成。如第5圖所示之實施例中，第一導線110A與第二導線110B例如是採用標準化之金屬製程所形成之鋁導線。
如第4圖所示之，含金屬導線104、第一導線110A與第二導線110B沿著其長度方向上具有大體均勻之線寬，且第4圖內上述所有構件皆沿著X方向而延伸。在此，含金屬導線104、第一導線110A與第二導線110B之間係大體平行係且沿著如第4圖所示之X方向而延伸。換句話說，第一導線110A與第二導線110B與含金屬導線104之的軸長方向係相互平行。
於上述熔絲結構101中，第一介面135與第二介面145係顯示為具有相似大小之區域，且第一介面135與第二介面145之區域可為足夠小之區域，藉以使得由電源供應器190所施加於熔絲結構101之電流可於第二介面145處製造出足夠之電流密度並藉以於第二介面145處產生電致變遷(electromigration,EM)效應。如此之電致變遷效應可電性地中斷第二內連物108B與含金屬導線104之間的連接關係，並因此截斷了熔絲結構101。於依據本發明一實施例之熔絲結構101的典型應用中，可較佳地採用一標準電源供應器以提供預先選擇之電壓或電流。一旦施加於熔絲結構101之電流係經過選擇時，熟悉此技藝者便可決定第一介面134與第二介面145之區域大小，以期於其處發生電致變遷效應。上述介面之實際區域不僅與預先選擇之電流有關，且與構成第二內連物108B以及含金屬導線104之材料有關。
請參照第6圖與第7圖，顯示了用於中斷第二內連物108B與含金屬導線104之電致變遷效應的兩種可能情形。
請參照第6圖，電致變遷效應係發生於第二介面145處而中斷之，因而於第二內連物108B與含金屬導線104形成了一間隙。請參照第7圖，除了第二內連物108B與含金屬導線104中斷之外，電致變遷效應亦於含金屬導線104內形成了間隙170而將條狀物104分成了兩個部分104A與104B。於一實施例中，第二介面145為約1~1x10-4 μm2 之一區域。且為了編程前述實施例之熔絲結構101，可藉由電源供應器190於熔絲結構101施加約為0.5~5.0伏特之電壓(未顯示)，以於第二介面145處形成約0.1~100A之第一電流密度。由於此電流密度夠大而足以於第二介面145處產生電致變遷效應，因此可熔絲結構截斷。
第4圖內所示之第一內連物108A與第二內連物108B具有方形剖面，但於其他實施例中第一內連物108A與第二內連物108B可具有其他形狀。對於熟悉此技藝者而言，本發明之多個實施例中最重要特徵在於第一內連物108A與第二內連物108B之剖面區域，其定義了第二介面145之區域，且此區域需為足夠小之區域以使得於熔絲結構101施加電流時便可於第二介面145處形成足夠高之電流密度並產生電致變遷效應。於如第8A圖所示之實施例中，第二內連物108B具有一圓形剖面。而於第8B圖所示之實施例中，第二內連物108B包括由複數個次插拴150依照陣列方式所形成之一插拴。此些次插拴150具有約為0.2~0.01μm之直徑且其間具有約為0.5~0.02μm之間距。第9圖顯示了依據本發明另一實施例之熔絲結構101的一部，此時其中第一內連物108A與第二內連物108B之剖面大體為長方形。
第10圖與第11圖則分別顯示了依據本發明又一實施例之熔絲結構101之平面圖與剖面圖。在此熔絲結構101包括沿著垂直於含金屬導線104延伸方向之一方向延伸的第一導線110A與第二導線110B。換句話說，第一導線110A與第二導線110B以及含金屬導線104的縱長方向係為相垂直的。以第10圖內所示之軸系統來看，第一導線110A與第二110B係平行於y軸，而含金屬導線104則平行於x軸。相同於第4圖之實施例所示情形，於本實施例中第一導線110A與第二導線110B仍可採用標準化金屬製程而形成於介電層106上。於如第10-11圖內所示之熔絲結構101位於第一導線110A以及第二導線110B下方之部份係係相同於如第4-5圖之熔絲結構101內所示情形。請參照第12圖則顯示了由如第10圖與第11圖所示之實施例所變化得到之另一實施例，在此實施例中，第一內連物108A與第二內連物108B具有大體長方形之剖面。
於第5圖與第11圖所示之實施例中第一導線110A以及第二導線110B可採用標準鋁金屬製程而形成。於本發明之其他實施例中，第一導線110A與第二導線110B則可包括銅或銅合金之材質，因而可採用鑲嵌或雙鑲嵌製程所形成。第13圖顯示了如第4圖所示實施例之剖面圖，其中第一導線110A、第二導線110B以及第一內連物108A、第二內連物108B包括銅材料，且上述構件係採用雙鑲嵌程序所形成。此外，第一內連物108A與第二內連物108B更包括如氮化鈦之一阻障金屬(未顯示)，其可設置於第一內連物108A、第二內連物108B以及含金屬導線104之間，以及設置於介於第一導線110A、第二導線110B與介電層106之間。當第一內連物108A、第二內連物108B以及第一導線110A、第二導線110B等構件採用含銅材料時，熔絲結構101內如基板102、含金屬導線104以及介電層106等其他構件之實施情形仍與如第5圖所示之實施例相同。特別地，含金屬導線104包括如為鎢、鋁、銀、金及其合金之含金屬材料且可為含金屬之單一膜層或包括複數個堆疊之含金屬次膜層所形成之堆疊膜層。含金屬膜層104之頂層較佳地不含矽。介電層106包括由磷矽玻璃(PSG)、未摻雜之磷矽玻璃(USG)、硼磷矽玻璃(BPSG)或二氧化矽所形成之層間介電層。相同於第5圖所示實施例之實施情形，對於熟悉此技藝者而言，可以理解的是於熔絲結構101與半導體基底102之間可更設置如絕緣層或甚至用以形成裝置之多重膜層等多個膜層(未顯示)。舉例來說，熔絲結構101可形成於一閘氧化物之上，而上述閘氧化物電性絕緣以及熱絕緣了熔絲結構101與位於其下方之結構(未顯示)。
第14圖顯示了第10圖所示實施例之剖面圖，其中第一導線110A、第二導線110B以及第一內連物108A、第二內連物108B包括銅材料且係採用雙鑲嵌製程所形成。如先前第13圖之實施例所述，第一內連物108A與第二內連物108B更包括如氮化鈦之一阻障金屬(未顯示)，藉以分隔了上述內連物與含金屬導線104與介電層106。熔絲結構101內除了第一導線110A、第二導線110B以及第一內連物108A、第二內連物108B構件以外之其他構件的實施情形仍與如第5圖與第13圖所示之實施例相同。
於前述實施例中，熔絲結構101係採用相同方式以編程之，即：通入一電流至熔絲結構101以於第二介面145處得到足夠大之電流密度，以使得於第二介面145處產生電致變遷效應。對於熟悉此技藝者而言，當電流密度高於一極高程度時將可於第二介面145處產生電致變遷效應。然而，於第二介面145之電流密度係由通過熔絲結構101的電壓、熔絲結構101之電阻值以及第二介面145處的區域大小所決定。本發明之熔絲結構的優點在於其可於形成含金屬閘結構(metal-containing gate structure)時或形成積體電路裝置內之內連物結構之程序時形成，如此意味著本發明之熔絲結構無須額外之製程步驟與製程光罩便可形成。相較於採用”凝聚”機制之習知含金屬熔絲的編程方法，本發明中用於編程本發明之熔絲結構之”電致變遷”機制於編程前述實施例之熔絲結構時具有較高修復率、較簡單修復、較少之不確定性以及較少之複雜度等優點，因而使得本發明之熔絲結構可較為彈性地整合於積體電路結構的應用中。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．積體電路
15．．．熔絲結構
20．．．絕緣層
30A、30B．．．接觸物
40．．．導電矽化物層
50．．．多晶矽層
55．．．堆疊物
60．．．半導體基板
70．．．絕緣層
75．．．區域
85．．．不連續處
100．．．積體電路
101．．．熔絲結構
104．．．含金屬導線
104A、104B．．．含金屬導線之一部
106．．．介電層
108A．．．第一內連物
108B．．．第二內連物
110A．．．第一導線
110B．．．第二導線
120．．．熔絲區
135．．．第一介面
145．．．第二介面
150．．．次插拴
170．．．間隙
180．．．電性接地物
190．．．電源供應器
第1圖為一平面圖，顯示了一習知熔絲結構；
第2圖顯示了沿第1圖內線段2-2之剖面情形；
第3圖顯示了第2圖內所示之習知熔絲結構於編程後之剖面情形；
第4圖為一平面圖，顯示了依據本發明一實施例之一熔絲結構；
第5圖顯示了沿第4圖內線段5-5之剖面情形；
第6-7圖顯示了第5圖內所示之熔絲結構於編程後之剖面情形；
第8a-8b圖為一系列平面圖，顯示了依據本發明之多個實施例之內連物108；
第9圖為一平面圖，顯示了依據本發明另一實施例之一熔絲結構；
第10圖為一平面圖，顯示了依據本發明又一實施例之一熔絲結構；
第11圖顯示了沿第10圖內線段5-5之剖面情形；
第12圖為一平面圖，顯示了依據本發明另一實施例之一熔絲結構；
第13圖顯示了沿第4圖內線段5-5之剖面情形；以及
第14圖顯示了沿第4圖內線段5-5之剖面情形。
100．．．積體電路
101．．．熔絲結構
104．．．含金屬導線
106．．．介電層
108A．．．第一內連物
108B．．．第二內連物
110A．．．第一導線
110B．．．第二導線
135．．．第一介面
145．．．第二介面
170．．．間隙
180．．．電性接地物
190．．．電源供應器

Claims (17)

  1. 一種熔絲結構，包括：一含金屬導線，設置於一半導體基板之一部上，其中該含金屬導線係沿著一第一方向延伸且具有一均勻線寬；一介電層，設置於該半導體基板上，以覆蓋該含金屬導線；一第一內連物以及一第二內連物延伸並穿過該介電層，分別實體地且電性地接觸該含金屬導線之一頂面，其中該第一內連物於一第一介面處接觸了該含金屬導線而該第二內連物於一第二介面處接觸了該含金屬導線；一第一導線，形成於該介電層上並電性連結該第一內連物；以及一第二導線，形成於該介電層上並電性連結該第二內連物，其中該含金屬導線為接觸該半導體基板之含金屬之單一膜層且該含金屬導線之該頂面包括一不含矽材料且該第二介面具有一足夠小區域以使得應用一預先選擇電流時於該第二介面處產生電致變遷效應。
  2. 如申請專利範圍第1項所述之熔絲結構，其中該第一導線與該第二導線係沿著平行於該含金屬導線延伸之該第一方向延伸。
  3. 如申請專利範圍第1項所述之熔絲結構，其中該第一導線與該第二導線係沿著垂直於該含金屬導線延伸之該第一方向延伸。
  4. 如申請專利範圍第1項所述之熔絲結構，其中該 第二介面之該足夠小區域具有約1~1*10-4 μm2 之表面積。
  5. 如申請專利範圍第1項所述之熔絲結構，其中該預先選擇電流於該第二介面處產生了介於0.1~100A/μm2 之電流密度。
  6. 如申請專利範圍第1項所述之熔絲結構，其中該第一導線與該第二導線包括銅。
  7. 如申請專利範圍第1項所述之熔絲結構，其中該含金屬導線之材質為擇自於由鎢、鋁、金與銀所組成之族群。
  8. 如申請專利範圍第1項所述之熔絲結構，其中該第一內連物與該第二內連物之材質為擇自於由鎢、鋁、金與銀所組成之族群。
  9. 如申請專利範圍第1項所述之熔絲結構，其中該第一導線與該第二導線包括鋁。
  10. 如申請專利範圍第1項所述之熔絲結構，其中該第一內連物與該第二內連物包括銅。
  11. 如申請專利範圍第1項所述之熔絲結構，其中該含金屬導線包括一堆疊膜層。
  12. 一種熔絲結構之製造方法，包括：形成一含金屬導線於一半導體基板之一部上，該含金屬導線沿一第一方向延伸並具有一均勻線寬；沈積一介電層於該半導體基板上，以覆蓋該含金屬導線；形成一第一介層開口與一第二介層開口於該介電層內，以露出該含金屬導線之一頂面； 沈積一導電材料於該第一介層開口與該第二介層開口內，以形成一第一內連物於第一介層開口內並於一第一介面處接觸了該含金屬導線之頂面，以及形成一第二內連物於該第二介層開口內並於一第二介面處接觸了該含金屬導線之頂面；以及形成第一導線與第二導線於該介電層之頂面上，其中第一導線電性連結該第一內連物，而該第二導線電性連結該第二內連物，其中該含金屬導線為接觸該半導體基板之含金屬之單一膜層且該含金屬導線之該頂面係為不含矽之導電材料。
  13. 如申請專利範圍第12項所述之熔絲結構之製造方法，其中該第一內連物與該第二內連物之材質為擇自於由鎢、鋁、金與銀所組成之族群之一金屬。
  14. 如申請專利範圍第12項所述之熔絲結構之製造方法，其中該含金屬導線之材質為擇自於由鎢、鋁、金與銀所組成之族群之一金屬。
  15. 如申請專利範圍第12項所述之熔絲結構之製造方法，其中沈積一導電材料於該第一介層開口與該第二介層開口之步驟更包括沈積一阻障層。
  16. 如申請專利範圍第12項所述之熔絲結構之製造方法，其中該第一內連物與該第二內連物包括銅。
  17. 如申請專利範圍第16項所述之熔絲結構之製造方法，其中沈積一導電材料於該第一介層開口與該第二介層開口內，以及於該介電層之頂面上形成該第一導線與該第二導線係由雙鑲嵌製程所達成。
TW098135053A 2008-11-13 2009-10-16 熔絲結構及其製造方法 TWI453888B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/270,717 US20100117190A1 (en) 2008-11-13 2008-11-13 Fuse structure for intergrated circuit devices

Publications (2)

Publication Number Publication Date
TW201019456A TW201019456A (en) 2010-05-16
TWI453888B true TWI453888B (zh) 2014-09-21

Family

ID=42164428

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098135053A TWI453888B (zh) 2008-11-13 2009-10-16 熔絲結構及其製造方法

Country Status (5)

Country Link
US (1) US20100117190A1 (zh)
JP (1) JP2010118646A (zh)
KR (1) KR101151302B1 (zh)
CN (1) CN101740543A (zh)
TW (1) TWI453888B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4959267B2 (ja) 2006-03-07 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの抵抗値の増加方法
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US8610243B2 (en) * 2011-12-09 2013-12-17 Globalfoundries Inc. Metal e-fuse with intermetallic compound programming mechanism and methods of making same
JP6044294B2 (ja) * 2012-11-19 2016-12-14 富士通セミコンダクター株式会社 半導体装置、半導体装置の製造方法およびヒューズ切断方法
US9024411B2 (en) 2013-08-12 2015-05-05 International Business Machines Corporation Conductor with sub-lithographic self-aligned 3D confinement
KR20150032609A (ko) * 2013-09-16 2015-03-27 삼성전자주식회사 퓨즈 구조물 및 그 블로잉 방법
US9312185B2 (en) 2014-05-06 2016-04-12 International Business Machines Corporation Formation of metal resistor and e-fuse
WO2015183906A1 (en) 2014-05-28 2015-12-03 Massachusetts Institute Of Technology Fuse-protected electronic photodiode array
US10366921B2 (en) * 2014-08-15 2019-07-30 United Microelectronics Corp. Integrated circuit structure including fuse and method thereof
US10510688B2 (en) 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration
US10381304B2 (en) * 2017-07-31 2019-08-13 Globalfoundries Inc. Interconnect structure
US10784195B2 (en) 2018-04-23 2020-09-22 Globalfoundries Inc. Electrical fuse formation during a multiple patterning process
WO2019221705A1 (en) 2018-05-15 2019-11-21 Hewlett-Packard Development Company, L.P. Fluidic die with monitoring circuit fault protection
US20230163068A1 (en) * 2021-11-24 2023-05-25 Nanya Technology Corporation Semiconductor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333546B1 (en) * 1998-05-07 2001-12-25 International Business Machines Corporation Micro fusible link for semiconductor devices and method of manufacture
US6368902B1 (en) * 2000-05-30 2002-04-09 International Business Machines Corporation Enhanced efuses by the local degradation of the fuse link
US6420217B1 (en) * 1999-08-17 2002-07-16 National Semiconductor Corporation Method of an apparatus for programming an integrated fuse element to high resistance in low voltage technology
US6661330B1 (en) * 2002-07-23 2003-12-09 Texas Instruments Incorporated Electrical fuse for semiconductor integrated circuits
US20080217733A1 (en) * 2007-03-07 2008-09-11 Inernational Business Machines Corporation Electrical fuse structure for higher post-programming resistance

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3898603A (en) * 1969-07-30 1975-08-05 Westinghouse Electric Corp Integrated circuit wafers containing links that are electrically programmable without joule-heating melting, and methods of making and programming the same
JPH01143234A (ja) * 1987-11-27 1989-06-05 Nec Corp 半導体装置
JPH065707A (ja) * 1992-06-22 1994-01-14 Oki Electric Ind Co Ltd 半導体集積回路用ヒューズ
CN1037039C (zh) * 1993-05-14 1998-01-14 清川镀金工业有限公司 具有保险丝功能的金属膜电阻器及其制造方法
DE19704097A1 (de) * 1997-02-04 1998-08-06 Wickmann Werke Gmbh Elektrisches Sicherungselement
ATE442666T1 (de) * 2000-11-30 2009-09-15 Texas Instruments Inc Optimiertes verfahren zur herstellung einer metallsicherung in einer halbleitervorrichtung
US6555458B1 (en) * 2002-01-14 2003-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fabricating an electrical metal fuse
JP2004186590A (ja) * 2002-12-05 2004-07-02 Yamaha Corp 半導体装置及びその製造方法
JP2005109116A (ja) * 2003-09-30 2005-04-21 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4127678B2 (ja) * 2004-02-27 2008-07-30 株式会社東芝 半導体装置及びそのプログラミング方法
JP4480649B2 (ja) * 2005-09-05 2010-06-16 富士通マイクロエレクトロニクス株式会社 ヒューズ素子及びその切断方法
JP4825559B2 (ja) * 2006-03-27 2011-11-30 富士通セミコンダクター株式会社 半導体装置
JP4861051B2 (ja) * 2006-05-09 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの切断方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333546B1 (en) * 1998-05-07 2001-12-25 International Business Machines Corporation Micro fusible link for semiconductor devices and method of manufacture
US6420217B1 (en) * 1999-08-17 2002-07-16 National Semiconductor Corporation Method of an apparatus for programming an integrated fuse element to high resistance in low voltage technology
US6368902B1 (en) * 2000-05-30 2002-04-09 International Business Machines Corporation Enhanced efuses by the local degradation of the fuse link
US6661330B1 (en) * 2002-07-23 2003-12-09 Texas Instruments Incorporated Electrical fuse for semiconductor integrated circuits
US20080217733A1 (en) * 2007-03-07 2008-09-11 Inernational Business Machines Corporation Electrical fuse structure for higher post-programming resistance

Also Published As

Publication number Publication date
KR20100054108A (ko) 2010-05-24
KR101151302B1 (ko) 2012-06-08
US20100117190A1 (en) 2010-05-13
JP2010118646A (ja) 2010-05-27
TW201019456A (en) 2010-05-16
CN101740543A (zh) 2010-06-16

Similar Documents

Publication Publication Date Title
TWI453888B (zh) 熔絲結構及其製造方法
JP3256603B2 (ja) 半導体装置及びその製造方法
US7867832B2 (en) Electrical fuse and method of making
US20070029576A1 (en) Programmable semiconductor device containing a vertically notched fusible link region and methods of making and using same
US7642176B2 (en) Electrical fuse structure and method
US7417300B2 (en) Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabrication thereof
US6661330B1 (en) Electrical fuse for semiconductor integrated circuits
JP3170101B2 (ja) 半導体装置及びその製造方法
US8101505B2 (en) Programmable electrical fuse
JP2007073576A (ja) ヒューズ素子及びその切断方法
US20140021579A1 (en) Integrated circuit with a fin-based fuse, and related fabrication method
US5886392A (en) One-time programmable element having controlled programmed state resistance
US20200098687A1 (en) Electrical Fuse Structure and Method of Formation
JP2011097061A (ja) 電気ヒューズ構造とその形成方法
US7888772B2 (en) Electronic fuse having heat spreading structure
JP2003163269A (ja) 低電圧ヒューズ素子として使用される矩形コンタクト
US7190044B1 (en) Fuse structure for a semiconductor device
US9196527B2 (en) Fuse structure for high integrated semiconductor device
US20220165530A1 (en) Electronic fuse (e-fuse) with displacement-plated e-fuse terminals
US20090085151A1 (en) Semiconductor fuse structure and method