CN107958892A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件的第一金属层包括每个都沿着第一轴延伸的多条第一金属线，和沿着第一轴延伸的第一导轨结构。第一导轨结构与第一金属线物理分离。第二金属层位于第一金属层上方。第二金属层包括每条都沿着与第一轴正交的第二轴延伸的多条第二金属线，和沿着第一轴延伸的第二导轨结构。第二导轨结构与第二金属线物理分离。第二导轨结构直接位于第一导轨结构上方。多个通孔位于第一金属层和第二金属层之间。通孔的子集将第一导轨结构电互连至第二导轨结构。本发明的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)产业已经经历了快速发展。IC材料和设计上的技术进步已经产生了一代又一代IC，其中，每一代IC都具有比上一代更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要IC处理和制造中的类似的发展。在集成电路演化过程中，功能密度(即，单位芯片面积中互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。
作为半导体制造的一部分，可以形成包括多个导电元件(诸如金属线和通孔)的多层互连结构，以为IC的各个组件提供电互连。诸如电源导轨(例如，电压导轨或接地导轨)的导轨结构可以形成在互连结构的一个或多个互连层中。然而，由于电迁移问题，导轨结构需要形成为足够宽。所需的导轨结构的最小宽度可能不必要地扩大包含导轨结构(例如CMOS单元)的电路单元的尺寸。因此，IC芯片可能无法实现紧凑的尺寸或期望的电路密度。
因此，尽管IC上的现有导轨结构(及其制造)通常已经足够用于其预期目的，但是它们不是在每个方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一互连层，所述第一互连层包括：多个第一导电元件，所述多个第一导电元件的每个在第一方向上延伸；以及第一导轨，在所述第一方向上延伸；以及第二互连层，不同于所述第一互连层，所述第二互连层包括：多个第二导电元件，所述多个第二导电元件的每个在第二方向上延伸，所述第二方向不同于所述第一方向；以及第二导轨，在所述第一方向上延伸，所述第二导轨与所述第二导电元件物理分离，其中，所述第二导轨在平面图中与所述第一导轨重叠并且电连接至所述第一导轨。
本发明的另一实施例提供了一种半导体器件，包括：第一金属层，所述第一金属层包括：多条第一金属线，所述第一金属线的每条沿着第一轴延伸；以及第一导轨结构，沿着所述第一轴延伸，其中，所述第一导轨结构与所述第一金属线物理分离；第二金属层，位于所述第一金属层上方，所述第二金属层包括：多条第二金属线，所述第二金属线的每条沿着正交于所述第一轴的第二轴延伸；以及第二导轨结构，沿着所述第一轴延伸，所述第二导轨结构与所述第二金属线物理分离，其中，所述第二导轨结构直接位于所述第一导轨结构上方；以及多个通孔，位于所述第一金属层和所述第二金属层之间，其中，所述通孔的子集将所述第一导轨结构电互连至所述第二导轨结构。
本发明的又一实施例提供了一种制造半导体器件的方法，所述方法包括：在第一硬掩模层中形成第一开口，所述第一硬掩模层设置在第二硬掩模层上方，所述第一开口在第一方向上延伸；在所述第一硬掩模层中形成多个第二开口，所述第二开口在不同于所述第一方向的第二方向上延伸，其中，所述第一硬掩模层的多个岛设置在所述第二开口之间；在所述第一硬掩模层上方形成间隔件层，其中，所述间隔件层部分地填充所述第一开口和所述第二开口；在所述间隔件层上方形成第一图案化的光刻胶层，其中，所述第一图案化的光刻胶层包括与邻近所述第一开口的所述第二开口的部分对准的第三开口；在所述间隔件层上方和在所述第一图案化的光刻胶层上方形成材料层；回蚀刻所述材料层，其中，所述第一硬掩模层在所述回蚀刻期间用作蚀刻停止层；蚀刻所述间隔件层直到暴露所述第一硬掩模层，其中，在蚀刻所述间隔件层之后保留所述材料层的片段；在所述第一硬掩模层和所述间隔件层的剩余部分上方形成第二图案化的光刻胶层，其中，所述第二图案化的光刻胶层包括暴露所述第一硬掩模层的所述岛的第四开口；使用蚀刻工艺去除所述第一硬掩模层的所述岛，其中，所述第二图案化的光刻胶层用作蚀刻掩模；以及使用所述间隔件层的所述剩余部分和所述材料层的所述片段图案化所述第二硬掩模层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图12A是根据本发明的各个实施例的在不同制造阶段处的半导体器件的示意性平面图。
图1B至图12B是根据本发明的各个实施例的在不同制造阶段处的半导体器件的示意性截面侧视图。
图13A至图13B是根据本发明的实施例的不同金属层的平面图。
图14是根据本发明的实施例的两个叠加的金属层的平面图。
图15是根据本发明的实施例的用于制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现代IC可以包括诸如互补金属氧化物半导体(CMOS)单元的电路单元。CMOS单元包括导轨结构，例如电源导轨(例如，诸如Vdd或Vss的电压导轨)和接地导轨。导轨结构可以形成为互连结构的一个或多个金属层中的金属线。由于电迁移的原因-这里电迁移可以是指由于导电电子和扩散金属原子之间的动量传递而导致的离子在导体中的逐渐移动引起的材料的传输-用作导轨结构的金属线可能需要实现诸如最小宽度的特定尺寸，因为较大的导轨结构(例如，具有较宽的宽度)可以更好地处理电迁移。不幸的是，增加导轨结构的宽度也可能增大CMOS单元的尺寸，这是不期望的。
为了克服上述问题，本发明将导轨结构分离在多个相邻的金属层之间，从而减小任何给定金属层中的导轨结构的宽度。被分离的导轨结构使用通孔电互连在一起，并且因此互连的导轨结构仍然可以共同地如预期地起作用。下文中参考图1至图15讨论如何分离导轨结构的细节和所得到的器件。
图1A至图12A是根据本发明的实施例的在各个制造阶段处的半导体器件100的简化的示意性平面图，并且图1B至图12B是根据本发明的实施例的在各个制造阶段处的半导体器件100的简化的示意性截面侧视图。例如，图1B至12B的每个是通过沿着切割线A-A’来“切割”对应的图1A至图12A的平面图所获得的。应当理解，切割线A-A’可以从图向图移动，以便表示在不同制造阶段处的半导体器件100的不同部分的截面图。
参考图1A至图1B，半导体器件100包括硬掩模层110。在各个实施例中，硬掩模层110可以包括诸如SiN、SiOx、TiN、C、TiO、Si、SiCxOyNz(这里每个x、y、z在从0到n的范围内)或它们的组合的材料。应当理解，半导体器件100包括位于硬掩模层110下面的其他层和微电子组件，例如形成在半导体衬底中的诸如源极/漏极的掺杂区，形成在衬底中的介电隔离结构(例如，STI)，形成在衬底上方的栅极结构，或其他互连层(例如，M1金属层)。这些微电子组件可以是传统平面晶体管(2D)或3维FinFET晶体管的一部分。出于简单的原因，这些层和微电子组件在本文中没有具体地示出。
仍参考图1A至图1B，在硬掩模层110上方形成另一硬掩模层120。硬掩模层120和硬掩模层110可以具有不同的材料组成。在各个实施例中，硬掩模层120可以包括诸如SiOx、TiN、Si、TiO、WC、SiCxOyNz(这里每个x、y、z在从0到n的范围内)或它们的组合的材料。硬掩模层120可以在随后工艺中用作芯轴/间隔件的蚀刻停止层，这将在下文中更详细地讨论。
图案化硬掩模层120以形成开口130-131。开口130-131有助于限定在随后工艺中形成的导轨结构。例如，开口130有助于限定诸如Vdd的电压导轨，并且开口131有助于限定电接地导轨，反之亦然。如图1A的平面图所示，开口130-131是伸长的，并且每个在X方向(或X轴)上延伸。
现参考图2A至图2B，对半导体器件100实施一个或多个光刻和蚀刻工艺，以在硬掩模层120中形成开口140、141和142。每个开口140-142在Y方向上延伸并且具有在X方向上测量的大致相等的尺寸160。在一些实施例中，尺寸160在从约20nm至约80nm的范围内。
开口140-142有助于在金属层(随后形成)中(间接地)限定第一组金属线。为了便于参考，第一组金属线称为线A(或下文中的LA)。如图2A的平面图所示，开口140-142形成为连接至开口130-131。同时，仍然保留未蚀刻的硬掩模层120的部分-“岛”150和151：岛150分离开口140和141，而岛151分离开口141和142。岛150-151的位置对应于与金属线LA不同的另一组金属线。这些金属线(其位置对应于岛150-151)在下文中称为线B或“金属线LB”。
现参考图3A至图3B，在半导体器件100上方形成间隔件层200。在一些实施例中，间隔件层200包括TiO、SiOx、TiN、SiN、SiCxOyNz(这里每个x，y，z在从0至n的范围内)或它们的组合。间隔件层200覆盖硬掩模层120的未蚀刻部分，并且因此硬掩模层120在图3A的平面图中不是直接可见的。然而，为了更好地理解本发明的工艺，仍然示出了硬掩模层120(包括岛150-151)的未蚀刻部分(虽然具有不同的剖面线)并且在图3A的平面图中标记。
间隔件层200还部分地填充开口130-131和140-142。在开口130-131和140-142中，间隔件层200的存在有效地将开口130-131减小为更小的开口230-231，并且分别将开口140、141、142减小为更小的开口240、241和242。例如，间隔件层200形成为具有厚度250。在一些实施例中，厚度250在从约10nm至约40nm的范围内。
由于间隔件层200的厚度250，尺寸减小的每个开口240、241和242具有在X方向上测量的尺寸260。尺寸260是开口140-142的原始尺寸160(在图2A中示出)和间隔件层200的厚度250的函数。特别地，尺寸260＝尺寸160-2*(厚度250)。尺寸减小的开口240-242将限定金属线LA。换言之，开口240-242的尺寸260将对应于在X方向上测量的金属线LA的尺寸(还称为临界尺寸)。
现在参考图4A至4B，在半导体器件100上方(例如在间隔件层200上方)形成图案化的光刻胶层300。形成图案化的光刻胶层300以限定开口320和321。换言之，光刻胶层300覆盖间隔件层200，尽管间隔件层200的某些部分被开口320-321暴露。尽管开口230-231和240-242在图4A的平面图中不是直接可见的(因为它们被光刻胶层300覆盖)，它们相应的位置仍标记在图4A中，以提供得更清楚。
选择开口320-321的位置以从开口240-242“切割”或“切断”开口230-231。例如，形成开口320，从而使得其相邻地位于开口230“之上”(在图4A的平面图中的Y方向上)，并且形成开口321，从而使得其相邻地位于开口231“下面”(在图4A的平面图中的Y方向上)。开口320-321的这些位置使得金属线(随后基于开口240-242形成)与导轨结构(随后基于开口230-231形成)物理分离。因此，该工艺可以称为金属线LA切割。为了确保所有金属线可以与导轨结构物理地分离，开口320-321的尺寸340(在图4A的平面图中在X方向上测量)配置为足够大以跨越所有开口240-242。此外，每个开口320-321具有在图4A的平面图中在Y方向上测量的尺寸350。尺寸350配置为足够大以减小金属线不能被从导轨结构干净地“切割”的风险，但仍足够小以不浪费空间。在一些实施例中，尺寸350在从约10nm至约40nm的范围内。
现参考图5A至图5B，在半导体器件100上方形成材料层400。材料层400的形成还可以称为“反向材料涂覆”工艺。材料层400形成在图案化的光刻胶层300上方并且填充开口320和321。在一些实施例中，材料层400包括诸如氧化物材料的介电材料，并且材料层400的形成可以涉及旋涂玻璃工艺。材料层400的片段420、421和422现填充开口320下面的开口240-242，并且材料层400的片段430、431和432现填充开口321下面的开口240-242(在图4A中示出开口240-242和320-321)。材料层400用作另一硬掩模，并且其(特别地，片段420-422和430-432随后用作图案化掩模)将导致金属线与导轨结构之间的物理分离。基于下文中的讨论，这将变得更加明显。
现参考图6A至图6B，实施回蚀刻工艺以蚀刻掉材料层400以及光刻胶层300。作为回蚀工艺的结果，去除除了片段420-422和430-432之外的大部分材料层400。如图6A的平面图所示，片段420-422将开口230与开口240-242物理分离，并且片段430-432将开口231与开口240-242物理分离。由于开口230-231是将形成导轨结构的地方，并且开口240-242是将形成金属线的地方，因此片段420-422和430-432可以在随后的工艺中用作掩模，这将导致导轨结构和形成在相同金属层中的金属线之间的物理分离。
现参考图7A至图7B，实施蚀刻工艺以蚀刻间隔件层200。蚀刻掉间隔件层200的部分，直到暴露硬掩模层120。以这种方式，硬掩模层120用作蚀刻停止层。为了确保硬掩模层120能够有效地用作蚀刻停止层，选择硬掩模层120和间隔件层200的材料组成以及蚀刻工艺的蚀刻剂，从而使得在硬掩模层120和间隔件层200之间存在足够的蚀刻选择性。蚀刻工艺还去除了片段420-422和430-432的一些部分
现参考图8A至图8B，在半导体器件100上方形成图案化的光刻胶层500。图案化光刻胶层500包括开口510。开口510位于“岛”150-151上方并暴露“岛”150-151，如上所述，“岛”150-151是硬掩模层120的部分。这使得可以在后续工艺中去除岛150-151。
现参考图9A至图9B，对半导体器件100实施蚀刻工艺以蚀刻掉由开口510暴露的岛150-151，而半导体器件100的其余部分被保护在图案化的光刻胶层500下方。在去除岛150-151之后，还在诸如光刻胶灰化或剥离工艺的工艺中去除图案化的光刻胶层500。去除岛150-151使得分别在间隔件层200中形成开口540和541。开口540-541的位置对应于将在后续制造工艺中形成的金属线LB的位置。如在图9A的平面图中清楚地示出的，开口540和541通过片段420-422和430-432与开口230-231物理分离。这确保了导轨结构和金属线LB(两者将后续形成，如下所述)的物理分离。
现参考图10A至图10B，间隔件层200和片段420-422和430-432用作掩模以蚀刻硬掩模层110。结果，硬掩模层110蚀刻成通过开口240-242和540-541彼此分离的多个硬掩模片段600、601、602、603、604和605。如上所述，半导体器件100可以包括位于硬掩模层110(现图案化成片段600-605)下面的另外的层和组件。硬掩模片段600-605可以用于图案化下面的层。在本发明的一些实施例中，半导体器件100包括已经形成在硬掩模片段600-605下面的金属互连层，例如金属-1(称为M1)金属层。
半导体器件100还可以包括形成在金属-1层之上但在硬掩模片段600-605下面的低k电介质层610(例如，包括诸如SiCxOyHz的低k介电材料，其中每个x，y，z在从0至n的范围内)。因此，硬掩模片段600-605用于将低k介电层610图案化为低k介电片段620、621、622、623、624和625。结果，开口240-242(限定金属线LA)、540-541(限定金属线LB)和230-231(限定导轨结构)进一步延伸到低k介电层610中。同样，由于片段420-422和430-432的存在，开口240-242和540-541与开口230-231物理分离，因为它们(用作掩模)保护层110免受蚀刻，并且层110的这些未蚀刻部分现在将开口230-231与开口240-242和540-541分离。开口230-231与开口240-242和540-541的分离有助于确保导轨结构与金属线LA和LB(两者都将随后形成，如下所述)的物理分离。
现参考图11A至图11B，在半导体器件100上方形成导电材料(例如，含金属的材料)700。在一些实施例中，导电材料700包括Cu、Co、Ni、Ru、W、Al或它们的组合。由导电材料700填充开口230-231、240-242和540-541。因此，填充开口240、241和242的导电材料700的部分分别形成金属线710、711和712，并且填充开口540和541的导电材料700的部分分别形成金属线720和721。金属线710-712是上述的金属线LA，并且金属线720-721是上述金属线LB。同时，填充开口230-231的导电材料700的部分分别形成导轨结构730-731。导轨结构730可以是诸如Vdd的电压导轨，并且导轨结构731可以是接地导轨，反之亦然。
现参考图12A至图12B，可以对半导体器件100实施平坦化工艺(例如化学机械抛光(CMP)工艺)，以去除硬掩模片段600-605和开口230-231、240-242、540-541外的导电材料700的多余部分。在这个制造阶段处，形成半导体器件100的金属-2金属层。在这个金属-2金属层中，金属线710-712和720-721是伸伸长的并且在图12A的平面图中在Y方向上延伸。相比之下，导轨结构730-731也是伸长的，但它们在图12A的平面图中在X方向上延伸。导轨结构730-731与金属线710-712和720-721物理分离和电分离。如上所述，这是由于实施诸如制造工艺的上述各个制造工艺以形成片段420-422和430-432(在图9A至图9B中示出)等。如上文中参考4A所讨论的，可以通过尺寸350(例如，在图12A中在Y方向上测量的距离)来测量导轨结构730/731与金属线710-712和720-721之间的间隔。在一些实施例中，尺寸350配置为小于约40纳米。
基于上述讨论，可以看出，在第一方向上延伸的金属线可以与在第二方向上延伸的导轨结构形成在相同的金属层中，这里第一方向不同于第二方向(例如，彼此正交)。这是有用的，因为导轨结构可以与位于不同金属层中的导轨结构电互连，例如在其之上或下面的金属层中。
例如，现参考图13A和图13B，这里图13A是Mx金属层(例如，M1)的简化的局部平面图，并且图13B是直接位于Mx金属层之上的Mx+1金属层(例如，M2)的简化的局部平面图，意思是在Mx金属层和Mx+1金属之间不存在其他金属层，但是在Mx和Mx+1金属层之间存在低k介电材料和通孔。图13A和图13B中示出的Mx和Mx+1金属层可以是相同电路单元(例如CMOS单元)的部分。
如图13A所示，Mx金属层包括每个都在X方向(或沿着X轴)上延伸的多条金属线800、801、802、803和804。Mx金属层还包括也在X方向(或沿着X轴)上延伸的导轨结构830和831。导轨结构830-831可以是设计成处理相对大量(相对于金属线800-804)的电压或电流的电源导轨。例如，导轨结构830可以是电压导轨，并且导轨结构831可以是接地导轨，反之亦然。在一些实施例中，使用相同的制造工艺形成导轨结构830-831和金属线800-804，并且导轨结构830-831具有与金属线800-804相同的材料组成。
然而，由于上述电迁移问题，导轨结构830或831通常形成为具有比金属线800-804更大的尺寸。例如，每个金属线800-804可具有在Y方向上测量的尺寸840，而每个导轨结构830-831可具有在Y方向上测量的尺寸841。尺寸841大致大于(例如，至少多倍大)尺寸840。在一些实施例中，尺寸841和尺寸840之间的比率在从约1：1至约4：1的范围内。尺寸840还可以称为金属线800-804的临界尺寸(CD)，尺寸841还可以称为导轨结构830-831的临界尺寸。
现参考图13B，Mx+1金属层包括每个都在Y方向(或沿着Y轴)上延伸的多条金属线，例如上文中参考图11A至图11B和图12A至图12B所讨论的金属线710-712和720-721。Mx+1金属层还包括在X方向(或沿着X轴)延伸的导轨结构730和731。类似于导轨结构830-831，导轨结构730-731可以是设计成处理相对大量的电压或电流的电源导轨。在导轨结构730是电压导轨并且导轨结构731是接地导轨的实施例中，导轨结构830也是电压导轨，并且导轨结构831也是接地导轨。在导轨结构730是接地导轨并且导轨结构731是电压导轨的实施例中，导轨结构830也是接地导轨，并且导轨结构831也是电压导轨。
Mx+1金属层中的每条金属线710-712和720-721具有在X方向上测量的尺寸860(例如，这些金属线的CD)，而每个导轨结构730-731可具有在Y方向上测量的尺寸861(例如，这些导轨结构的CD)。尺寸861可以大于尺寸860。在一些实施例中，尺寸861和尺寸860之间的比率在从约1：1到约4：1的范围内。在一些实施例中，尺寸861还小于尺寸841。
虽然在图13A至图13B中可能不是立即显而易见，应当理解，在平面图中，导轨结构730还与导轨结构830重叠，并且导轨结构731还与导轨结构831重叠(这种重叠将在图14的平面图中更清楚地示出)。例如，导轨结构830设置在导轨结构730之上，并且导轨结构831设置在导轨结构731之上。位于Mx金属层和Mx+1金属层之间的一组通孔(在下文中讨论的图14中示出)将导轨结构830-730电互连在一起，并且位于Mx金属层和Mx+1金属层之间的另一组通孔将导轨结构831-731电互连在一起。以这种方式，导轨结构730-830共同用作导轨结构，而导轨结构731-831共同用作另一导轨结构。以这种方式，可以说较大的导轨结构“分离”成位于两个不同但相邻的金属层中的较小的导轨结构。
根据本发明的各个方面将大导轨结构分离成位于不同金属层中的较小的导轨结构是有益的，因为这减小了单元尺寸(还称为单元高度)。传统的电路单元设计通常实现大导轨结构以解决电迁移问题，但这将增加电路单元的尺寸。可以将大导轨结构分离成不同的(但不相邻的)金属层，诸如在Mx层和Mx+2层之间。这样做是因为在大多数IC设计中，任何给定金属层内的金属线定位在相同的方向(例如，X方向或Y方向)上，并且金属层中的金属线相对于相邻金属层中的其他金属线正交地(或垂直地)定位。因此，如果需要重叠的导轨结构(即，导轨结构被分离成不同的金属层)，则它们不能在相邻的金属层中实现。不幸的是，这种方法将导致路由的复杂性，以及路由资源的浪费。
相比之下，本发明描述了一种方法(上文中参考图1A至图12A和图1B至图12B所讨论的)来制造在相同金属层中相对于彼此正交定位的金属线和导轨结构。例如，在Mx+1金属层中，金属线710-712和720-721定向为在Y方向上延伸，而导轨结构730-731定向为在X方向上延伸。这允许将导轨结构730-830(或731-831)分别分离在诸如在Mx和Mx+1金属层中的相邻的金属层中实现。由于导轨结构730-830(或731-831)位于相邻的金属层中，所以路由很简单，因为它们可以使用直接位于其之上或下面的通孔电互连在一起。因此，本发明降低了路由复杂性，同时还实现了分离导轨结构的益处，即减小了电路单元尺寸。
图14是Mx和Mx+1金属层的叠加的平面图。如图14所示，导轨结构730与导轨结构830重叠，并且导轨结构731与导轨结构831重叠。在一些实施例中，导轨结构730-731的边界分别被导轨结构830-831的边界围绕。在一些实施例中，导轨结构831的尺寸841在从约25纳米至约30纳米的范围内(例如约28纳米)，并且导轨结构731的尺寸861在从约22纳米至约26纳米的范围内(例如约24纳米)。相比之下，单个导轨结构(其未分离)可具有约50纳米的尺寸，其远大于本发明的导轨结构的尺寸。
如上所述，本发明的制造工艺流程允许Mx+1金属层中的导轨结构730-731与在相同的Mx+1金属层中的金属线710-712或720-721正交定位，同时确保导轨结构730-731与金属线710-712或720-721之间的物理分离。这样做是为了避免导轨结构730-731与任何金属线710-712或720-721之间电短路，这是不期望的。因此，实施本发明，从而使得在导轨结构730/731与金属线710-712或720-721中的任何一个之间存在距离350(对应于上文中参考图4A所讨论的尺寸350)。在一些实施例中，距离350小于约40纳米，例如在介于约10纳米和40纳米之间的范围内。
多个导电通孔位于Mx和Mx+1金属层之间，并且在这些金属层中的金属线之间提供电互连。通孔900-902的子集位于导轨结构830之上但位于导轨结构730下面，并且因此将导轨结构730和830电互连在一起。通孔910-912的另一子集位于导轨结构831之上但位于导轨结构731下面，并且因此将导轨结构731和831电互连在一起。
在一些实施例中，配置通孔的数量、通孔的位置和通孔的尺寸，从而使得它们可以容忍与电源导轨(诸如Vdd)一致的相对大量的电流或电压。例如，在示出的实施例中，使用三个通孔以电互连位于相邻金属层中的两个导轨结构，通孔定位为使得它们均匀地横跨导轨结构(例如，左、中间、右)，并且通孔与互连不同金属层中的金属线的通孔的其余部分具有约相同的尺寸。然而，在其他实施例中，可以使用不同数量的通孔，并且还可以改变通孔尺寸和位置，只要它们可以有效地处理与电源导轨相关联的电流或电压。
如上所述，能够将导轨结构从一个金属层分离成两个相邻的金属层减小了任何给定导轨结构的尺寸，并且因此减小了单元尺寸。在一些实施例中，如图14所示在Y方向上测量的单元的尺寸940(称为单元高度)在从约170纳米至约175纳米的范围内。实验结果表明，这可以是10％或更多的单元高度的降低，这导致电路器件密度(诸如栅极密度)的改善。
随着半导体器件按比例缩小工艺的继续，单元尺寸的减小(和电路器件密度的增加)变得更加重要。这是因为随着半导体器件尺寸越来越小，如果导轨结构的尺寸保持不变，其将开始占据越来越多的单元面积。单元和器件的尺寸与金属线的最小间距尺寸相关。在图14示出的示例性实施例中，单元具有在Y方向上测量的最小间距尺寸950，并且可以定义为金属线之一的尺寸840和在Y方向上相邻金属线之间的间隔的总和(或可选地定义为从金属线的一个边缘至相邻金属线中的相同边缘的距离)。在一些实施例中，最小间距尺寸950小于约50-60纳米(例如，54纳米)。然而，应当理解，本发明的各个方面仍然可以应用于最小间距尺寸大于约50-60纳米的其他单元。
上面讨论的实例已经示出在Mx+1金属层中形成正交的金属线和导轨结构，这里导轨结构与位于其下面的Mx金属层中的导轨结构重叠。然而，应当理解，在可选实施例中，在正交的金属线和导轨结构可以形成在Mx金属层中的意义上，可以“翻转”Mx+1金属层和Mx金属层，这里Mx金属层中的导轨结构与位于其之上的Mx+1金属层中的导轨结构重叠。此外，虽然本发明示出在两个相邻金属层中分离导轨结构，但是其不限于仅两个金属层。在一些实施例中，可以在三个、四个或更多个金属层中分离导轨结构，同时应用上述本发明的概念。
图15是根据本发明的各个方面的用于制造半导体器件的方法1000的流程图。方法1000包括在第一硬掩模层中形成第一开口的步骤1010。在第二硬掩模层上方设置第一硬掩模层。第一开口在第一方向上延伸。
方法1000包括在第一硬掩模层中形成多个第二开口的步骤1020。第二开口在不同于第一方向的第二方向上延伸。在第二开口之间设置第一硬掩模层的多个岛。
方法1000包括在第一硬掩模层上方形成间隔件层的步骤1030。间隔件层部分地填充第一开口和第二开口。
方法1000包括在间隔件层上方形成第一图案化的光刻胶层的步骤1040。第一图案化的光刻胶层包括与邻近第一开口的第二开口的部分对准的第三开口。
方法1000包括在间隔件层上方和第一图案化的光刻胶层上方形成材料层的步骤1050。
方法1000包括回蚀材料层的步骤1060。第一硬掩模层在回蚀期间用作蚀刻停止层。
方法1000包括蚀刻间隔件层直到暴露第一硬掩模层的步骤1070。在蚀刻间隔件层之后，保留材料层的片段。在一些实施例中，材料层的片段的位置与第三开口对准。
方法1000包括在第一硬掩模层和间隔件层的剩余部分上方形成第二图案化的光刻胶层的步骤1080。第二图案化的光刻胶层包括暴露第一硬掩模层的岛的第四开口。
方法1000包括使用蚀刻工艺去除第一硬掩模层的岛的步骤1090。第二图案化的光刻胶层用作蚀刻掩模。
方法1000包括使用间隔件层的剩余部分和材料层的片段来图案化第二硬掩模层的步骤1100。
在一些实施例中，实施图案化第二硬掩模层的步骤1100，从而使得在第二硬掩模层中形成导轨开口和多个金属线开口。导轨开口在第一方向上延伸，并且每个金属线开口在第二方向上延伸。导轨开口与金属线开口物理分离。
应当理解，可以在上文中讨论的步骤1010-1100之前、期间或之后实施额外的工艺步骤，以完成半导体器件的制造。例如，方法1000可以包括用导电材料填充导轨开口和金属线开口的步骤，从而分别形成导轨结构和多条金属线。作为另一实例，方法1000可以包括使用导轨结构作为电源或作为电接地的步骤。作为又一实例，方法1000可以包括以下步骤：在形成第一开口之前，在第二硬掩模层下面形成第一金属层，其中第一金属层包括在第一方向上延伸的导轨结构，并且其中形成第一开口，从而使得第一开口在平面图中与导轨结构重叠。为了简化，本文中不讨论其他工艺步骤。
基于上文中所讨论的，可以看出，本发明提供了优于形成导轨结构的传统系统和方法的优势。然而，应当理解，其他实施例可以提供额外的优势，并且不是所有的优势都必须在本文中公开，并且没有特定优势是所有实施例都需要的。一个优势是减小了单元(例如，CMOS单元)的尺寸。这是由于导轨结构的尺寸减小，因为导轨结构可以分离成两个或多个相邻的金属层，现在这里每个金属层包括较小的导轨结构。导轨结构整体仍然能够充分地处理电迁移问题，因为它们的组合尺寸与传统器件中的单个(大)导轨结构没有太大不同。另一优势是本发明可以实现导轨结构分离而不引入额外的路由复杂性。由于导轨结构以重叠方式(在平面图中)形成在相邻金属层中，一组通孔将足以互连导轨结构。不需要其他路由改变。此外，本发明的制造工艺还与现有的制造工艺流程相容，并且不需要特定的工具或处理设备。因此，实施本发明是便宜的。
本发明的一个方面涉及一种半导体器件。该半导体器件包括第一互连层。第一互连层包括：每个都在第一方向上延伸的多个第一导电元件；以及在第一方向上延伸的第一导轨。半导体器件包括不同于第一互连层的第二互连层。第二互连层包括每个都在第二方向上延伸的多个第二导电元件。第二方向不同于第一方向。第二互连层还包括在第一方向上延伸的第二导轨。第二导轨与第二导电元件物理分离。第二导轨在平面图中与第一导轨重叠并且电连接至第一导轨。
在上述半导体器件中，其中，所述第二方向正交于所述第一方向。
在上述半导体器件中，其中：所述第一互连层是Mx层；以及所述第二互连层是Mx+1层。
在上述半导体器件中，还包括多个导电通孔，设置在所述第一互连层和所述第二互连层之间，其中，所述第二导轨通过所述导电通孔的子集电连接至所述第一导轨。
在上述半导体器件中，其中：所述第一导轨具有在所述第二方向上测量的第一尺寸；所述第二导轨具有在所述第二方向上测量的第二尺寸；所述第二尺寸小于所述第一尺寸。
在上述半导体器件中，其中：所述第一导轨具有在所述第二方向上测量的第一尺寸；所述第二导轨具有在所述第二方向上测量的第二尺寸；所述第二尺寸小于所述第一尺寸，每个所述第一导电元件具有在所述第二方向上测量的第三尺寸；每个所述第二导电元件具有在所述第一方向上测量的第四尺寸；以及每个所述第一尺寸和所述第二尺寸大于所述第三尺寸或所述第四尺寸。
在上述半导体器件中，其中，所述第一互连层还包括第三导轨，平行于所述第一导轨延伸，并且其中，所述多个第一导电元件在所述平面图中设置在所述第一导轨和所述第三导轨之间。
在上述半导体器件中，其中，所述第一互连层还包括第三导轨，平行于所述第一导轨延伸，并且其中，所述多个第一导电元件在所述平面图中设置在所述第一导轨和所述第三导轨之间，所述第二互连层还包括第四导轨，平行于所述第二导轨延伸，并且其中，所述多个第二导电元件在所述平面图中设置在所述第二导轨和所述第四导轨之间。
在上述半导体器件中，其中，所述第一导电元件、所述第一导轨、所述第二导电元件和所述第二导轨是互补金属氧化物半导体(CMOS)单元的部分。
在上述半导体器件中，其中，所述第一导轨和所述第二导轨是电源导轨或接地导轨的部分。
本发明的另一方面涉及一种半导体器件。该半导体器件的第一金属层包括每个都沿着第一轴延伸的多条第一金属线，和沿着第一轴延伸的第一导轨结构。第一导轨结构与第一金属线物理分离。第二金属层位于第一金属层上方。第二金属层包括每条都沿着与第一轴正交的第二轴延伸的多条第二金属线，和沿着第一轴延伸的第二导轨结构。第二导轨结构与第二金属线物理分离。第二导轨结构直接位于第一导轨结构上方。多个通孔位于第一金属层和第二金属层之间。通孔的子集将第一导轨结构电互连至第二导轨结构。
在上述半导体器件中，其中，所述第一导轨结构具有沿着所述第二轴测量的第一临界尺寸(CD)；所述第二导轨结构具有沿着所述第二轴测量的第二临界尺寸；每条所述第一金属线具有沿着所述第二轴测量的第三临界尺寸；每条所述第二金属线具有沿着所述第一轴测量的第四临界尺寸；所述第二临界尺寸小于所述第一临界尺寸；所述第一临界尺寸大于所述第三临界尺寸；以及所述第二临界尺寸大于所述第四临界尺寸。
在上述半导体器件中，其中：所述第一金属线、所述第一导轨结构，所述第二金属线和所述第二导轨结构位于互补金属氧化物半导体(CMOS)单元内；以及所述第一导轨结构和所述第二导轨结构是所述互补金属氧化物半导体单元的电源导轨的部分或接地导轨的部分。
在上述半导体器件中，其中：所述第二金属线具有小于54纳米的最小间距；以及所述第二导轨结构通过小于40纳米的距离与所述第二金属线物理分离。
本发明的另一方面涉及一种制造半导体器件的方法。在第一硬掩模层中形成第一开口。在第二硬掩模层上方设置第一硬掩模层。第一开口在第一方向上延伸。在第一硬掩模层中形成多个第二开口。第二开口在不同于第一方向的第二方向上延伸。在第二开口之间设置第一硬掩模层的多个岛。在第一硬掩模层上方形成间隔件层。间隔件层部分地填充第一开口和第二开口。在间隔件层上方形成第一图案化的光刻胶层。第一图案化的光刻胶层包括与邻近第一开口的第二开口的部分对准的第三开口。在间隔件层上方和在第一图案化的光刻胶层上方形成材料层。对材料层实施回蚀工艺。第一硬掩模层在回蚀刻期间用作蚀刻停止层。蚀刻间隔件层直到暴露第一硬掩模层。在蚀刻间隔件层之后，保留材料层的片段。在第一硬掩模层和间隔件层的剩余部分上方形成第二图案化的光刻胶层。第二图案化的光刻胶层包括暴露第一硬掩模层的岛的第四开口。使用蚀刻工艺去除第一硬掩模层的岛。第二图案化的光刻胶层用作蚀刻掩模。使用间隔件层的剩余部分和材料层的片段来图案化第二硬掩模层。
在上述方法中，其中，实施所述第二硬掩模层的图案化，使得在所述第二硬掩模层中形成导轨开口和多个金属线开口，其中，所述导轨开口在所述第一方向上延伸，并且每个所述金属线开口在所述第二方向上延伸，并且其中，所述导轨开口与所述金属线开口物理分离。
在上述方法中，其中，实施所述第二硬掩模层的图案化，使得在所述第二硬掩模层中形成导轨开口和多个金属线开口，其中，所述导轨开口在所述第一方向上延伸，并且每个所述金属线开口在所述第二方向上延伸，并且其中，所述导轨开口与所述金属线开口物理分离，还包括用导电材料填充所述导轨开口和所述金属线开口，从而分别形成导轨结构和多条金属线。
在上述方法中，其中，实施所述第二硬掩模层的图案化，使得在所述第二硬掩模层中形成导轨开口和多个金属线开口，其中，所述导轨开口在所述第一方向上延伸，并且每个所述金属线开口在所述第二方向上延伸，并且其中，所述导轨开口与所述金属线开口物理分离，还包括用导电材料填充所述导轨开口和所述金属线开口，从而分别形成导轨结构和多条金属线，还包括使用所述导轨结构作为电源或作为电接地。
在上述方法中，还包括在形成所述第一开口之前，在所述第二硬掩模层下面形成第一金属层，其中，所述第一金属层包括在所述第一方向上延伸的导轨结构，并且其中，形成所述第一开口，使得在平面图中所述第一开口与所述导轨结构重叠。
在上述方法中，还包括在形成所述第一开口之前，在所述第二硬掩模层下面形成第一金属层，其中，所述第一金属层包括在所述第一方向上延伸的导轨结构，并且其中，形成所述第一开口，使得在平面图中所述第一开口与所述导轨结构重叠，还包括将所述第一金属层与所述第一开口或所述第二开口的一个或多个连接。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一互连层，所述第一互连层包括：
多个第一导电元件，所述多个第一导电元件的每个在第一方向上延伸；以及
第一导轨，在所述第一方向上延伸；以及
第二互连层，不同于所述第一互连层，所述第二互连层包括：
多个第二导电元件，所述多个第二导电元件的每个在第二方向上延伸，所述第二方向不同于所述第一方向；以及
第二导轨，在所述第一方向上延伸，所述第二导轨与所述第二导电元件物理分离，其中，所述第二导轨在平面图中与所述第一导轨重叠并且电连接至所述第一导轨。
2.根据权利要求1所述的半导体器件，其中，所述第二方向正交于所述第一方向。
3.根据权利要求1所述的半导体器件，其中：
所述第一互连层是Mx层；以及
所述第二互连层是Mx+1层。
4.根据权利要求1所述的半导体器件，还包括多个导电通孔，设置在所述第一互连层和所述第二互连层之间，其中，所述第二导轨通过所述导电通孔的子集电连接至所述第一导轨。
5.根据权利要求1所述的半导体器件，其中：
所述第一导轨具有在所述第二方向上测量的第一尺寸；
所述第二导轨具有在所述第二方向上测量的第二尺寸；
所述第二尺寸小于所述第一尺寸。
6.根据权利要求5所述的半导体器件，其中：
每个所述第一导电元件具有在所述第二方向上测量的第三尺寸；
每个所述第二导电元件具有在所述第一方向上测量的第四尺寸；以及
每个所述第一尺寸和所述第二尺寸大于所述第三尺寸或所述第四尺寸。
7.根据权利要求1所述的半导体器件，其中，所述第一互连层还包括第三导轨，平行于所述第一导轨延伸，并且其中，所述多个第一导电元件在所述平面图中设置在所述第一导轨和所述第三导轨之间。
8.根据权利要求7所述的半导体器件，其中，所述第二互连层还包括第四导轨，平行于所述第二导轨延伸，并且其中，所述多个第二导电元件在所述平面图中设置在所述第二导轨和所述第四导轨之间。
9.一种半导体器件，包括：
第一金属层，所述第一金属层包括：
多条第一金属线，所述第一金属线的每条沿着第一轴延伸；以及
第一导轨结构，沿着所述第一轴延伸，其中，所述第一导轨结构与所述第一金属线物理分离；
第二金属层，位于所述第一金属层上方，所述第二金属层包括：
多条第二金属线，所述第二金属线的每条沿着正交于所述第一轴的第二轴延伸；以及
第二导轨结构，沿着所述第一轴延伸，所述第二导轨结构与所述第二金属线物理分离，其中，所述第二导轨结构直接位于所述第一导轨结构上方；以及
多个通孔，位于所述第一金属层和所述第二金属层之间，其中，所述通孔的子集将所述第一导轨结构电互连至所述第二导轨结构。
10.一种制造半导体器件的方法，所述方法包括：
在第一硬掩模层中形成第一开口，所述第一硬掩模层设置在第二硬掩模层上方，所述第一开口在第一方向上延伸；
在所述第一硬掩模层中形成多个第二开口，所述第二开口在不同于所述第一方向的第二方向上延伸，其中，所述第一硬掩模层的多个岛设置在所述第二开口之间；
在所述第一硬掩模层上方形成间隔件层，其中，所述间隔件层部分地填充所述第一开口和所述第二开口；
在所述间隔件层上方形成第一图案化的光刻胶层，其中，所述第一图案化的光刻胶层包括与邻近所述第一开口的所述第二开口的部分对准的第三开口；
在所述间隔件层上方和在所述第一图案化的光刻胶层上方形成材料层；
回蚀刻所述材料层，其中，所述第一硬掩模层在所述回蚀刻期间用作蚀刻停止层；
蚀刻所述间隔件层直到暴露所述第一硬掩模层，其中，在蚀刻所述间隔件层之后保留所述材料层的片段；
在所述第一硬掩模层和所述间隔件层的剩余部分上方形成第二图案化的光刻胶层，其中，所述第二图案化的光刻胶层包括暴露所述第一硬掩模层的所述岛的第四开口；
使用蚀刻工艺去除所述第一硬掩模层的所述岛，其中，所述第二图案化的光刻胶层用作蚀刻掩模；以及
使用所述间隔件层的所述剩余部分和所述材料层的所述片段图案化所述第二硬掩模层。
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