CN107689342A - 在形成半导体装置后形成衬底穿孔(tsv)及金属化层的方法 - Google Patents

在形成半导体装置后形成衬底穿孔(tsv)及金属化层的方法 Download PDF

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Abstract

本发明涉及在形成半导体装置后形成衬底穿孔(TSV)及金属化层的方法，所揭示的一种示例方法包括：除其它以外，在半导体衬底上方形成半导体装置，形成至该半导体装置的装置层级接触，以及在形成该装置层级接触以后，执行至少一个共同制程操作，以形成位于该衬底中的沟槽中的衬底穿孔(TSV)、与该TSV导电耦接的TSV接触结构，以及与该装置层级接触导电耦接的导电金属化元件。

Description

在形成半导体装置后形成衬底穿孔(TSV)及金属化层的方法
技术领域
本发明通常涉及集成电路的制造，尤其涉及在形成半导体装置以后形成衬底穿孔(through-substrate-via；TSV)及金属化层的各种方法。
背景技术
在例如微处理器、储存装置等当前的集成电路中，在有限的芯片面积上设置并运行有大量的电路元件，尤其是场效应晶体管(field effect transistor；FET)。FET具有各种不同的配置，例如平面晶体管装置、FinFET晶体管装置、纳米线晶体管装置等。这些FET装置通常以开关模式运行，也就是说，这些装置呈现高导通状态(开状态；on-state)和高阻抗状态(关状态；off-state)。场效应晶体管的状态由栅极电极控制，在施加适当的控制电压后，该栅极电极控制在漏区极与源极区之间所形成的通道区的电导率。除晶体管(其为主动电路元件或半导体装置的例子)以外，集成电路产品还包括被动电路元件，例如电阻器、电容器等。
为使这些电路元件充当总体电路的部分，必须建立与该些电路元件的电性连接。就晶体管而言，这通常包括建立与栅极结构以及与各源极/漏极区的电性连接。通常，由于当前集成电路的大量电路元件以及所需的复杂布局，因此无法在制造该些电路元件的同一装置层级内建立针对各电路元件的电性连接或“线路布置”。因此，在形成于该产品的该装置层级上方的一个或多个额外堆叠的“金属化层”中形成各种电性连接，其构成该集成电路产品的总体线路图案。这些金属化层通常由绝缘材料层以及形成于该绝缘材料层中的导电金属线或导电过孔(vias)组成。一般来说，该些导线提供层级内部的电性连接，而该些导电过孔提供该些导线的不同层级之间的层级间连接或垂直连接。这些导线及导电过孔可由各种不同的材料组成，例如铜、钨、铝等(具有适当的阻挡层)。集成电路产品中的第一金属化层通常被称为“M1”层。通常，使用多个导电过孔(通常被称为“V0”过孔)以在该M1层与下方层级导电结构-所谓装置层级接触(下面将作详细解释)之间建立电性连接。在一些更先进的装置中，在该装置层级接触(device level contact)与该V0过孔之间形成由导线组成的另一个金属化层(有时被称为“M0”层)。
图1A显示由形成于半导体衬底12中及上方的多个晶体管装置11组成的示例集成电路产品10的剖视图。图1B显示单个晶体管装置11的简单平面视图。这些附图显示用以建立与装置11的简单示意源极/漏极区20的电性连接的多个所谓“CA接触”结构14，以及有时被称为“CB接触”结构的栅极接触结构16。如图1B中所示，CB栅极接触16垂直位于围绕装置11的隔离材料13上方，也就是，CB栅极接触16通常不位于衬底12中所定义的主动区上方，但它可能在一些先进架构中。
请参照图1A至1B，晶体管11包括示例栅极结构22(也就是栅极绝缘层22A及栅极电极22B)、栅极覆盖层24、侧间隙壁26以及简单示意的源极/漏极区20。如上所述，在流程的此点，在衬底12中也已形成隔离区13。在图1A中所示的制造点，在衬底12上方已形成绝缘材料层30A、30B，也就是层间介电材料。附图中未显示其它材料层，例如接触蚀刻停止层及类似物。附图中还显示示例凸起的(raised)外延源极/漏极区32以及包括所谓“沟槽硅化物”(trench silicide；TS)结构36的组合的源极/漏极接触结构34。CA接触结构14可为分立接触元件的形式，也就是从上方观看时具有通常类似方形的形状(如图1B中所示)或圆柱形形状的一个或多个独立接触塞，它们形成于层间介电材料中。在其它应用中(图1B中未显示)，CA接触结构14也可为线型特征，其接触下方的线型特征例如TS结构36，该TS接触接触源极/漏极区20并通常沿平行于栅极结构22的方向贯穿源极/漏极区20上的整个主动区。
图1A中还显示产品10的多层级金属化系统的第一金属化层-所谓M1层，其形成于绝缘材料层38例如低k绝缘材料中。设置多个导电过孔-所谓V0过孔40，以在该些装置层级接触-CA接触14及CB接触16-与该M1层之间建立电性连接。该M1层通常包括在产品10上根据需求布线的多条金属线42。
在一个实施例中，形成TS结构36、CA接触14及CB接触16的流程可为如下所述。在沉积第一层绝缘材料30A以后，在第一层绝缘材料30A中形成开口，以暴露位于下方源极/漏极区20上方的外延材料32的至少部分。随后，通过该开口形成传统的硅化物，接着在该金属硅化物区域上形成钨(未单独显示)，并执行化学机械抛光(chemical mechanicalpolishing；CMP)制程向下至栅极覆盖层24的顶部。接着，沉积第二层绝缘材料30B并在第二层绝缘材料30B中形成针对CA接触14的接触开口，以暴露位于源极/漏极区20上方的下方钨金属化的至少部分。接着，在遮蔽针对CA接触14的该些开口期间，在第二层绝缘材料30B中并穿过栅极覆盖层24形成针对CB接触16的开口，以暴露栅极电极22B的一部分。通常，CB接触16为圆形或方形塞的形式。随后，通过执行一个或多个共同金属沉积及CMP制程操作(利用第二层绝缘材料30B作为抛光停止层以移除位于该些接触开口外部的多余材料)在第二层绝缘材料30B中的相应开口中形成导电CA接触14及导电CB接触16。CA接触14及CB接触16通常包含均匀体金属，例如钨，且还可包括位于该均匀体金属与该绝缘材料层30B之间的一个或多个金属阻挡层(未显示)。在业界内，TS接触36、CA接触14及CB接触16都可被视为装置层级接触。
图1C显示产品10A的一个示例，其包括针对产品10A的多层级金属化系统的所谓M0金属化层。该M0层形成于位于V0过孔40与装置层级接触(CA接触14及CB接触16)之间的绝缘材料层46(例如低k绝缘材料)中。该M0层通常包括在产品10A上根据需求布线的多条金属线44。这样的M0金属化层的形成有助于降低衬底12上所形成的电路的总电阻。
在衬底12的前侧表面12A(见图1A)上方形成IC产品10的半导体装置例(如晶体管)及金属化系统。形成TSV(衬底穿孔，有时也被称为硅穿孔；Through-Silicon-Via)，以提供从衬底12的背侧至金属化系统的电性接触。TSV的使用可提升封装密度。参照图1D至1E讨论可如何形成TSV 54的一个示例。在一个示例流程中(有时被称为TSV第一制程操作)，在衬底12的前侧12A上形成任意半导体装置之前，在衬底12中蚀刻沟槽50。随后，在沟槽50中及衬底12的表面12A上方形成由绝缘材料(例如二氧化硅)构成的共形衬里52。接着，沉积导电材料例如钨、铜等，以过填充沟槽50的剩余未填充部分。接着，通过使用衬底12的前面12A作为抛光停止执行一个或多个CMP制程。这些操作导致形成TSV54，如图1D中所示。或者，该TSV可在形成装置(前端工艺制程操作)以后以及形成装置层级接触(中间工艺制程操作)以后形成。该TSV通过形成穿过ILD(层间介电质)层并进入衬底中的沟槽来形成。用导电材料例如铜过填充该沟槽。接着，执行CMP制程(其停止于最上ILD层)，以移除过量的该导电材料。
在TSV第一流程中，在形成TSV 54以后，在衬底12的前侧12A上方形成半导体装置，例如晶体管11。在形成该些装置以后，在衬底12的前侧12A上方形成该产品的金属化系统(例如M0层、V0过孔、M1层等)。部分该金属化系统经形成以接触TSV 54的前侧54S，如图1E所示。在该衬底的前侧12A上方形成该金属化系统以后，自衬底12的背侧12B执行衬底薄化或修剪(trimming)制程，以移除衬底12的部分并暴露TSV 54的部分。更具体地说，请参照图1E，衬底12可经薄化直至该衬底的薄化后背侧表面12B’处于虚线所示位置。此薄化暴露TSV54的背侧表面54X，其可经电性接触以提供至形成于该衬底的前侧上的金属化系统的路径。形成TSV及金属化系统的上述制程可能很复杂并导致执行大量的制程步骤，所有这些都增加成本并可能导致生成缺陷，该些缺陷可降低产品良率。
需要在形成半导体装置以后形成TSV及金属化层的更有效且更集成的方法，从而可避免或至少减轻上述问题的其中一个或多个的影响。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
一般来说，本发明涉及在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的各种新颖方法。所揭示的一种示例方法包括：除其它以外，在半导体衬底上方形成半导体装置；形成至该半导体装置的装置层级接触；以及在形成该装置层级接触以后，执行至少一个共同制程操作，以形成位于该衬底中的沟槽中的衬底穿孔(TSV)、与该TSV导电耦接的TSV接触结构，以及与该装置层级接触导电耦接的导电金属化元件。
本文中所揭示的另一种示例方法包括：除其它以外，在半导体衬底上方形成半导体装置；形成至该半导体装置的装置层级接触；执行至少一个第一蚀刻制程，以形成位于该衬底中的TSV沟槽以及延伸穿过该衬底上方的至少一个绝缘材料层的TSV接触开口；执行至少一个第二蚀刻制程，以形成该半导体装置的金属化接触开口，其延伸穿过该至少一个绝缘材料层，从而暴露该装置层级接触的至少一部分；以及执行至少一个共同制程操作，以在该沟槽中形成TSV、在该TSV接触开口中形成TSV接触结构，其中，该TSV接触结构与该TSV导电耦接，以及形成与该装置层级接触导电耦接的位于该金属化接触开口中的导电金属化元件。
附图说明
参照下面结合附图所作的说明可理解本发明，该些附图中类似的附图标记表示类似的元件，且其中：
图1A至1C显示集成电路产品的装置层级接触及金属化层的各种示例现有技术布置；
图1D至1E显示现有技术TSV及其可被如何制造的一个示例；
图2A至2I显示本文中所揭示的在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的各种新颖方法；
图3A至3E显示本文中所揭示的在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的其它新颖方法；
图4A至4F显示本文中所揭示的在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的其它新颖方法；以及
图5A至5G显示本文中所揭示的在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的额外新颖方法。
尽管本文中所揭示的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本发明所执行的常规程序。
现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特别意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特别定义的定义方式明确表示于说明书中。
本发明通常涉及本文中所揭示的用以在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的各种新颖方法。本文中所揭示的方法及装置可用于制造使用各种技术例如NMOS、PMOS、CMOS等的产品，且它们可用于制造各种不同的集成电路产品，例如存储器(memory)产品、逻辑产品、ASIC等。在完整阅读本申请以后，本领域的技术人员将了解，本文中所揭示的发明可用于形成使用具有各种不同配置的晶体管装置(例如平面装置、FinFET装置、纳米线装置等)的集成电路产品。因此，当前揭示的发明不应当被认为限于任意特定形式的晶体管。当然，本文中所揭示的发明不应当被认为限于本文中所示及所述的例子。现在通过参照附图来详细说明本文中所揭示的方法及装置的各种示例实施例。下面所述的各种材料层可通过任意各种不同的已知技术形成，例如化学气相沉积(chemical vapordeposition；CVD)制程、原子层沉积(atomic layer deposition；ALD)制程、热生长制程、旋涂技术等。而且，本文中及附图中所使用的词语“相邻”将作广义解释，且应当被解释为涵盖一个特征实际接触另一个特征或者邻近另一个特征的情形。
图2A至2I显示本文中所揭示的形成集成电路产品100的各种新颖方法，该集成电路产品包括半导体装置101(例如晶体管、电阻器、电容器等)，以及形成于衬底102中的TSV125。在图2A至2B中以虚线显示TSV 125，因为它在图2A至2B中所示的制程点尚未形成。也就是说，依据本文中所揭示的方法，直到形成半导体装置101以后才形成TSV 125。另外，要注意，TSV 125并非按比例绘制，因为它比先进集成电路产品中所制造的典型半导体装置101的尺寸更大。另外，TSV 125通常与装置101相距一定距离，以减轻TSV诱发压力对装置特性的影响，通常此安全距离被称为“禁用(keep-out)”区。半导体装置101可为主动或被动半导体装置，例如晶体管、电阻器、电容器等。在本文中所示的例子中，半导体装置101为平面晶体管装置103。图2A显示在图2B中的标示处所作的产品100的剖视图(x-x)。图2B显示产品100的简单平面视图(省略各种绝缘材料层)，标示作本文中所示的剖视图(视图x-x)的位置。如所标示的那样，CA接触117与CB接触121不位于同一水平面中(当从上方观看时)，因此，附图中所示的剖视图(x-x)为阶梯剖视图，以显示CA(源极/漏极)接触117、CB(栅极)接触121，以及在形成半导体装置101以后的TSV 125的形成。
请继续参照图2A至2B，示例产品100会形成于半导体衬底102中及上方。产品100可包括任意类型的半导体装置101，例如，NMOS晶体管、PMOS晶体管或两种类型的晶体管、电阻器、电容器等。另外，附图中未显示各种掺杂区，例如掺杂阱区、环状注入区等。衬底102可具有各种配置，例如所示块体硅配置。衬底102也可具有绝缘体上硅(silicon-on-insulator；SOI)配置，其包括块体硅层、埋置绝缘层以及主动层，其中，在该主动层中及上方形成半导体装置。衬底102可由硅制成，或者它可由硅以外的半导体材料制成。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。
图2A至2B显示执行数个制程操作以后(也就是在形成半导体装置101以后以及形成半导体装置101的CA(源极/漏极)接触117及CB(栅极)接触121以后)的产品100。CA接触117及CB接触121将在本文中及权利要求中被称为“装置层级接触”。如这些附图中所示，在半导体衬底102中及上方形成晶体管装置103。在衬底102中还形成示意显示的隔离区106，以将晶体管103与其它半导体装置电性隔离。在所示例子中，晶体管装置103由示例栅极结构104(也就是栅极绝缘层104A及栅极电极104B)、栅极覆盖层108、侧间隙壁110以及简单示意的源极/漏极区113组成。栅极结构104可通过使用“先栅极”或“替代栅极”制造技术制造。栅极结构104可由各种不同的材料组成。在一个示例实施例中，栅极绝缘层104A可由二氧化硅层及/或高k(k值大于10)绝缘材料例如氧化铪(或其它高k材料)组成。栅极电极104B可由各种不同类型的导电材料组成，例如多晶硅、一个或多个导电金属或金属合金层(例如钛、氮化钛)等。
这些附图中还显示示例凸起的外延源极/漏极区114以及可包括“沟槽硅化物”(trench silicide；TS)材料的导电源极/漏极接触结构115，尽管源极/漏极接触结构115不需要包括此类沟槽硅化物材料。导电源极/漏极接触结构115经形成以建立至源极/漏极区113的电性接触。从上方观看时，就其总体配置而言，导电源极/漏极接触结构115可为“线型”结构或“点型”结构。图2B中将导电源极/漏极接触结构115显示为“线型”结构。在图2A至2B中所示的制造点，在衬底102上方已形成绝缘材料层105(例如，由例如二氧化硅组成的ILD)以及其它绝缘材料层107、109、111及113。在一个示例实施例中，绝缘材料层109、113可由低k绝缘材料(具有小于约3.5的k值)组成，而绝缘材料层107、111可充当蚀刻停止层且可由例如氮化硅、氮氧化硅等材料组成。材料层105、107、109、111及113可形成至任意想要的厚度。未显示其它材料层例如接触蚀刻停止层，以避免使附图过度复杂。
图2C显示在图案化掩膜层(未显示)(例如光阻层、抗反射涂层及平坦化层)形成于绝缘材料层113上方并经图案化以后以及通过该图案化掩膜层执行多个蚀刻制程以定义位于绝缘材料层105、107、109、111、113中的TSV接触开口130以及位于衬底102中的TSV沟槽132以后的产品100。TSV沟槽132的尺寸、深度及配置可依据特定的应用而变化。在一个示例中，TSV沟槽132的宽深比(宽度比深度)可落入约1:10至1:17的范围内，且在衬底102的上表面102A下方的TSV沟槽132的深度可为约100μm。如下面详细所述，通过执行一个或多个共同制程操作，在TSV沟槽132中将最终形成TSV 125并在TSV接触开口130中将最终形成至TSV125的接触145。
图2D显示执行数个制程操作以后的产品。首先，移除该图案化掩膜层(未显示)。接着，通过执行共形沉积制程，在产品100上、在开口130中以及在TSV沟槽132中形成共形绝缘衬里层134。随后，执行另一个共形沉积制程，以形成代表性衬里层136，其可由一个或多个材料层组成。衬里层136可包括一个或多个阻挡材料层，以减少或阻止将要形成于开口130中的导电材料迁移进入周围的绝缘材料层中。接着，在产品100上方形成牺牲材料层138(例如旋涂碳、OPL(有机平坦化层))，以过填充开口130。最后，在牺牲材料层138上方形成代表性掩膜层139。衬里层134、136的厚度可依据特定的应用而变化，且它们分别可通过执行共形ALD或CVD制程形成。衬里层134可由各种绝缘材料例如二氧化硅、氮氧化硅等组成。衬里层136可由例如钽、氮化钽、钛、氮化钛、钌等材料组成。掩膜层139可为由顺序沉积于产品100上的第一层139A、第二层139B及第三层139C组成的三层掩膜层。在一个示例中，三层掩膜层139可由SOH(旋涂硬掩膜)/BARC(底部抗反射涂层)/PR(光阻)组成，且在另一个实施例中，它可由OPL/SiARC(硅抗反射涂层)/PR组成，其中，光阻层(PR)是最上层139C。
图2E显示执行数个制程操作以后的产品。首先，图案化掩膜层139，以具有与针对多个导电金属化元件144(下面将作详细说明)的金属化接触开口140对应的开口，其中，导电金属化元件144为产品100的金属化层或金属化系统的通用元件，例如导电金属化元件144可为M0层中的导线或V0层中的导电过孔。随后，通过图案化掩膜层139执行一个或多个蚀刻制程，以定义金属化接触开口140，其延伸穿过绝缘材料层113、111并暴露CA接触117及CB接触121的至少一部分。随后，进一步图案化掩膜层139并执行蚀刻制程，以移除牺牲材料层138的部分。接着，移除图案化掩膜层139，从而形成图2E中所示的结构。
图2F显示通过使用图案化牺牲材料层138作为蚀刻掩膜来执行蚀刻制程以相对周围材料移除衬里层136的暴露部分以后的产品100。
图2G显示执行数个制程操作以后的产品。首先，移除牺牲材料层138的剩余部分。接着，执行另一个共形沉积制程，以形成代表性衬里层142，其可由一个或多个材料层组成。衬里层142被显示为虚线，以使其区别于衬里层136。衬里层142可包括与上面参照衬里层136所述类似的一个或多个阻挡材料层。要注意，TSV接触开口130及TSV沟槽132在其中形成有两个阻挡衬里层136、142，而金属化接触开口140可在其中仅形成有阻挡层142，以防止导电材料迁移进入周围绝缘材料中。
图2H显示执行一个或多个共同沉积制程以在产品100上针对多个导电金属化元件144、TSV 125及TSV接触结构145形成一种或多种导电材料143，从而同时过填充金属化接触开口140、TSV沟槽132及开口130的剩余未填充部分以后的产品。
图2I显示执行一个或多个平坦化制程(例如CMP制程)以同时移除位于绝缘材料层113的上表面上方的金属化接触开口140及开口130外部的导电材料143的多余部分以后的产品100。该共同平坦化制程操作导致形成多个导电金属化元件144、TSV接触结构145以及位于衬底102中的沟槽132中的TSV 125。在此点，由额外金属化元件(未显示)组成的额外金属化层(未显示)可形成于图2I中所示的产品上方。在完成产品100的整个金属化系统的形成以后，可薄化衬底102的背侧102X，以使其处于图2I中的虚线102X’所示的位置，从而暴露TSV 125的背侧125X。导电金属化元件144、TSV 125及TSV接触结构145的导电材料143可由例如金属、金属合金、铜、钨、钴、铝、钌、钽、铑等各种不同导电材料的其中一种或多种组成。
图3A至3E显示本文中所揭示的在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的其它新颖方法。图3A显示处于与图2C中所示制造点对应的制造点的产品100，也就是在绝缘材料层105、107、109、111、113中形成开口130以后以及在衬底102中形成TSV沟槽132以后。
图3B显示在产品100上、在开口130中以及在TSV沟槽132中形成上述共形绝缘衬里层134以后以及在产品100上方形成上述牺牲材料层138以过填充开口130以后的产品。上述掩膜层139也将呈现于牺牲材料层138上方，但在图3B中未显示。
图3C显示执行数个制程操作以后的产品。首先，图案化掩膜层139(图3C中未显示)，以具有与针对上述导电金属化元件144的金属化接触开口140对应的开口。接着，通过图案化掩膜层139执行一个或多个蚀刻制程，以定义金属化接触开口140，其延伸穿过绝缘材料层113、111并暴露CA接触117及CB接触121的至少一部分。在这些蚀刻制程期间也移除衬里层134的部分。随后，进一步图案化掩膜层139并执行蚀刻制程，以移除牺牲材料层138的部分。接着，移除图案化掩膜层139，从而形成图3C中所示的结构。
图3D显示执行数个制程操作以后的产品。首先，移除牺牲材料层138的剩余部分。接着，执行另一个共形沉积制程，以在开口130、TSV沟槽132及金属化接触开口140中形成上述代表性衬里层142。
图3E显示执行上述制程操作以形成位于开口140中的导电金属化元件144、位于TSV沟槽132中的TSV 125以及位于开口130中的TSV接触结构145以后的产品，也就是沉积导电材料、CMP等，如图2H至2I中所示。在此点，由额外金属化元件(未显示)组成的额外金属化层(未显示)可形成于图3E中所示的产品上方。在完成产品100的整个金属化系统的形成以后，可薄化衬底102的背侧102X，如上面结合图2I所述。
图4A至4F显示本文中所揭示的在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的其它新颖方法。图4A显示执行数个制程操作以后的产品100。首先，在绝缘材料层113上方形成图案化掩膜层(未显示)，例如图案化光阻层，并通过该图案化掩膜层执行多个蚀刻制程，以定义上述金属化接触开口140。接着，移除该图案化掩膜层。随后，在产品100上方形成上述掩膜层139，以过填充金属化接触开口140。
图4B显示执行数个制程操作以后的产品。首先，图案化掩膜层139，以具有与绝缘材料层105、107、109、111、113及TSV沟槽132中的开口对应的开口。随后，通过图案化掩膜层139执行多个蚀刻制程，以定义开口130及TSV沟槽132。
图4C显示执行数个制程操作以后的产品。首先，移除图案化掩膜层139的剩余部分。接着，作为可选择的步骤，执行低温氧化制程，例如化学氧化制程，以在TSV沟槽132中选择性形成绝缘衬里层150(例如二氧化硅)。或者，衬里层150可通过执行选择性沉积制程形成，由此，仅在TSV沟槽132中的暴露衬底表面上沉积氧化物材料。
图4D显示执行数个制程操作以后的产品，且其中，在TSV沟槽132中未形成衬里层150。从图4B中所示的产品开始，移除该牺牲材料层的剩余部分。随后，在TSV接触开口130、TSV沟槽132及金属化接触开口140中形成上述代表性衬里层142。
图4E显示执行上述制程操作以形成位于开口140中的导电金属化元件144、位于TSV沟槽132中的TSV 125以及位于开口130中的TSV接触结构145以后的产品，也就是沉积导电材料、CMP等，如图2H至2I中所示。在此点，由额外金属化元件(未显示)组成的额外金属化层(未显示)可形成于图4E中所示的产品上方。在完成产品100的整个金属化系统的形成以后，可薄化衬底102的背侧102X，如上面结合图2I所述。
图4F显示在TSV沟槽132中形成上述衬里层150的情况下的产品100。要注意因在沟槽132内的衬底102上选择性形成衬里层150而由此流程导致的独特产品100。
图5A至5G显示本文中所揭示的在形成半导体装置以后形成衬底穿孔(TSV)及金属化层的额外新颖方法。图5A显示执行数个制程操作以后的产品。首先，在绝缘材料层113上方形成图案化掩膜层(未显示)，例如图案化光阻层。接着，通过该图案化掩膜层执行多个蚀刻制程，以定义位于绝缘材料层105、107、109、111、113中的开口130以及位于衬底102中的TSV沟槽132。接着，在产品100上、在TSV接触开口130中以及在TSV沟槽132中形成上述共形绝缘衬里层134。随后，在衬里层134上的产品100上、在开口130中及TSV沟槽132中形成上述代表性衬里层136。最后，在产品100上且在开口130及TSV沟槽132中形成上述牺牲材料层138。上述掩膜层139也将呈现于牺牲材料层138上方，但未显示于图5A中。
图5B显示执行数个制程操作以后的产品。首先，图案化掩膜层139，以具有与针对上述导电金属化元件144的金属化接触开口140对应的开口。接着，通过图案化掩膜层139执行一个或多个蚀刻制程，以定义金属化接触开口140，其延伸穿过绝缘材料层113、111并暴露CA接触117及CB接触121的至少一部分。随后，进一步图案化掩膜层139并执行蚀刻制程，以移除牺牲材料层138、氧化物衬里层134及金属衬里层136的部分。接着，移除图案化掩膜层139，从而形成图5B中所示的结构。
图5C显示通过执行共形沉积制程在产品100上及在金属化接触开口140中形成共形衬里层152以后的产品。衬里层152可包括一个或多个阻挡材料层，以减少或阻止将要形成于TSV接触开口130中的导电材料迁移进入周围的绝缘材料层中。衬里层152可由例如钽、氮化钽、钛、氮化钛、钌、钴等材料组成。
图5D显示执行数个制程操作以后的产品。首先，执行一个或多个沉积制程，以在针对多个导电金属化元件144的金属化接触开口140中形成上述导电材料143。接着，通过使用衬里层152作为抛光停止(终点)层执行一个或多个平坦化制程，例如CMP制程。
图5E显示执行数个制程操作以后的产品。首先，执行蚀刻制程，以移除衬里层152的部分。随后，移除牺牲材料层138的剩余部分。
图5F显示执行数个制程操作以后的产品。首先，执行一个或多个沉积制程，以在针对TSV接触145的TSV接触开口130中以及在针对TSV 125的TSV沟槽132中形成导电材料147。在一个实施例中，导电材料147可由上面针对导电材料143所述的任意材料组成。在一些应用中，导电材料143与147可由相同的材料组成，但可能并非在所有应用中都如此。
图5G显示执行共同CMP制程以形成位于开口140中的导电金属化元件144、位于TSV沟槽132中的TSV 125以及位于开口130中的TSV接触结构145以后的产品。在此点，由额外金属化元件(未显示)组成的额外金属化层(未显示)可形成于图5G中所示的产品上方。在完成产品100的整个金属化系统的形成以后，可薄化衬底102的背侧102X，如上面结合图2I所述。
由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如随附的权利要求所述。因此，显然，可对上面所揭示的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，本发明请求保护的范围如随附的权利要求所述。

Claims (18)

1.一种方法，包括：
在半导体衬底上方形成半导体装置；
形成至该半导体装置的装置层级接触；以及
在形成该装置层级接触以后，执行至少一个共同制程操作，以形成位于该衬底中的沟槽中的衬底穿孔(TSV)、与该TSV导电耦接的TSV接触结构，以及与该装置层级接触导电耦接的导电金属化元件。
2.如权利要求1所述的方法，其中，该半导体装置是主动半导体装置或被动半导体装置的其中之一。
3.如权利要求1所述的方法，其中，该半导体装置为晶体管，该装置层级接触包括用以建立至该晶体管的源极/漏极区的电性接触的CA源极/漏极接触、或用以建立至该晶体管的栅极电极的电性接触的CB栅极接触，以及其中，该导电金属化元件为导线或导电过孔的其中之一。
4.如权利要求1所述的方法，其中，执行该至少一个共同制程操作包括执行至少一个第一共同沉积制程，以同时针对该TSV、该TSV接触结构及该导电金属化元件形成至少一种导电材料，并接着执行至少一个第二共同制程操作，以移除在该第一共同沉积制程期间所形成的该至少一种导电材料的一部分，其中，该至少一个第二共同制程操作包括执行至少一个CMP制程操作。
5.如权利要求1所述的方法，其中，执行该至少一个共同制程操作包括在针对该TSV接触结构及该导电金属化元件所形成的至少一种导电材料上执行至少一个CMP制程操作。
6.如权利要求1所述的方法，其中，该TSV、该TSV接触结构及该导电金属化元件分别由相同的至少一种导电材料组成。
7.如权利要求6所述的方法，其中，该相同的至少一种导电材料包括金属、金属合金、铜、钨、钴、铝、钌、钽及铑的至少其中一种。
8.一种方法，包括：
在半导体衬底上方形成半导体装置；
形成至该半导体装置的装置层级接触；
执行至少一个第一蚀刻制程，以形成位于该衬底中的TSV沟槽以及延伸穿过该衬底上方的至少一个绝缘材料层的TSV接触开口；
执行至少一个第二蚀刻制程，以形成该半导体装置的金属化接触开口，其延伸穿过该至少一个绝缘材料层，从而暴露该装置层级接触的至少一部分；以及
执行至少一个共同制程操作，以在该TSV沟槽中形成TSV、在该TSV接触开口中形成TSV接触结构，其中，该TSV接触结构与该TSV导电耦接，以及形成与该装置层级接触导电耦接的位于该金属化接触开口中的导电金属化元件。
9.如权利要求8所述的方法，其中，执行该至少一个共同制程操作包括执行至少一个第一共同沉积制程，以针对该TSV沟槽中的该TSV、该TSV接触开口中的该TSV接触结构及该金属化接触开口中的该导电金属化元件形成至少一种导电材料，并接着执行至少一个第二共同制程操作，以移除在该第一共同沉积制程期间所形成的该至少一种导电材料的一部分，其中，该至少一个第二共同制程操作包括执行至少一个CMP制程操作。
10.如权利要求8所述的方法，其中，执行该至少一个共同制程操作包括在针对该TSV接触结构及该导电金属化元件所形成的至少一种导电材料上执行至少一个CMP制程操作。
11.如权利要求8所述的方法，其中，在执行该至少一个第二蚀刻制程之前执行该至少一个第一蚀刻制程。
12.如权利要求8所述的方法，其中，在执行该至少一个第一蚀刻制程之前执行该至少一个第二蚀刻制程。
13.如权利要求8所述的方法，其中，在执行该至少一个第二蚀刻制程之前执行该至少一个第一蚀刻制程，以及其中，该方法还包括：
在该TSV沟槽中、在该TSV接触开口中以及在该至少一个绝缘材料层上方形成共形绝缘衬里层；
在该共形绝缘衬里层上形成第一导电衬里层；
在该第一导电衬里层上方的该TSV沟槽中及该TSV接触开口中形成图案化牺牲材料层；
通过该图案化牺牲材料层执行该至少一个第二蚀刻制程，以形成该金属化接触开口；
在形成该金属化接触开口以后，移除未被该图案化牺牲材料层覆盖的该第一导电衬里层的部分；
移除该图案化牺牲材料层；
在该金属化接触开口中以及在该TSV接触开口中及该TSV沟槽中的该第一导电衬里层的剩余部分上形成第二导电衬里层；
执行至少一个第一共同沉积制程，以针对该TSV沟槽中的该TSV、该TSV接触开口中的该TSV接触结构以及该金属化接触开口中的该导电金属化元件形成至少一种导电材料；以及
执行至少一个共同平坦化制程，以移除在该至少一个第一共同沉积制程期间所形成的该至少一种导电材料的一部分，从而至少定义该TSV接触及该导电金属化元件。
14.如权利要求8所述的方法，其中，在执行该至少一个第二蚀刻制程之前执行该至少一个第一蚀刻制程，以及其中，该方法还包括：
在该TSV沟槽中、在该TSV接触开口中以及在该至少一个绝缘材料层上方形成共形绝缘衬里层；
在该共形绝缘衬里层上方的该TSV沟槽中及该TSV接触开口中形成图案化牺牲材料层；
通过该图案化牺牲材料层执行该至少一个第二蚀刻制程，以形成该金属化接触开口；
移除该图案化牺牲材料层；
在该金属化接触开口中以及在该TSV接触开口中及该TSV沟槽中的该共形绝缘衬里层上形成第一导电衬里层；
执行至少一个第一共同沉积制程，以针对该TSV沟槽中的该TSV、该TSV接触开口中的该TSV接触结构以及该金属化接触开口中的该导电金属化元件形成至少一种导电材料；以及
执行至少一个共同平坦化制程，以移除在该至少一个第一共同沉积制程期间所形成的该至少一种导电材料的一部分，从而至少定义该TSV接触及该导电金属化元件。
15.如权利要求8所述的方法，其中，在执行该至少一个第一蚀刻制程之前执行该至少一个第二蚀刻制程，以及其中，该方法还包括：
形成覆盖该金属化接触开口的图案化掩膜层；
通过该图案化掩膜层执行该至少一个第一蚀刻制程，以形成位于该衬底中的该TSV沟槽以及该TSV接触开口；
移除该图案化掩膜层；
在移除该图案化掩膜层以后，在该TSV沟槽中的该衬底上并与其接触、在该TSV接触开口中、在该金属化接触开口中以及在该至少一个绝缘材料层上方形成第一导电衬里层；
执行至少一个第一共同沉积制程，以在该第一导电衬里层上方针对该TSV沟槽中的该TSV、该TSV接触开口中的该TSV接触结构以及该金属化接触开口中的该导电金属化元件形成至少一种导电材料；以及
执行至少一个共同平坦化制程，以移除在该至少一个第一共同沉积制程期间所形成的该至少一种导电材料的一部分，从而至少定义该TSV接触及该导电金属化元件。
16.如权利要求8所述的方法，其中，在执行该至少一个第一蚀刻制程之前执行该至少一个第二蚀刻制程，以及其中，该方法还包括：
形成覆盖该金属化接触开口的图案化掩膜层；
通过该图案化掩膜层执行该至少一个第一蚀刻制程，以形成位于该衬底中的该TSV沟槽以及该TSV接触开口；
移除该图案化掩膜层；
在移除该图案化掩膜层以后，在该TSV沟槽中的该衬底上并与其接触选择性形成绝缘衬里层；
在该TSV沟槽中形成该绝缘衬里以后，在该TSV沟槽中的该绝缘衬里层上、在该TSV接触开口中、在该金属化接触开口中以及在该至少一个绝缘材料层上方形成第一导电衬里层；
执行至少一个第一共同沉积制程，以在该第一导电衬里层上方针对该TSV沟槽中的该TSV、该TSV接触开口中的该TSV接触结构以及该金属化接触开口中的该导电金属化元件形成至少一种导电材料；以及
执行至少一个共同平坦化制程，以移除在该至少一个第一共同沉积制程期间所形成的该至少一种导电材料的一部分，从而至少定义该TSV接触及该导电金属化元件。
17.如权利要求8所述的方法，其中，在执行该至少一个第二蚀刻制程之前执行该至少一个第一蚀刻制程，以及其中，该方法还包括：
在该TSV沟槽中、在该TSV接触开口中以及在该至少一个绝缘材料层上方形成共形绝缘衬里层；
在该共形绝缘衬里层上方形成第一导电衬里层；
在该第一导电衬里层上方的该TSV沟槽中及该TSV接触开口中形成图案化牺牲材料层；
通过该图案化牺牲材料层执行该至少一个第二蚀刻制程，以形成该金属化接触开口；
在形成该金属化接触开口以后，从该金属化接触开口内移除未被该图案化牺牲材料层覆盖的该第一导电衬里层的部分；
在该金属化接触开口中以及在该图案化牺牲材料层上形成第二导电衬里层；
在该第二导电衬里层上以及在该金属化接触开口中形成至少一种第一导电材料，以过填充该金属化接触开口；
移除该图案化牺牲材料层；
在该TSV接触开口中的该第一导电衬里层上、在该TSV沟槽中以及在位于该金属化接触开口中的该至少一种第一导电材料上方形成至少一种第二导电材料；以及
执行至少一个共同平坦化制程，以移除该至少一种第一导电材料及该至少一种第二导电材料的一部分，从而至少定义该TSV接触及该导电金属化元件。
18.如权利要求17所述的方法，其中，该至少一种第一导电材料及该至少一种第二导电材料包括相同的材料。
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