CN102208342A - 硅穿孔的形成方法 - Google Patents

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Abstract

本发明提供一种硅穿孔(TSV)的形成方法。在一实施例中，该方法包括在接触开口与TSV开口中形成导电层，之后以一道化学机械研磨工艺去除接触开口与TSV开口以外的导电材料，以分别形成接触插塞与TSV结构。本发明的硅穿孔的形成方法同时进行接触插塞与TSV的填充工艺与化学机械研磨。除了具有以单一步骤进行化学机械研磨的优点的外，以单一步骤进行金属填充工艺可进一步降低工艺成本。

Description

硅穿孔的形成方法
技术领域
本发明涉及一种集成电路(IC)的制造，且特别涉及以化学机械研磨同时形成硅穿孔(TSV；through-silicon via)与接触插塞的工艺。
背景技术
三维(3D)晶片-对-晶片垂直堆叠技术可在单一芯片中达成多层有源IC元件(例如处理器、可编程元件、存储器元件等)的垂直堆叠以缩短平均线路长度，达到降低内连线电阻电容延迟(RC delay)与增加系统性能的目的。在单一晶片或晶片-对-晶片垂直堆叠形成3D内连线的主要挑战在于通孔的制作，此通孔提供路径使高阻抗信号从晶片的一侧跨过另一侧。TSV中通常填入导电材料而与其他TSV或接合层的导体接触形成电性连接。
目前的TSV工艺是结合传统的IC工艺形成贯穿硅基底的铜导孔。当TSV工艺在接触工艺之后进行时，需要一道额外的化学机械研磨(CMP)工艺去除多余的铜，以提供平坦的表面。化学侵蚀、光侵蚀、窄沟侵蚀(narrow trenchcorrosion)、电化侵蚀(galvanic corrosion)为化学机械研磨中可能造成铜侵蚀的各种机制。电化侵蚀又称为双金属侵蚀(bimetallic corrosion)，其产生的原因是由于形成电性或离子接触的两种不同金属，因为电化学上的不相容所造成。因此，上述额外的铜化学机械研磨浆料会对钨插塞造成电化侵蚀。
发明内容
为克服上述现有技术的缺陷，在一实施例中，本发明的硅穿孔的形成方法包括：提供一半导体基底，其具有第一区与第二区；形成一介电层于半导体基底上，其中介电层于第一区具有一第一开口；形成一第一导电层于介电层上且填入第一开口；形成一第二开口于第二区且延伸穿过第一导电层、介电层、及部分的半导体基底，其中第二开口具有侧壁与底部；形成一保护层于第一导电层上且顺应性覆盖第二开口的侧壁与底部；形成一第二导电层于保护层上且填入第二开口；以及去除位于该第一、第二开口以外的第二导电层、保护层、及第一导电层，其中残留于第二开口内的第二导电层形成一硅穿孔结构。
在另一实施例中，本发明的硅穿孔的形成方法包括：提供一半导体基底，其具有第一区与第二区；形成一介电层于半导体基底上；形成一第一开口于第一区的介电层中；形成一第二开口于第二区且延伸穿过介电层及部分的半导体基底；形成一导电层于介电层上且填入第一、第二开口；以及去除位于第一、第二开口以外的导电层以露出介电层，其中残留于第二开口内的导电层形成一硅穿孔结构。
本发明的硅穿孔的形成方法同时进行接触插塞与TSV的填充工艺与化学机械研磨。除了具有以单一步骤进行化学机械研磨的优点的外，以单一步骤进行金属填充工艺可进一步降低工艺成本。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
附图说明
图1～图5为半导体装置的部分剖面图，用以说明一实施例中各阶段的集成电路工艺。
图6～图9为半导体装置的部分剖面图，用以说明另一实施例中各阶段的集成电路工艺。
其中，附图标记说明如下：
10～半导体基底12～层间介电层
14～接触开口16～第一导电层
18、28～TSV开口20～保护层
22、32～阻挡层24～第二导电层
26、36～TSV结构30～第三导电层
100、300～晶片200～IC元件
具体实施方式
本发明提供同时对多个金属结构进行化学机械研磨的实施例。金属结构的实施例可用于形成接触插塞、硅穿孔(TSV)、或其他结构。在本说明书中，“硅穿孔(TSV)”一词代表一填有导电材料的开口，且该开口至少贯穿部分的半导体基材或含硅基材。在实施例中使用铜的金属化工艺来形成TSV。在本说明书中，“铜”一词涵盖铜元素与大体上表现出铜电性的铜基合金(copper-based alloy)。
以下将配合附图详述本发明的实施例，其中同样或类似的元件将尽可能以相同的元件符号表示。在附图中可能夸大实施例的形状与厚度以便清楚表现出相关的特征。在下文中将特别描述构成本揭示装置的元件或与之直接相关的元件。应特别注意的是，未特别显示或描述的元件可以本领域技术人员所熟知的各种形式存在。此外，当某一层是被描述为在另一层(或基底)“上”时，其可代表该层与另一层(或基底)为直接接触，或两者之间另有其它层存在。
在本说明书中，关于“一实施例”的描述，代表该实施例所述的特定元件、结构、或特性至少被包含在一实施例中。因此本说明书中不同地方出现的“在一实施例中”，不必然代表同一个实施例。此外，上述的特定元件、结构、或特性可在一或多个实施例中以任何适合的方式结合。应注意的是，以下的图示并未按照比例绘示，仅是用来便于示意说明。
图1～图5为半导体装置的部分剖面图，用以说明一实施例中各阶段的集成电路工艺。图1显示一晶片100的剖面示意图，晶片100包含基底10，其中第一区I定义为接触插塞形成区，第二区II定义为TSV结构形成区。在基底上形成有IC元件200与覆盖于基底10上的层间介电层(Inter-LayerDielectric；ILD)12。接触开口14形成于第一区I的层间介电层12中，用以形成接触插塞。
基底10通常为硅，例如：具有外延层或无外延层的硅基底，或是具有绝缘埋层的绝缘层上覆硅(Silicon-On-insulator；SOI)基底。此外，基底10也可为GaAs基底、GaAsP基底、InP基底、GaAlAs基底、InGaP基底。基底10具有正面10a(例如电路侧)与背面10b(例如无电路侧)。
形成于基底10正面10a中和/或上的IC元件200可包含数个独立的电路单元，例如晶体管、二极管、电阻、电容、电感、或是其他以公知半导体工艺所形成的有源与无源半导体装置。例如，IC元件200可为一具有栅极与源/漏极的晶体管。
ILD层12形成于基底10的正面10a上，用以隔离IC元件200与后续所形成的内连线结构。ILD层12可为一单层或多层结构。ILD层12可为掺杂或未掺杂的氧化硅层，由热化学气相沉积法或高密度等离子体工艺所形成，例如：未掺杂硅玻璃、磷掺杂硅玻璃、或硼磷硅玻璃。此外，ILD层12也可为掺杂或磷掺杂旋涂式玻璃(SOG)、磷掺杂四乙氧基硅酸盐(PTEOS)、或硼磷掺杂四乙氧基硅酸盐(BPTEOS)。
借由干蚀刻工艺在ILD层12中形成一接触开口14，露出部分的IC元件200。在一实施例中，进行ILD层12的平坦化后，形成一介电抗反射涂层(DARC)和/或底部抗反射涂层(BARC)以及一图案化光致抗蚀剂层，这些层在图中并未绘出以简化图示。之后，进行一干蚀刻工艺以形成穿过ILD层12的接触开口14，露出IC元件200的接触区，例如是位于源/漏极区上的硅化物层。之后，将图案化光致抗蚀剂层与抗反射层剥除。
请参见图2，在ILD层12上沉积第一导电层16以填入接触开口14中。填入接触开口14中的第一导电层16形成一接触插塞16a，其电性连接至IC元件200。接触插塞14的材质可为钨、钨基合金、铜、或铜基合金，其可借由低压化学气相沉积法(LPCVD)、等离子体加强化学气相沉积法(PECVD)、有机金属化学气相沉积(MOCVD)、原子层沈积(ALD)或其他先进沉积技术形成。在一实施例中，第一导电层16的材质为钨。在一些实施例中，第一导电层16的材质为铜、钼、氮化钛、含钨导电材料、或上述的组合。
请参见图3，接着在第二区II形成开口18。开口18贯穿第一导电层16与ILD层12并延伸至基底10达一预定深度，但未露出接触插塞16a与IC元件200。在一形成TSV结构的实施例中，开口18为一TSV开口，后续将在其中进行金属化工艺。为了定义TSV开口18，可先在第一导电层16上形成一硬掩模层，之后在硬掩膜层上形成一图案化光致抗蚀剂。硬掩膜层可为氮化硅层、氮氧化硅、或其类似物。光致抗蚀剂层(未显示)可利用曝光、烘烤、显影和/或其他公知的微影工艺在其中形成开口以露出硬掩膜层。之后，以图案化光致抗蚀剂作为掩膜，以湿蚀刻或干蚀刻等方式蚀刻所露出的硬掩膜层以形成一开口。之后，再以硬掩膜层与图案化光致抗蚀剂作为掩膜，对露出的基底10进行蚀刻以形成TSV开口18。TSV开口18具有侧壁18a与底部18b。形成TSV开口18后，将硬掩膜层与光致抗蚀剂层去除。
TSV开口18至少穿过一部分的基底10。TSV开口18可使用任何适当的蚀刻方法进行蚀刻，例如等离子体蚀刻、化学湿蚀刻、激光钻孔和/或其他公知的工艺。在一实施例中，上述蚀刻包括以深反应性离子蚀刻(deep RIE)工艺蚀刻基底10。TSV开口18的蚀刻可从基底的正面10a往下达数十至数百微米(μm)深，而不贯穿基底的背面10b。TSV开口18可具有垂直的侧壁轮廓或渐缩的(tapered)侧壁轮廓。在一实施例中，TSV开口18的深度约20～100tm，直径约1.5～10μm。TSV开口18具有约5～10的高深宽比。再一些实施例中，TSV开口18的深宽比大于10。
请参见图4，在前述结构上形成一保护层20，该保护层20顺应性覆盖TSV开口18的底部18b与侧壁18a，以避免任何导电材料进入晶片100的电路的有源区域。保护层20的材质可为氧化硅、四乙氧基硅烷(TEOS)氧化硅、氮化硅、或前述的组合等，其可借由热氧化法、常压化学气相沉积法(APCVD)、低压化学气相沉积法(LPCVD)、等离子体加强化学气相沉积法(PECVD)、或未来发展的沉积技术形成。例如，可利用四乙氧基硅烷(TEOS)与臭氧为前趋物，利用低压化学气相沉积法或等离子体加强化学气相沉积法形成四乙氧基硅烷(TEOS)氧化硅层。
请参见图4，将一阻挡层22顺应性地沉积在保护层20上，形成TSV开口18的内衬(liner)。阻挡层22可作为避免金属扩散的扩散阻挡层，并可作为金属与介电层之间粘着层。阻挡层的材料可为耐火金属、耐火金属氮化物、耐火金属氮硅化物、或前述的组合。阻挡层可包括(但不限于)：耐火材料、TiN、TaN、Ta、Ti、TiSN、W、WN、Cr、Nb、Co、Ni、Pt、Ru、Pd、Au、CoP、CoWP、NiP、NiWP、前述的组合、或其他可抑制铜扩散入ILD层12的材质，其可由物理气相沉积法、化学气相沉积法、原子层沉积法、或电镀法所形成。在一实施例中，阻挡层22包含一TaN层与一Ta层。在另一实施例中，阻挡层22为一TiN层。在又另一实施例中，阻挡层22为一Ti层。
接下来进行TSV的填充工艺。在阻挡层22上沉积一第二导电层24以填充TSV开口18。第二导电层24包含低电阻的导电材料，包括(但不限于)：铜与铜基合金。举例而言，铜的填充工艺可包括一金属晶种层的沉积与一铜化学电镀工艺。金属晶种层可利用物理气相沉积、化学气相沉积、或其他公知的方式形成。之后，将晶片100放置在一电镀设备，例如电化学电镀设备，并在晶片100上电镀铜层以填充TSV开口18。应注意的是，虽然此处所述的沉积方式为电化学电镀，本实施例并不限于以电镀方式沉积的金属。相反地，第二导电层24可包含各种材料，例如钨、铝、金、银等。
之后，如图5所示，利用化学机械研磨法(CMP；Chemical MechanicalPolishing)将位于接触开口14与TSV开口18以外多余的第二导电层24、阻挡层22、保护层20、及第一导电层16去除。如此一来，第一导电层16与第二导电层24的上表面大体上与ILD层12的上表面共平面。第二导电层24位于TSV开口18的剩余部分24a构成一TSV结构26，其贯穿ILD层12并延伸进入基底10一预定深度。阻挡层22位于TSV开口18的剩余部分22a也构成了一部分的TSV结构26。保护层20位于TSV开口侧壁18a与底部18b的剩余部分20a则将TSV结构26与其他元件隔离。
上述的化学机械研磨工艺有利于将所有的这些材料层24、22、20、16以大体相同的移除率同时去除。相较于传统以两阶段分别进行接触插塞与TSV的化学机械研磨，本实施例同时进行接触插塞与TSV的化学机械研磨可降低工艺成本。此处不须针对TSV结构的化学机械研磨发展新的研磨浆料，而且因此可以省略公知技术中用于研磨TSV结构时的CMP阻挡层的沉积步骤。
之后，在晶片100上进行后段(BEOL；back-end-of-line)内连线工艺以形成包含多个内连线层与金属间介电层(IMD)的内连线结构。本发明的实施例使用铜基(copper-based)导电材料来形成内连线层。此处所称的“铜基材料”包含：实质上纯的元素铜、含有不可避免的杂质的铜、以及包含少量其他元素的铜合金，例如：Ta、In、Sn、Zn、Mg、Cr、Ti、Ge、Sr、Pt、Mg、Al、Zr等。可使用标准的镶嵌工艺来制作铜内连线。
图6～图9为半导体装置的部分剖面图，用以说明另一实施例中各阶段的集成电路工艺，其与图1～图5相同或类似的部分将不再赘述。
图6显示一晶片300的剖面示意图，晶片300包含基底10，在基底上形成有IC元件200与覆盖于基底10上的层间介电层(Inter-Layer Dielectric；ILD)12。借由微影与干蚀刻工艺，于第一区I的层间介电层12中形成接触开口14，以露出一部分的IC元件200。此外，使用掩膜与蚀刻技术，在第二区II中形成一TSV开口28。TSV开口28位于接触开口14以外的区域且穿过ILD层12延伸至基底10一预定深度。在一实施例中，TSV开口28与接触开口14是由同一微影与蚀刻工艺形成。在另一实施例中，TSV开口28与接触开口14是由不同的微影与蚀刻工艺各自形成。
请参见图7，在前述结构上形成一顺应性(conformal)的保护层20，并以微影与蚀刻工艺去除位于接触开口14的保护层20，只留下位于TSV开口28的保护层20b。剩余的保护层20b顺应性覆盖TSV开口28的底部28b与侧壁28a，以避免任何导电材料进入晶片300的电路的有源区域。剩余的保护层20b可延伸至ILD层12的上表面。
请参见图8，接下来进行金属填充工艺。将一第三导电层30沉积在前述结构上(ILD层12与保护层20b上)以同时填充TSV开口28与接触开口14。第三导电层30的材质可为钨、钨基合金、铜或铜基合金、铝、银、钼、氮化钛、或其类似物，其可借由低压化学气相沉积法(LPCVD)、等离子体加强化学气相沉积法(PECVD)、有机金属化学气相沉积(MOCVD)、原子层沈积(ALD)或其他先进沉积技术形成。举例而言，铜的填充工艺可包括一金属晶种层的沉积与一铜化学电镀工艺。
在一些实施例中，在沉积第三导电层30的前可视需要(optionally)先沉积一阻挡层32。阻挡层32可作为避免金属扩散的扩散阻挡层，并可作为金属与介电层之间粘着层。阻挡层的材料可为耐火金属、耐火金属氮化物、耐火金属氮硅化物、或前述的组合。阻挡层可包括(但不限于)：耐火材料、TiN、TaN、Ta、Ti、TiSN、W、WN、Cr、Nb、Co、Ni、Pt、Ru、Pd、Au、CoP、CoWP、NiP、NiWP、前述的组合、或其他可抑制铜扩散入ILD层12的材质，其可由物理气相沉积法、化学气相沉积法、原子层沉积法、或电镀法所形成。
之后，如图9所示，利用化学机械研磨法(CMP；Chemical MechanicalPolishing)将位于接触开口14与TSV开口28以外多余的第三导电层30、视需要形成的阻挡层32、保护层20去除。如此一来，第三导电层30的上表面大体上与ILD层12的上表面共平面。第三导电层30位于TSV开口28的剩余部分30a构成一TSV结构36，其贯穿ILD层12并延伸进入基底10一预定深度。阻挡层32位于TSV开口28的剩余部分32a也构成了一部分的TSV结构36。保护层20位于TSV开口侧壁28a与底部28b的剩余部分20a则将TSV结构36与其他元件隔离。此外，第三导电层30位于接触开口14的剩余部分30b构成一接触插塞16b，其电性连接至IC元件200。阻挡层32位于接触开口14的剩余部分32b也构成了一部分的接触插塞16b。
相较于传统以两阶段的金属沉积与两阶段的化学机械研磨分别进行接触插塞工艺与TSV工艺，本实施例同时进行接触插塞与TSV的填充工艺与化学机械研磨。除了具有以单一步骤进行化学机械研磨的优点的外，以单一步骤进行金属填充工艺可进一步降低工艺成本。
虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (11)

1.一种硅穿孔的形成方法，包括：
提供一半导体基底，其具有第一区与第二区；
形成一介电层于该半导体基底上，其中该介电层于该第一区具有一第一开口；
形成一第一导电层于该介电层上且填入该第一开口；
形成一第二开口于该第二区且延伸穿过该第一导电层、该介电层、及部分的该半导体基底，其中该第二开口具有侧壁与底部；
形成一保护层于该第一导电层上且顺应性覆盖该第二开口的侧壁与底部；
形成一第二导电层于该保护层上且填入该第二开口；以及
去除位于该第一、第二开口以外的该第二导电层、该保护层、及该第一导电层，其中残留于该第二开口内的该第二导电层形成一硅穿孔结构。
2.如权利要求1所述的硅穿孔的形成方法，其中所述去除该第二导电层、该保护层、及该第一导电层的步骤是以化学机械研磨工艺进行。
3.如权利要求1所述的硅穿孔的形成方法，其中残留于该第一开口内的该第一导电层形成一接触插塞。
4.如权利要求1所述的硅穿孔的形成方法，其中该第一导电层包含钨、钨合金、铜、或铜合金，其中该第二导电层包含铜、或铜合金，其中该保护层包含氧化物。
5.如权利要求1所述的硅穿孔的形成方法，其中在形成该第二导电层的前，还包括：于该保护层上形成一阻挡层，其中该阻挡层包含Ti、Ta、TiN、或TaN。
6.一种硅穿孔的形成方法，包括：
提供一半导体基底，其具有第一区与第二区；
形成一介电层于该半导体基底上；
形成一第一开口于该第一区的该介电层中；
形成一第二开口于该第二区且延伸穿过该介电层及部分的该半导体基底；
形成一导电层于该介电层上且填入该第一、第二开口；以及
去除位于该第一、第二开口以外的该导电层以露出该介电层，其中残留于该第二开口内的该导电层形成一硅穿孔结构。
7.如权利要求6所述的硅穿孔的形成方法，其中所述去除该导电层的步骤是以化学机械研磨工艺进行。
8.如权利要求6所述的硅穿孔的形成方法，其中残留于该第一开口内的该导电层形成一接触插塞。
9.如权利要求6所述的硅穿孔的形成方法，其中该导电层包含钨、钨合金、铜或铜合金。
10.如权利要求6所述的硅穿孔的形成方法，其中在形成该导电层的前，还包括：形成一保护层顺应性覆盖该第二开口的侧壁与底部。
11.如权利要求6所述的硅穿孔的形成方法，其中在形成该导电层的前，还包括：于该介电层上形成一阻挡层，其中该阻挡层包含Ti、Ta、TiN、或TaN。
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