KR20230039214A - 방열 패드, 이를 포함하는 반도체 칩 및 반도체 칩의 제조 방법 - Google Patents

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Abstract

반도체 칩의 방열 패드는 방열 코어, 방열 헤드, 제 1 절연막 및 제 2 절연막을 포함할 수 있다. 상기 방열 코어는 반도체 기판의 하부면에 형성된 트렌치의 내부에 배치되어 상기 반도체 기판을 수직으로 관통하는 관통 전극(TSV)으로부터 발생된 열을 전달받을 수 있다. 상기 방열 헤드는 상기 방열 코어에 연결되고 상기 반도체 기판의 하부면으로부터 돌출되어 상기 방열 코어의 열을 방출시킬 수 있다. 상기 제 1 절연막은 상기 트렌치의 내면과 상기 방열 코어 사이에 개재될 수 있다. 상기 제 2 절연막은 상기 제 1 절연막과 상기 방열 코어 사이에 개재될 수 있다. 따라서, 방열 패드의 구조가 강화되어 관통 전극의 열을 효과적으로 방출시킬 수 있다.

Description

방열 패드, 이를 포함하는 반도체 칩 및 반도체 칩의 제조 방법{THERMAL PAD, SEMICONDUCTOR CHIP INCLUDING THE SAME AND METHOD OF MANUFACTURING THE SEMICONDUCTOR CHIP}
본 발명은 방열 패드, 이를 포함하는 반도체 칩 및 반도체 칩의 제조 방법에 관한 것이다. 보다 구체적으로는, 반도체 칩을 관통하는 관통 전극(TSV)의 열을 방출하는 방열 패드, 이러한 방열 패드를 포함하는 반도체 칩 및 이러한 반도체 칩을 제조하는 방법에 관한 것이다.
일반적으로, 복수개의 적층된 반도체 칩들을 포함하는 반도체 패키지에서, 반도체 칩들은 관통 전극(TSV)을 매개로 서로 연결될 수 있다. 관통 전극은 반도체 칩을 수직하게 관통하여, 상하부 반도체 칩 내의 다른 관통 전극들과 전기적으로 연결될 수 있다. 이러한 관통 전극으로부터 열이 발생될 수 있다. 열은 반도체 칩 내의 회로들을 열화시킬 수 있다.
관련 기술들에 따르면, 열을 방출시키기 위해서, 반도체 기판에 방열 패드가 배치될 수 있다. 방열 패드는 반도체 기판의 하부면에 배치될 수 있다. 이러한 방열 패드는 구조적으로 취약하여 낮은 방열 능력을 가질 수 있다.
본 발명은 관통 전극의 열을 효과적으로 방출시킬 수 있는 방열 패드를 제공한다.
또한, 본 발명은 상기된 방열 패드를 포함하는 반도체 칩도 제공한다.
아울러, 본 발명은 상기된 반도체 칩을 제조하는 방법도 제공한다.
본 발명의 일 견지에 따른 반도체 칩의 방열 패드는 방열 코어, 방열 헤드, 제 1 절연막 및 제 2 절연막을 포함할 수 있다. 상기 방열 코어는 반도체 기판의 하부면에 형성된 트렌치의 내부에 배치되어 상기 반도체 기판을 수직으로 관통하는 관통 전극(TSV)으로부터 발생된 열을 전달받을 수 있다. 상기 방열 헤드는 상기 방열 코어에 연결되고 상기 반도체 기판의 하부면으로부터 돌출되어 상기 방열 코어의 열을 방출시킬 수 있다. 상기 제 1 절연막은 상기 트렌치의 내면과 상기 방열 코어 사이에 개재될 수 있다. 상기 제 2 절연막은 상기 제 1 절연막과 상기 방열 코어 사이에 개재될 수 있다.
본 발명의 다른 견지에 따른 반도체 칩은 반도체 기판, 관통 전극, 방열 코어, 방열 헤드, 제 1 절연막 및 제 2 절연막을 포함할 수 있다. 상기 반도체 기판의 하부면에 트렌치가 형성될 수 있다. 상기 관통 전극은 상기 반도체 기판을 수직으로 관통할 수 있다. 상기 방열 코어는 상기 트렌치의 내부에 배치되어 상기 관통 전극으로부터 발생된 열을 전달받을 수 있다. 상기 방열 헤드는 상기 방열 코어에 연결되고 상기 반도체 기판의 하부면으로부터 돌출되어 상기 방열 코어의 열을 방출시킬 수 있다. 상기 제 1 절연막은 상기 트렌치의 내면과 상기 방열 코어 사이에 개재될 수 있다. 상기 제 2 절연막은 상기 제 1 절연막과 상기 방열 코어 사이에 개재될 수 있다.
본 발명의 또 다른 견지에 따른 반도체 칩의 제조 방법에 따르면, 관통 전극과 인접한 반도체 기판의 하부면에 트렌치를 형성할 수 있다. 상기 반도체 기판의 하부면과 상기 트렌치의 내면에 제 1 절연막과 제 2 절연막을 순차적으로 형성할 수 있다. 상기 제 2 절연막 상에 도전층을 형성하여 상기 트렌치를 상기 도전층으로 매립할 수 있다. 상기 반도체 기판의 하부면에 위치한 상기 제 2 절연막이 노출될 때까지 상기 도전층을 제거하여 상기 트렌치 내에 방열 코어를 형성할 수 있다. 상기 방열 코어와 상기 관통 전극 상에 시드막을 형성할 수 있다. 상기 시드막으로부터 상기 방열 코어와 연결된 방열 헤드 및 상기 관통 전극과 연결된 헤드부를 형성할 수 있다.
상기된 본 발명에 따르면, 트렌치의 내면과 방열 코어 사이에 제 1 절연막과 제 2 절연막이 배치됨으로써, 방열 패드의 구조가 강화될 수 있다. 따라서, 방열 패드는 관통 전극의 열을 효과적으로 방출시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 2는 도 1에 도시된 반도체 칩을 나타낸 저면도이다.
도 3은 도 1의 A 부위를 확대해서 나타낸 단면도이다.
도 4 내지 도 10은 도 3에 도시된 반도체 칩을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 13은 도 12의 B 부위를 확대해서 나타낸 단면도이다.
도 14 및 도 15는 도 13에 도시된 반도체 칩을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 17은 도 1에 도시된 반도체 칩을 포함하는 멀티-칩 패키지를 나타낸 단면도이다.
도 18은 도 12에 도시된 반도체 칩을 포함하는 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 단면도이고, 도 2는 도 1에 도시된 반도체 칩을 나타낸 저면도이며, 도 3은 도 1의 A 부위를 확대해서 나타낸 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 반도체 칩(semiconductor chip)(100)은 반도체 기판(semiconductor substrate)(110), 복수개의 관통 전극(TSV)(120)들 및 복수개의 방열 패드(thermal pad)(200)들을 포함할 수 있다. 본 실시예의 반도체 칩(100) 복수개들은 적층되어, 관통 전극(120)들과 도전성 범프(conductive bump)를 매개로 서로 전기적으로 연결될 수 있다.
반도체 기판(110)은 실리콘(silicon) 기판을 포함할 수 있으나, 이에 국한되지 않을 수 있다. 회로들이 반도체 기판(110)의 내부에 형성될 수 있다. 반도체 기판(110)은 복수개의 트렌치(trench)(112)들을 가질 수 있다. 트렌치(112)들은 반도체 기판(110)의 하부면으로부터 수직하게 위를 향해서 형성될 수 있다.
관통 전극(120)들은 적층된 복수개의 반도체 칩(100)들을 전기적으로 연결시킬 수 있다. 관통 전극(120)들 각각은 반도체 기판(110)을 수직으로 관통할 수 있다. 관통 전극(120)들은 복수개의 적층된 반도체 칩(100)들을 전기적으로 연결시킬 수 있다. 즉, 관통 전극(120)들 각각의 상단은 반도체 기판(110)의 상부면을 통해 노출될 수 있다. 관통 전극(120)들 각각의 하단은 반도체 기판(110)의 하부면을 통해 노출될 수 있다. 관통 전극(120)들 각각은 절연막(insulation layer)으로 둘러싸일 수 있다. 절연막(122)은 관통 전극(120)의 측면, 상단 및 하단을 둘러쌀 수 있다. 즉, 관통 전극(120)의 외면 전체가 절연막(122)으로 덮일 수 있다. 절연막(122)은 산화물(oxide)을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
본 실시예에서, 관통 전극(120)들 각각은 헤드부(head portion)(124) 및 시드막(seed layer)(230)을 더 포함할 수 있다. 헤드부(124)는 관통 전극(120)의 하단에 형성될 수 있다. 헤드부(124)는 반도체 기판(110)의 하부면을 통해 돌출될 수 있다. 즉, 헤드부(124)의 측면과 하부면은 노출될 수 있다. 헤드부(124)는 관통 전극(120)의 폭보다 넓은 폭을 가질 수 있으나, 이에 국한되지 않을 수 있다. 예를 들어서, 헤드부(124)의 폭은 관통 전극(120)의 폭과 실질적으로 동일하거나 또는 그 미만일 수도 있다. 관통 전극(120)은 금속(metal)과 같은 도전성 물질(conductive material)을 포함할 수 있다. 예를 들어서, 관통 전극(120)은 구리(copper)를 포함할 수 있으나, 이에 국한되지 않을 수 있다.
시드막(230)은 관통 전극(120)의 하단과 헤드부(124) 사이에 개재될 수 있다. 헤드부(124)는 시드막(230)에 대한 도금 공정(plating process)을 통해서 형성될 수 있다. 따라서, 시드막(230)은 헤드부(124)의 폭과 실질적으로 동일한 폭을 가질 수 있으나, 이에 국한되지 않을 수 있다.
전기 신호는 관통 전극(120)을 통해서 흐르게 되므로, 열이 관통 전극(120)으로부터 발생될 수 있다. 관통 전극(120)의 열을 신속하게 방출하기 위해서, 방열 패드(200)들이 관통 전극(120)들 각각에 인접하게 배치될 수 있다. 특히, 열은 관통 전극(120)의 하단에서 많이 발생되기 때문에, 방열 패드(200)들은 관통 전극(120)들의 하단들에 인접하게 배치될 수 있다. 방열 패드(200)들 각각은 방열 코어(thermal core)(210), 방열 헤드(thermal head)(212), 제 1 절연막(220), 제 2 절연막(222), 제 3 절연막(224) 및 시드막(230)을 포함할 수 있다.
방열 코어(210)는 트렌치(112) 내에 배치될 수 있다. 방열 코어(210)는 트렌치(112)를 완전히 매립할 수 있는 형상을 가질 수 있다. 그러므로, 방열 코어(210)의 형상은 트렌치(112)의 형상에 따라 변경될 수 있다. 방열 코어(210)는 관통 전극(120)에서 발생된 열을 전달받을 수 있다. 따라서, 트렌치(112)는 관통 전극(120)의 하단과 인접한 반도체 기판(110)의 하부면 부위에 형성될 수 있다. 방열 코어(210)는 구리와 같은 금속을 포함할 수 있으나, 이에 국한되지 않을 수 있다. 이와 같이, 방열 코어(210)는 반도체 기판(110)의 하부면을 통해서 반도체 기판(110)의 내부로 진입되어 있으므로, 방열 코어(210)는 관통 전극(120)의 하단과 인접하게 위치할 수가 있다. 그러므로, 관통 전극(120)의 하단에서 발생된 열은 방열 코어(210)로 신속하게 전달될 수 있다.
방열 헤드(212)는 방열 코어(210)의 하단에 형성될 수 있다. 방열 헤드(212)는 반도체 기판(110)의 하부면으로부터 돌출될 수 있다. 즉, 방열 헤드(212)의 측면과 하부면은 노출될 수 있다. 방열 헤드(212)는 방열 코어(210) 내의 열을 외부로 신속하게 방출시킬 수 있다. 방열 헤드(212)는 방열 코어(210)의 폭보다 넓은 폭을 가질 수 있으나, 이에 국한되지 않을 수 있다. 예를 들어서, 방열 헤드(212)의 폭은 방열 코어(210)의 폭 이하일 수도 있다. 또한, 방열 헤드(212)는 방열 코어(210)의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 따라서, 방열 헤드(212)는 구리와 같은 금속을 포함할 수 있다. 다른 실시예로서, 방열 헤드(212)는 방열 코어(210)의 물질과 다른 물질을 포함할 수도 있다.
시드막(230)은 방열 코어(210)와 방열 헤드(212) 사이에 개재될 수 있다. 방열 헤드(212)는 시드막(230)에 대한 도금 공정을 통해서 형성될 수 있다. 따라서, 시드막(230)은 방열 헤드(212)의 폭과 실질적으로 동일한 폭을 가질 수 있으나, 이에 국한되지 않을 수 있다. 또한, 방열 패드(200) 내의 시드막(230)은 관통 전극(120) 내의 시드막(230)을 형성하는 공정에 의해서 같이 형성될 수 있다.
제 1 절연막(220)은 얇은 두께를 가질 수 있다. 제 1 절연막(220)은 반도체 기판(110)의 하부면과 트렌치(112)의 내면에 형성될 수 있다. 구체적으로, 제 1 절연막(220)은 트렌치(112)의 측면과 저면에 형성될 수 있다. 따라서, 제 1 절연막(220)은 트렌치(112)의 내면과 방열 코어(210) 사이에 위치하여, 방열 코어(210)를 반도체 기판(110)으로부터 전기적으로 절연시킬 수 있다. 따라서, 방열 패드(200)는 전기 신호가 인가될 수 없는 더미 패드(dummy pad)일 수 있다. 또한, 반도체 기판(110)의 하부면에 위치한 제 1 절연막(220)은 관통 전극(120)의 하단을 둘러싸는 절연막을 둘러쌀 수 있다. 제 1 절연막(220)은 산화물과 같은 절연 물질을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
제 2 절연막(222)은 얇은 두께를 가질 수 있다. 제 2 절연막(222)은 제 1 절연막(220) 상에 형성될 수 있다. 따라서, 트렌치(112) 내의 제 2 절연막(222)은 제 1 절연막(220)과 방열 코어(210) 사이에 위치할 수 있다. 반도체 기판(110)의 하부면에 위치한 제 2 절연막(222)은 관통 전극(120)의 하단을 둘러싸는 제 1 절연만 부위를 둘러쌀 수 있다. 제 2 절연막(222)은 실리콘 질화물(silicon nitride)과 같은 절연 물질을 포함할 수 있으나, 이에 국한되지 않을 수 있다. 한편, 제 1 절연막(220)은 제 2 절연막(222)과 반도체 기판(110) 사이의 접합력을 강화시키는 기능을 가질 수 있다. 또한, 제 2 절연막(222)은 후술하는 도 3에 도시된 반도체 칩(100)을 제조하는 공정들 중에서 평탄화 공정에서 정지막으로서의 기능을 가질 수 있다.
제 3 절연막(224)은 얇은 두께를 가질 수 있다. 제 3 절연막(224)은 트렌치(112) 내에 위치한 제 2 절연막(222) 상에 형성될 수 있다. 즉, 제 3 절연막(224)은 트렌치(112) 내부에만 위치하고, 반도체 기판(110)의 하부면에는 형성되지 않을 수 있다. 따라서, 제 3 절연막(224)은 트렌치(112) 내의 제 2 절연막(222)과 방열 코어(210) 사이에 위치할 수 있다. 제 3 절연막(224)이 방열 코어(210)의 외측면에 맞대어져서, 크랙(crack)과 같은 방열 코어(210)의 손상을 방지할 수 있다. 제 3 절연막(224)은 산화물과 같은 절연 물질을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
본 실시예에 따르면, 방열 코어(210)가 반도체 기판(110)의 하부면에 형성된 트렌치(112)를 통해서 반도체 기판(110)의 내부로 진입하여 관통 전극(120)의 하단과 인접하게 배치되어 있으므로, 관통 전극(120)의 열이 신속하게 방열 코어(210)로 전달될 수 있다. 따라서, 방열 패드(200)는 향상된 방열 효율을 가질 수 있다.
특히, 트렌치(112) 내에 위치한 방열 코어(210)는 제 1 내지 제 3 절연막(224)들에 의해서 3중으로 지지되어 있으므로, 방열 코어(210)의 지지 구조가 강화될 수 있다. 그러므로, 방열 패드(200)의 방열 효율이 더욱 향상될 수 있다.
도 4 내지 도 10은 도 3에 도시된 반도체 칩을 제조하는 방법을 순차적으로 나타낸 단면도들이다. 도 4 내지 도 10은 반도체 기판(110)의 하부면이 위를 향하도록 반도체 기판(110)을 뒤집은 상태에서 수행되는 공정들을 도시한 것이다. 따라서, 이하에서는 반도체 기판(110)의 하부면을 상부면으로 기재할 수 있다.
도 4를 참조하면, 반도체 기판(110)의 상부면을 부분적으로 제거하여, 반도체 기판(110)의 두께를 줄일 수 있다. 이에 따라, 관통 전극(120)의 상단이 반도체 기판(110)의 상부면을 통해 돌출될 수 있다.
도 5를 참조하면, 포토레지스트 패턴(photoresist pattern)(250)을 반도체 기판(110)의 상부면에 형성할 수 있다. 포토레지스트 패턴(250)은 관통 전극(120)과 인접한 반도체 기판(110)의 하부면 부위를 노출시키는 오프닝(opening)(252)을 가질 수 있다.
반도체 기판(110)의 상부면을 포토레지스트 패턴(250)을 식각 마스크(etch mask)로 이용해서 식각하여, 트렌치(112)를 반도체 기판(110)의 상부면에 형성할 수 있다.
도 6을 참조하면, 포토레지스트 패턴(250)을 제거할 수 있다. 포토레지스트 패턴(250)은 스트립 공정(stripping process) 및/또는 애싱 공정(ashing process)을 통해 제거할 수 있다.
도 7을 참조하면, 제 1 절연막(220)을 반도체 기판(110)의 상부면에 형성할 수 있다. 구체적으로, 제 1 절연막(220)을 반도체 기판(110)의 상부면, 관통 전극(120)의 상단 및 트렌치(112)의 내면에 형성할 수 있다. 제 1 절연막(220)은 산화물을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
제 2 절연막(222)을 제 1 절연막(220) 상에 형성할 수 있다. 특히, 제 2 절연막(222)은 트렌치(112) 내의 제 1 절연막(220) 상에 형성될 수 있다. 제 2 절연막(222)은 실리콘 질화물을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
제 3 절연막(224)을 제 2 절연막(222) 상에 형성할 수 있다. 특히, 제 3 절연막(224)은 트렌치(112) 내의 제 2 절연막(222) 상에 형성될 수 있다. 제 3 절연막(224)은 산화물을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
도 8을 참조하면, 도전층을 제 3 절연막(224) 상에 형성할 수 있다. 특히, 트렌치(112)는 도전층으로 매립될 수 있다. 도전층은 구리를 포함할 수 있으나, 이에 국한되지 않을 수 있다.
도 9를 참조하면, 반도체 기판(110)의 상부면 상에 위치한 제 2 절연막(222)이 노출될 때까지 도전층을 제거할 수 있다. 즉, 반도체 기판(110)의 상부면에 대해서 평탄화 공정을 수행할 수 있다. 제 2 절연막(222)이 평탄과 공정의 정지막으로서 기능할 수 있다. 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 공정을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
평탄화 공정에 의해서 반도체 기판(110)의 상부면으로부터 돌출된 관통 전극(120)의 하단 및 관통 전극(120)의 하단을 둘러싸는 제 3 절연막(224), 제 2 절연막(222) 및 제 1 절연막(220)도 제거될 수 있다. 특히, 반도체 기판(110)의 상부면에 위치한 제 3 절연막(224)은 완전히 제거될 수 있다. 따라서, 제 1 절연막(220)과 제 2 절연막(222)만이 반도체 기판(110)의 상부면에 잔류할 수가 있다. 이에 따라, 관통 전극(120)의 상단은 노출될 수 있다.
반면에, 평탄화 공정은 반도체 기판(110)의 상부면 상에 위치한 제 2 절연막(222)이 노출될 때까지만 수행되므로, 트렌치(112) 내의 도전층은 잔류되어, 트렌치(112) 내의 방열 코어(210)가 형성될 수 있다. 방열 코어(210)의 상부면은 노출될 수 있다. 또한, 트렌치(112) 내의 제 3 절연막(224)도 잔류될 수 있다. 그러므로, 제 1 절연막(220), 제 2 절연막(222) 및 제 3 절연막(224)이 트렌치(112) 내에 잔류할 수가 있다. 결과적으로, 방열 코어(210)와 트렌치(112)의 내면 사이에는 제 1 절연막(220), 제 2 절연막(222) 및 제 3 절연막(224)이 배치되어, 방열 코어(210)가 3중의 절연막들에 의해 지지될 수 있다.
시드막(230)을 반도체 기판(110)의 상부면에 형성할 수 있다. 구체적으로, 시드막(230)은 관통 전극(120)의 상단, 방열 코어(210)의 상부면 및 제 2 절연막(222)의 상부면에 형성될 수 있다.
도 10을 참조하면, 포토레지스트 패턴(254)을 시드막(230) 상에 형성할 수 있다. 포토레지스트 패턴(254)은 관통 전극(120)의 상단과 방열 코어(210)의 상부면 상에 위치한 시드막(230) 부분들을 노출시키는 오프닝(256, 2582)들을 가질 수 있다.
노출된 시드막(230) 부분들에 대해서 도금 공정을 수행하여 관통 전극(120)의 헤드부(124) 및 방열 패드(200)의 방열 헤드(212)를 형성할 수 있다. 포토레지스트 패턴(254)을 제거한 다음, 관통 전극(120)의 헤드부(124)와 방열 헤드(212)로부터 노출된 시드막(230) 부분을 제거하면, 도 3에 도시된 반도체 칩(100)이 완성될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 11을 참조하면, 본 실시예에 따른 반도체 칩(100a)은 도 3에 도시된 반도체 칩(100)의 구성요소들 중에서 제 3 절연막(224)을 포함하지 않을 수 있다. 따라서, 트렌치(112) 내부에는 제 1 절연막(220)과 제 2 절연막(222)만이 배치될 수 있다. 즉, 제 2 절연막(222)의 내측면이 방열 코어(210)의 외측면에 직접 맞대어질 수 있다.
본 실시예에 따른 반도체 칩(100a)은 제 3 절연막(224)을 형성하는 공정을 생략한다는 점을 제외하고는 도 4 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일한 공정들에 통해서 제조될 수 있다. 따라서, 본 실시예의 반도체 칩(100a)을 제조하는 방법에 대한 반복 설명은 생략할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 단면도이고, 도 13은 도 12의 B 부위를 확대해서 나타낸 단면도이다.
본 실시예에 따른 반도체 칩(100b)은 시드막과 제 4 절연막을 더 포함한다는 점을 제외하고는 도 3에 도시된 반도체 칩(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 12 및 도 13을 참조하면, 본 실시예의 반도체 칩(100b) 복수개들은 적층되어, 관통 전극(120)들이 직접 전기적으로 연결될 수 있다. 즉, 적층된 반도체 칩(100)들은 하이브리드 공정을 통해서 전기적으로 연결될 수 있다.
시드막(232)은 관통 전극(120)의 헤드부(124)의 하부면뿐만 아니라 측면도 둘러쌀 수 있다. 따라서, 관통 전극(120)의 헤드부(124)의 상부면만이 노출될 수 있다. 또한, 시드막(232)은 방열 헤드(212)의 하부면뿐만 아니라 측면도 둘러쌀 수 있다. 따라서, 방열 헤드(212)의 상부면만이 노출될 수 있다.
제 4 절연막(240)은 반도체 기판(110)의 하부면에 위치한 제 2 절연막(222) 상에 형성되어 시드막(232)을 둘러쌀 수 있다. 구체적으로, 제 4 절연막(240)은 관통 전극(120)의 헤드부(124) 측면에 맞대어진 시드막(232) 부분을 둘러쌀 수 있다. 또한, 제 4 절연막(240)은 방열 헤드(212)의 측면에 맞대어진 시드막(232) 부분도 둘러쌀 수 있다. 아울러, 제 4 절연막(240)은 관통 전극(120)의 헤드부(124)와 방열 헤드(212)의 노출된 상부면들과 실질적으로 동일 수평면 상에 위치하는 상부면을 가질 수 있다. 따라서, 관통 전극(120)의 헤드부(124)의 상부면과 방열 헤드(212)의 상부면은 제 4 절연막(240)으로부터 노출될 수 있다.
도 14 및 도 15는 도 13에 도시된 반도체 칩을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 4 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일한 공정들을 수행한 이후, 제 2 절연막(222)이 노출될 때까지 도전막과 제 3 절연막(224)을 제거할 수 있다.
도 14를 참조하면, 제 4 절연막(240)을 제 2 절연막(222) 상에 형성할 수 있다. 제 4 절연막(240)은 산화물과 같은 절연 물질을 포함할 수 있으나, 이에 국한되지 않을 수 있다.
도 15를 참조하면, 제 4 절연막(240)을 식각하여 관통 전극(120)의 헤드부(124)와 방열 코어(210)의 상부면들을 노출시키는 오프닝(246, 248)들을 형성할 수 있다.
시드막(232)을 오프닝(246, 248)들 각각의 내면에 형성할 수 있다. 즉, 시드막(232)은 관통 전극(120)의 헤드부(124) 상부면, 방열 코어(210)의 상부면 및 오프닝(246, 248)들 각각의 내측면에 형성될 수 있다.
시드막(232)에 대해서 도금 공정을 수행하여, 관통 전극(120)의 헤드부(124) 및 방열 패드(200)의 방열 헤드(212)를 형성함으로써 도 13에 도시된 반도체 칩(100b)이 완성될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 칩(100c)은 도 13에 도시된 반도체 칩(100)의 구성요소들 중에서 제 3 절연막(224)을 포함하지 않을 수 있다. 따라서, 트렌치(112) 내부에는 제 1 절연막(220)과 제 2 절연막(222)만이 배치될 수 있다. 즉, 제 2 절연막(222)의 내측면이 방열 코어(210)의 외측면에 직접 맞대어질 수 있다.
본 실시예에 따른 반도체 칩(100c)은 제 3 절연막(224)을 형성하는 공정을 생략한다는 점을 제외하고는 도 14 및 도 15를 참조로 설명한 공정들과 실질적으로 동일한 공정들에 통해서 제조될 수 있다. 따라서, 본 실시예의 반도체 칩(100c)을 제조하는 방법에 대한 반복 설명은 생략할 수 있다.
도 17은 도 1에 도시된 반도체 칩을 포함하는 멀티-칩 패키지를 나타낸 단면도이다.
도 17을 참조하면, 본 실시예에 따른 멀티-칩 패키지(multi-chip package)(300)는 패키지 기판(package substrate)(310), 제 1 반도체 칩(320), 제 2 반도체 칩(330), 몰딩 부재(molding member)(350) 및 외부접속단자(external terminal)(360)들을 포함할 수 있다. 제 1 반도체 칩(320)은 패키지 기판(310)의 상부면에 배치될 수 있다. 제 2 반도체 칩(330)은 제 1 반도체 칩(320)의 상부면에 적층될 수 있다.
제 1 반도체 칩(320)과 제 2 반도체 칩(330)은 도 1에 도시된 반도체 칩(100)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
제 1 반도체 칩(320)은 제 1 관통 전극(322)을 포함할 수 있다. 제 1 관통 전극(322)은 도 1에 도시된 관통 전극(120)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 제 2 반도체 칩(330)은 제 2 관통 전극(332)을 포함할 수 있다. 제 2 관통 전극(332)은 도 1에 도시된 관통 전극(120)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제 1 관통 전극(322)과 제 2 관통 전극(332)의 구조에 대한 반복 설명은 생략할 수 있다.
제 1 도전성 범프(340)가 패키지 기판(310)과 제 1 반도체 칩(320) 사이에 개재될 있다. 구체적으로, 제 1 도전성 범프(340)는 제 1 관통 전극(322)의 하단, 즉 제 1 관통 전극(322)의 헤드부에 연결될 수 있다. 제 1 도전성 범프(340)는 패키지 기판(310)의 상부면에 배치된 패드에 연결될 수 있다. 따라서, 패키지 기판(310)과 제 1 반도체 칩(320)은 제 1 도전성 범프(340)를 매개로 전기적으로 연결될 수 있다.
제 2 도전성 범프(342)가 제 1 반도체 칩(320)과 제 2 반도체 칩(330) 사이에 개재될 수 있다. 구체적으로, 제 2 도전성 범프(342)는 제 2 관통 전극(332)의 상단에 연결될 수 있다. 제 2 도전성 범프(342)는 제 2 관통 전극(332)의 하단, 즉 제 2 관통 전극(332)의 헤드부에 연결될 수 있다. 따라서, 제 1 반도체 칩(320)과 제 2 반도체 칩(330)은 제 2 도전성 범프(342)를 매개로 전기적으로 연결될 수 있다.
몰딩 부재(350)는 패키지 기판(310)의 상부면에 형성되어 제 1 반도체 칩(320)과 제 2 반도체 칩(330)을 덮을 수 있다. 몰딩 부재(350)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(360)들은 패키지 기판(310)의 하부면에 실장될 수 있다. 외부접속단자(360)들은 솔더 볼을 포함할 수 있다.
도 18은 도 12에 도시된 반도체 칩을 포함하는 멀티-칩 패키지를 나타낸 단면도이다.
도 18을 참조하면, 본 실시예에 따른 멀티-칩 패키지(400)는 패키지 기판(410), 제 1 반도체 칩(420), 제 2 반도체 칩(430), 몰딩 부재(450) 및 외부접속단자(460)들을 포함할 수 있다. 제 1 반도체 칩(420)은 패키지 기판(410)의 상부면에 배치될 수 있다. 제 2 반도체 칩(430)은 제 1 반도체 칩(420)의 상부면에 적층될 수 있다.
제 1 반도체 칩(420)과 제 2 반도체 칩(430)은 도 12에 도시된 반도체 칩(100b)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
제 1 반도체 칩(420)은 제 1 관통 전극(422)을 포함할 수 있다. 제 1 관통 전극(422)은 도 12에 도시된 관통 전극(120)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 제 2 반도체 칩(430)은 제 2 관통 전극(432)을 포함할 수 있다. 제 2 관통 전극(432)은 도 12에 도시된 관통 전극(120)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제 1 관통 전극(422)과 제 2 관통 전극(432)의 구조에 대한 반복 설명은 생략할 수 있다.
제 1 관통 전극(422)의 헤드부가 패키지 기판(410)의 패드에 직접 연결될 수 있다. 즉, 제 1 관통 전극(422)의 헤드부는 하이브리드 본딩 공정을 통해서 패키지 기판(410)의 패드에 전기적으로 연결될 수 있다. 따라서, 패키지 기판(410)과 제 1 반도체 칩(420) 사이에는 갭(gap)이 형성되지 않을 수 있다.
제 2 관통 전극(432)의 헤드부가 제 1 관통 전극(422)의 상단에 직접 연결될 수 있다. 즉, 제 2 관통 전극(432)의 헤드부는 하이브리드 본딩 공정을 통해서 제 1 관통 전극(422)의 상단에 전기적으로 연결될 수 있다. 따라서, 제 1 반도체 칩(420)과 제 2 반도체 칩(430) 사이에는 갭이 형성되지 않을 수 있다.
하이브리드 본딩 공정은 댕글링(dangling) 공정 및 어닐링(annealing) 공정을 포함할 수 있다. 댕글링 공정은 제 2 반도체 칩(430)의 하부면을 제 1 반도체 칩(420)의 상부면에 접촉시켜서, 제 1 반도체 칩(420)과 제 2 반도체 칩(430)의 실리콘(silicon) 성분들을 댕글링 결합시킬 수 있다. 어닐링 공정은 패키지 기판(410), 제 1 반도체 칩(420) 및 제 2 반도체 칩(430)으로 열을 인가하여, 패키지 기판(410)의 패드, 제 1 관통 전극(422)) 및 제 2 관통 전극(432)이 팽창하는 것에 의해서 패키지 기판(410)의 패드와 제 1 관통 전극(422) 및 제 1 관통 전극(422)과 제 2 관통 전극(432)을 공유 결합시킬 수 있다.
몰딩 부재(450)는 패키지 기판(410)의 상부면에 형성되어 제 1 반도체 칩(420)과 제 2 반도체 칩(430)을 덮을 수 있다. 몰딩 부재(450)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(460)들은 패키지 기판(410)의 하부면에 실장될 수 있다. 외부접속단자(460)들은 솔더 볼을 포함할 수 있다.
상기된 본 실시예들에 따르면, 방열 코어가 반도체 기판의 하부면에 형성된 트렌치를 통해서 반도체 기판의 내부로 진입하여 관통 전극의 하단과 인접하게 배치되어 있으므로, 관통 전극의 열이 신속하게 방열 코어로 전달될 수 있다. 따라서, 방열 패드는 향상된 방열 효율을 가질 수 있다.
특히, 트렌치의 내면과 방열 코어 사이에 이중 또는 삼중 구조의 절연막들이 배치됨으로써, 방열 패드의 구조가 강화될 수 있다. 따라서, 방열 패드는 관통 전극의 열을 효과적으로 방출시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 반도체 기판 112 ; 트렌치
120 ; 관통 전극 122 ; 절연막
124 ; 헤드부 200 ; 방열 패드
210 ; 방열 코어 212 ; 방열 헤드
220 ; 제 1 절연막 222 ; 제 2 절연막
224 ; 제 3 절연막 230, 232 ; 시드막
214 ; 도전막 250, 254 ; 포토레지스트 패턴
252, 256, 258 ; 오프닝 240 ; 제 4 절연막
310 ; 패키지 기판 320 ; 제 1 반도체 칩
322 ; 제 1 관통 전극 330 ; 제 2 반도체 칩
332 ; 제 2 관통 전극 340 ; 제 1 도전성 범프
342 ; 제 2 도전성 범프 350 ; 몰딩 부재
360 ; 외부접속단자 410 ; 패키지 기판
420 ; 제 1 반도체 칩 422 ; 제 1 관통 전극
430 ; 제 2 반도체 칩 432 ; 제 2 관통 전극
450 ; 몰딩 부재 460 ; 외부접속단자

Claims (10)

  1. 반도체 기판의 하부면에 형성된 트렌치의 내부에 배치되어 상기 반도체 기판을 수직으로 관통하는 관통 전극(TSV)으로부터 발생된 열을 전달받는 방열 코어;
    상기 방열 코어에 연결되고 상기 반도체 기판의 하부면으로부터 돌출되어 상기 방열 코어의 열을 방출시키는 방열 헤드;
    상기 트렌치의 내면과 상기 방열 코어 사이에 개재된 제 1 절연막; 및
    상기 제 1 절연막과 상기 방열 코어 사이에 개재된 제 2 절연막을 포함하는 반도체 칩의 방열 패드.
  2. 제 1 항에 있어서, 상기 제 1 절연막과 상기 제 2 절연막은 상기 반도체 기판의 하부면으로 연장된 반도체 칩의 방열 패드.
  3. 제 1 항에 있어서, 상기 제 2 절연막과 상기 방열 코어 사이에 개재된 제 3 절연막을 더 포함하는 반도체 칩의 방열 패드.
  4. 제 1 항에 있어서, 상기 방열 코어와 상기 방열 패드 사이에 개재된 시드막을 더 포함하는 반도체 칩의 방열 패드.
  5. 트렌치가 형성된 하부면을 갖는 반도체 기판;
    상기 반도체 기판을 수직으로 관통하는 관통 전극;
    상기 트렌치의 내부에 배치되어 상기 관통 전극으로부터 발생된 열을 전달받는 방열 코어;
    상기 방열 코어에 연결되고 상기 반도체 기판의 하부면으로부터 돌출되어 상기 방열 코어의 열을 방출시키는 방열 헤드;
    상기 트렌치의 내면과 상기 방열 코어 사이에 개재된 제 1 절연막; 및
    상기 제 1 절연막과 상기 방열 코어 사이에 개재된 제 2 절연막을 포함하는 반도체 칩.
  6. 제 5 항에 있어서, 상기 제 2 절연막과 상기 방열 코어 사이에 개재된 제 3 절연막을 더 포함하는 반도체 칩.
  7. 제 5 항에 있어서, 상기 방열 코어와 상기 방열 패드 사이에 개재된 시드막을 더 포함하는 반도체 칩.
  8. 제 7 항에 있어서, 상기 시드막은 상기 방열 헤드의 측면들로 연장된 반도체 칩.
  9. 제 5 항에 있어서, 상기 관통 전극은 상기 반도체 기판의 하부면을 통해 돌출된 헤드부를 포함하고, 시드막이 상기 관통 전극과 상기 헤드부 사이에 개재된 반도체 칩.
  10. 제 5 항에 있어서, 상기 반도체 기판의 하부면에 형성되어 상기 관통 전극과 상기 방열 헤드를 둘러싸는 제 4 절연막을 더 포함하는 반도체 칩.

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