KR20200052181A - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 제1 기판 및 각각이 상기 제1 기판을 관통하는 복수의 제1 관통 전극 구조물들을 포함하는 기저 웨이퍼, 및 상기 기저 웨이퍼 상에 실장되고, 제2 기판 및 각각이 상기 제2 기판을 관통하는 복수의 제2 관통 전극 구조물들을 포함하는 제1 반도체 칩을 포함할 수 있으며, 상기 제2 관통 전극 구조물들은 상기 제1 관통 전극 구조물들에 일대일 대응되도록 배치되어 이들에 각각 전기적으로 연결되고, 상기 각 제1 관통 전극 구조물들의 수평 방향의 직경은 상기 각 제2 관통 전극 구조물들의 수평 방향의 직경보다 클 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGES}
본 발명은 반도체 패키지에 관한 것이다. 보다 상세하게 본 발명은 관통 비아 전극을 갖는 반도체 패키지에 관한 것이다.
고 대역폭 메모리(High Bandwidth Memory: HBM)은 칩-온-웨이퍼(CoW) 공정에 의해 웨이퍼 상에 적층될 수 있다. 상기 HBM에 포함된 각 칩들 및 상기 웨이퍼에는 관통 실리콘 비아(Through Silicon Via: TSV)가 형성될 수 있으며, 고속 및 고용량 확보를 위해서 상기 TSV의 크기 및 상기 웨이퍼의 두께가 점차 작아지는 추세이다. 하지만 이 경우, 상기 웨이퍼가 후속 공정 시 휨 등으로 인해 손상될 수 있다.
본 발명의 과제는 높은 신뢰성을 갖는 반도체 패키지를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 기판 및 각각이 상기 제1 기판을 관통하는 복수의 제1 관통 전극 구조물들을 포함하는 기저 웨이퍼, 및 상기 기저 웨이퍼 상에 실장되고, 제2 기판 및 각각이 상기 제2 기판을 관통하는 복수의 제2 관통 전극 구조물들을 포함하는 제1 반도체 칩을 포함할 수 있으며, 상기 제2 관통 전극 구조물들은 상기 제1 관통 전극 구조물들에 일대일 대응되도록 배치되어 이들에 각각 전기적으로 연결되고, 상기 각 제1 관통 전극 구조물들의 수평 방향의 직경은 상기 각 제2 관통 전극 구조물들의 수평 방향의 직경보다 클 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 패키지는 제1 기판 및 상기 제1 기판을 관통하는 제1 관통 전극 구조물을 포함하는 기저 웨이퍼, 및 상기 기저 웨이퍼 상에 실장되고, 제2 기판 및 상기 제2 기판을 관통하는 제2 관통 전극 구조물을 포함하는 반도체 칩을 포함할 수 있으며, 상기 제1 관통 전극 구조물의 수평 방향의 직경은 상기 제2 관통 전극 구조물의 수평 방향의 직경보다 크고, 상기 제1 관통 전극 구조물의 종횡비는 상기 제2 관통 전극 구조물의 종횡비와 동일할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장된 인터포저, 상기 인터포저 상에 실장되고, 제1 기판 및 각각이 상기 제1 기판을 관통하는 복수의 제1 관통 전극 구조물들을 포함하는 기저 칩, 상기 기저 칩 상에 실장되고, 제2 기판 및 각각이 상기 제2 기판을 관통하는 복수의 제2 관통 전극 구조물들을 포함하는 제1 반도체 칩, 및 상기 인터포저 상에 상기 기저 칩과 이격되도록 실장된 프로세서 칩을 포함할 수 있으며, 상기 제2 관통 전극 구조물들은 상기 제1 관통 전극 구조물들에 일대일 대응되도록 배치되어 이들에 각각 전기적으로 연결되고, 상기 각 제1 관통 전극 구조물들의 수평 방향의 직경은 상기 각 제2 관통 전극 구조물들의 수평 방향의 직경보다 클 수 있다.
예시적인 실시예들에 따른 반도체 패키지는 고용량 및 고성능을 가지면서도 향상된 신뢰성을 가질 수 있다. 또한, 상기 반도체 패키지는 회로 소자나 배선 형성에 있어서 보다 큰 자유도를 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 9는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 10 및 11은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 반도체 패키지 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 패키지는 기저 웨이퍼(250) 상에 순차적으로 적층된 제1 및 제2 반도체 칩들(455, 555)을 포함할 수 있으며, 제1 및 제2 반도체 칩들(455, 555)의 측벽은 기저 웨이퍼(250) 상에 형성된 몰딩 부재(600)에 의해 커버될 수 있다.
기저 웨이퍼(250)는 제1 기판(100) 하부에 순차적으로 적층된 제1 층간 절연막(110), 제2 층간 절연막(150), 및 제1 도전성 범프(180)를 포함할 수 있으며, 또한 제1 기판(100) 및 제1 층간 절연막(110)을 관통하는 제1 관통 전극 구조물(145), 제2 층간 절연막(150) 내에 수용된 제1 배선 구조물(170), 제1 기판(100) 상에 형성되어 제1 관통 전극 구조물(145)의 상부 측벽을 커버하는 제1 패시베이션 막(210), 및 제1 관통 전극 구조물(145) 상면에 접촉하도록 제1 패시베이션 막(210) 상에 형성된 제1 도전성 패드(220)를 더 포함할 수 있다.
제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
제1 기판(100)은 제1 면(101), 및 제1 면(101)의 반대편에 형성된 제2 면(102)을 포함할 수 있으며, 제1 및 제2 면들(101, 102) 사이의 거리 즉, 제1 면(101)에 수직한 수직 방향으로 제1 두께(T1)를 가질 수 있다.
제1 면(101) 하부에는 회로 소자가 형성될 수 있으며, 상기 회로 소자는 제1 층간 절연막(110)에 의해 커버될 수 있다. 상기 회로 소자로서, 예를 들어 트랜지스터가 형성될 수 있다. 상기 트랜지스터는 제1 기판(100)의 제1 면(101) 하부에 형성된 게이트 구조물(도시되지 않음), 및 이에 인접한 제1 기판(100) 하부에 형성된 불순물 영역(도시되지 않음)을 포함할 수 있다. 다만, 상기 회로 소자는 상기 트랜지스터에 한정되지는 않으며, 다이오드, 저항기, 인덕터, 커패시터 등 다양한 소자들을 포함할 수 있다.
제1 층간 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제1 층간 절연막(110) 내에는 이를 관통하여 상기 불순물 영역 및/또는 상기 게이트 구조물에 접촉하는 콘택 플러그(도시되지 않음)가 형성될 수 있다. 상기 콘택 플러그는 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
제1 관통 전극 구조물(145)은 제1 기판(100) 및 제1 층간 절연막(110)을 관통하여 상부가 제1 기판(100)의 제2 면(102) 상으로 돌출될 수 있다. 예시적인 실시예들에 있어서, 제1 관통 전극 구조물(145)은 제1 도전막(130), 및 이의 측벽에 형성된 제1 절연 패턴(125)을 포함할 수 있으며, 제1 도전막(130)과 제1 절연 패턴(125) 사이에 형성되는 제1 배리어 패턴(도시되지 않음)을 더 포함할 수도 있다.
제1 절연 패턴(125)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 도전막(130)은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있으며, 상기 제1 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 관통 전극 구조물(145)은 제1 기판(100)의 제1 면(101)에 대해 평행한 수평 방향으로 제1 직경(D1)을 가질 수 있으며, 상기 수직 방향으로 제1 길이(L1)를 가질 수 있다.
도면 상에서는 상기 수평 방향을 따라 서로 이격된 6개의 제1 관통 전극 구조물들(145)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 임의의 복수의 제1 관통 전극 구조물들(145)이 서로 이격되도록 형성될 수 있다.
제2 층간 절연막(150)은 예를 들어, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ와 같은 무기 폴리머 등과 같이 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 배선 구조물(170)은 제2 층간 절연막(150) 내에서 적어도 하나 이상의 제1 배선들(165), 및 이들을 서로 연결하거나 혹은 제1 배선들(165)과 제1 관통 전극 구조물(145)을 서로 연결하는 적어도 하나 이상의 비아들(160)을 포함할 수 있다. 도면 상에서는 예시적으로, 제1 관통 전극 구조물(145) 하부에 순차적으로 적층된 하나의 제1 비아(160) 및 하나의 제1 배선(165)이 도시되어 있다. 각 제1 배선들(165) 및 제1 비아들(160)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
제1 도전성 범프(180)는 제2 층간 절연막(150) 하부에 형성되어 각 제1 배선들(165)의 저면에 접촉할 수 있다. 제1 도전성 범프(180)는 예를 들어, 은, 구리 등과 같은 금속이나 솔더(solder)와 같은 합금을 포함할 수 있다.
제1 패시베이션 막(210)은 제1 기판(100)의 제2 면(102) 상에 형성되어 제1 관통 전극 구조물(145)의 돌출된 상부 측벽을 커버할 수 있다. 제1 패시베이션 막(210)은 산화물 및/또는 질화물을 포함할 수 있다. 일 실시예에 있어서, 제1 패시베이션 막(210)은 순차적으로 적층된 제1 산화막, 질화막, 및 제2 산화막을 포함할 수 있다.
제1 도전성 패드(220)는 1 패시베이션 막(210) 상에 형성되어 제1 관통 전극 구조물(145)의 상면에 접촉할 수 있다. 제1 도전성 패드(220)는 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
한편, 제1 관통 전극 구조물(145)과 제1 도전성 패드(220) 사이에는 재배선 층(도시되지 않음)이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 기저 웨이퍼(250)는 로직 소자 혹은 컨트롤러를 포함할 수 있다. 이와는 달리, 기저 웨이퍼(250)는 디램(DRAM) 소자와 같은 메모리 소자를 포함할 수도 있다.
제1 반도체 칩(455)은 제1 기판(100) 및 제1 관통 전극 구조물(145) 대신에 제2 기판(300) 및 제2 관통 전극 구조물(345)을 각각 포함하는 것을 제외하고는, 기저 웨이퍼(250)와 실질적으로 동일하거나 유사한 구조를 가질 수 있다.
이에 따라, 제1 반도체 칩(455)은 제2 기판(300) 하부에 순차적으로 적층된 제3 층간 절연막(310), 제4 층간 절연막(350), 및 제2 도전성 범프(380)를 포함할 수 있으며, 또한 제2 기판(300) 및 제3 층간 절연막(310)을 관통하는 제2 관통 전극 구조물(345), 제4 층간 절연막(350) 내에 수용된 제2 배선 구조물(370), 제2 기판(300) 상에 형성되어 제2 관통 전극 구조물(345)의 상부 측벽을 커버하는 제2 패시베이션 막(410), 및 제2 관통 전극 구조물(345) 상면에 접촉하도록 제2 패시베이션 막(410) 상에 형성된 제2 도전성 패드(420)를 더 포함할 수 있다.
제2 기판(300)은 제1 면(301), 및 제1 면(301)의 반대편에 형성된 제2 면(302)을 포함할 수 있으며, 제1 및 제2 면들(301, 302) 사이의 거리 즉, 상기 수직 방향으로 제2 두께(T2)를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 두께(T2)는 제1 기판(100)의 제1 두께(T1)보다 작을 수 있다.
제2 기판(300)의 제1 면(301) 하부에는 회로 소자가 형성될 수 있으며, 상기 회로 소자는 제3 층간 절연막(310)에 의해 커버될 수 있다. 또한, 제3 층간 절연막(310) 내에는 이를 관통하는 콘택 플러그(도시되지 않음)가 형성될 수 있다.
제2 관통 전극 구조물(345)은 제2 기판(300) 및 제3 층간 절연막(310)을 관통하여 상부가 제2 기판(300)의 제2 면(302) 상으로 돌출될 수 있다. 예시적인 실시예들에 있어서, 제2 관통 전극 구조물(345)은 제2 도전막(330), 및 이의 측벽에 형성된 제2 절연 패턴(325)을 포함할 수 있으며, 제2 도전막(330)과 제2 절연 패턴(325) 사이에 형성된 제2 배리어 패턴(도시되지 않음)을 더 포함할 수도 있다.
제2 관통 전극 구조물(345)은 상기 수평 방향으로 제2 직경(D2)을 가질 수 있으며, 상기 수직 방향으로 제2 길이(L2)를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 관통 전극 구조물(345)의 제2 직경(D2)은 제1 관통 전극 구조물(145)의 제1 직경(D1)보다 작을 수 있으며, 또한 제2 관통 전극 구조물(345)의 제2 길이(L2)는 제1 관통 전극 구조물(145)의 제1 길이(L1)보다 작을 수 있다.
다만, 예시적인 실시예들에 있어서, 제1 직경(D1)에 대한 제1 길이(L1)의 비율 즉, 제1 종횡비는 제2 직경(D2)에 대한 제2 길이(L2)의 비율 즉, 제2 종횡비와 동일하거나 유사할 수 있다.
도면 상에서는 상기 수평 방향을 따라 서로 이격된 3개의 제2 관통 전극 구조물들(345)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 임의의 복수의 제2 관통 전극 구조물들(345)이 서로 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 배선 구조물(370)은 제4 층간 절연막(350) 내에서 적어도 하나 이상의 제2 배선들(365), 및 이들을 서로 연결하거나 혹은 제2 배선들(365)과 제2 관통 전극 구조물(345)을 서로 연결하는 적어도 하나 이상의 제2 비아들(360)을 포함할 수 있다.
예시적인 실시예들에 있어서, 기저 웨이퍼(250) 상에는 하나 혹은 복수의 제1 반도체 칩들(455)이 상기 수직 방향으로 적층될 수 있다. 도면 상에는 기저 웨이퍼(250) 상에 3개 층에 적층된 제1 반도체 칩들(455)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 예를 들어 7개 층에 적층된 제1 반도체 칩들(455)을 포함할 수도 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(455)은 예를 들어, 디램(DRAM) 칩과 같은 메모리 칩일 수 있다.
또한, 기저 웨이퍼(250) 상에는 복수의 제1 반도체 칩들(455)이 상기 수평 방향으로 서로 이격되도록 배치될 수 있다.
제2 반도체 칩(555)은 최상층의 각 제1 반도체 칩들(455) 상에 적층될 수 있다. 예시적인 실시예들에 있어서, 제2 반도체 칩(555)은 제1 반도체 칩(455)과는 달리 내부에 관통 전극 구조물을 포함하지 않을 수 있으며, 제2 반도체 칩(555)에 포함된 제3 기판(500)의 상기 수직 방향으로의 제3 두께(T3)는 각 제1 반도체 칩들(455)의 상기 수직 방향으로의 제2 두께(T2)보다 클 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(555)은 예를 들어, 디램(DRAM) 칩과 같은 메모리 칩일 수 있다.
예시적인 실시예들에 있어서, 기저 웨이퍼(250) 및 최하층 제1 반도체 칩(455) 사이, 상기 수직 방향으로 적층된 제1 반도체 칩들(455) 사이, 혹은 최상층 제1 반도체 칩(455) 및 제2 반도체 칩(555) 사이에는 제3 접착막(440)이 형성되어 이들을 서로 접착시킬 수 있으며, 또한 이들은 제1 및 제2 도전성 패드들(220, 420) 및 제2 도전성 범프(380)에 의해 서로 전기적으로 연결될 수 있다.
일 실시예에 있어서, 몰딩 부재(600)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지에서, 기저 웨이퍼(250)에 포함된 제1 기판(100)의 제1 두께(T1)는 상부에 적층되는 각 제1 반도체 칩들(455)의 제2 두께(T2)보다 클 수 있으며, 이에 따라 휨 등에 의한 손상이 감소될 수 있다. 따라서, 상기 반도체 패키지는 향상된 신뢰성을 가질 수 있다.
또한, 각 제1 반도체 칩들(455)에 포함된 제2 관통 전극 구조물들(345)의 제2 직경(D2)은 기저 웨이퍼(250)에 포함된 제1 관통 전극 구조물들(145)의 제1 직경(D1)에 비해 작을 수 있으며, 이에 따라 각 제1 반도체 칩들(455)은 회로 소자나 배선 형성에 있어서 보다 큰 자유도를 가질 수 있다.
한편, 제2 관통 전극 구조물(345)의 제2 종횡비는 제1 관통 전극 구조물(145)의 제1 종횡비와 동일하거나 유사할 수 있으며, 이에 따라 제2 관통 전극 구조물(345)이 비록 상대적으로 작은 직경을 갖도록 형성되더라도, 그 특성이 열화되지 않을 수 있다.
나아가, 각 제1 반도체 칩들(455)에 포함된 제2 기판(300)의 제2 두께(T2)는 기저 웨이퍼(250)에 포함된 제1 기판(100)의 제1 두께(T1)에 비해 작을 수 있으며, 이에 따라 기저 웨이퍼(250) 상에 보다 많은 수의 제1 반도체 칩들(455)을 적층할 수 있으며, 이들을 포함하는 상기 반도체 패키지는 고용량 및 고성능을 가질 수 있다.
도 2 내지 도 9는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 제1 기판(100)의 제1 면(101) 상에 회로 소자를 형성하고, 상기 회로 소자를 커버하는 제1 층간 절연막(110)을 제1 기판(100)의 제1 면(101) 상에 형성할 수 있다.
상기 회로 소자로서, 예를 들어 트랜지스터가 형성될 수 있다. 상기 트랜지스터는 제1 기판(100)의 제1 면(101) 상에 형성된 게이트 구조물(도시되지 않음), 및 이에 인접한 제1 기판(100) 상부에 형성된 불순물 영역(도시되지 않음)을 포함할 수 있다.
이후, 제1 층간 절연막(110)을 관통하여 상기 불순물 영역 및/또는 상기 게이트 구조물에 접촉하는 콘택 플러그(도시되지 않음)를 형성할 수 있다.
또한, 제1 기판(100)을 부분적으로 관통하는 제1 예비 관통 전극 구조물(140)을 형성할 수 있다.
구체적으로, 제1 식각 마스크를 사용하여 제1 층간 절연막(110) 및 제1 기판(100)의 상부를 식각함으로써 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치의 내벽, 제1 층간 절연막(110), 및 상기 콘택 플러그 상에 제1 절연막(120)을 형성한 후, 상기 제1 트렌치를 충분히 채우도록 제1 도전막(130)을 제1 절연막(120) 상에 형성한다. 이후, 제1 층간 절연막(110)의 상면이 노출될 때까지 제1 도전막(130) 및 제1 절연막(120)을 평탄화함으로써, 제1 절연막(120) 및 제1 도전막(130)을 포함하며 상기 제1 트렌치를 채우는 제1 예비 관통 전극 구조물(140)을 형성할 수 있다. 제1 예비 관통 전극 구조물(140)은 제1 도전막(130)과 제1 절연막(120) 사이에 형성된 제1 배리어 막(도시되지 않음)을 더 포함할 수도 있다.
이후, 제1 층간 절연막(110), 상기 콘택 플러그 및 제1 예비 관통 전극 구조물(140) 상에, 내부에 제1 배선 구조물(170)을 수용하는 제2 층간 절연막(150)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 배선 구조물(170)은 적어도 하나 이상의 제1 배선들(165), 및 이들을 서로 연결하거나 혹은 제1 배선들(165)과 제1 예비 관통 전극 구조물(140)을 서로 연결하는 적어도 하나 이상의 제1 비아들(160)을 포함할 수 있다. 도면 상에서는 예시적으로, 제1 예비 관통 전극 구조물(140) 상에 순차적으로 적층된 하나의 제1 비아(160) 및 하나의 제1 배선(165)이 도시되어 있다.
예시적인 실시예들에 있어서, 제1 배선들(165) 및 제1 비아들(160)은 듀얼 다마신 공정에 의해 동시에 형성되거나, 싱글 다마신 공정에 의해 각각 형성될 수 있다.
이후, 제1 배선(165) 상면에 접촉하는 제1 도전성 범프(180)를 제2 층간 절연막(150) 상에 형성할 수 있다.
도 3을 참조하면, 제1 도전성 범프(180)를 커버하는 제1 접착막(190)을 제2 층간 절연막(150) 및 제1 배선(165) 상에 형성한 후, 제1 핸들링 기판(200)을 이에 접착시킨다.
순차적으로 적층된 제1 접착막(190) 및 제1 핸들링 기판(200)은 웨이퍼 지지 시스템(Wafer Support System: WSS)을 형성할 수 있다.
상기 웨이퍼 지지 시스템을 사용하여 제1 기판(100)의 제2 면(102)이 위로 향하도록 제1 기판(100)을 뒤집은 후, 제2 면(102)에 인접하는 제1 기판(100) 부분을 제거하여, 제1 예비 관통 전극 구조물(140)의 일부를 노출시킬 수 있다. 상기 제1 기판(100) 부분은 예를 들어, 에치 백 공정 및/또는 그라인딩 공정을 통해 부분적으로 제거될 수 있다.
도 4를 참조하면, 제1 기판(100)의 제2 면(102) 및 노출된 제1 예비 관통 전극 구조물(140) 부분 상에 제1 패시베이션 막(210)을 형성하고, 제1 예비 관통 전극 구조물(140)의 제1 도전막(130) 상면이 노출될 때까지, 제1 패시베이션 막(210)의 상부를 평탄화할 수 있다.
이에 따라, 제1 예비 관통 전극 구조물(140)의 제1 도전막(130) 상에 형성된 제1 절연막(120) 부분이 제거되어 제1 절연 패턴(125)으로 변환될 수 있으며, 제1 도전막(130), 및 이의 측벽에 형성된 제1 절연 패턴(125)을 포함하는 제1 관통 전극 구조물(145)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
일 실시예에 있어서, 제1 패시베이션 막(210)은 순차적으로 적층된 제1 산화막, 질화막, 및 제2 산화막을 포함할 수 있다.
도 5를 참조하면, 제1 관통 전극 구조물(145)의 상면에 접촉하는 제1 도전성 패드(220)를 제1 패시베이션 막(210) 상에 형성할 수 있다.
한편, 제1 관통 전극 구조물(145)과 제1 도전성 패드(220) 사이에는 재배선 층(도시되지 않음)이 더 형성될 수도 있다.
전술한 공정들을 통해 상기 웨이퍼 지지 시스템에 의해 지지되며, 제1 관통 전극 구조물(145)을 포함하는 기저 웨이퍼(250)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 관통 전극 구조물(145)은 제1 기판(100)의 제1 면(101)에 대해 평행한 수평 방향으로 제1 직경(D1)을 가질 수 있으며, 제1 기판(100)의 제1 면(101)에 대해 수직한 수직 방향으로 제1 길이(L1)를 가질 수 있다. 또한, 기저 웨이퍼(250)에 포함된 제1 기판(100)은 상기 수직 방향으로 제1 두께(T1)를 가질 수 있다.
도 6을 참조하면, 도 2 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제2 기판(300)의 제1 면(301) 상에 회로 소자를 형성하고, 상기 회로 소자를 커버하는 제3 층간 절연막(310)을 제2 기판(300)의 제1 면(301) 상에 형성할 수 있다. 이후, 제3 층간 절연막(310)을 관통하여 상기 불순물 영역 및/또는 상기 게이트 구조물에 접촉하는 콘택 플러그(도시되지 않음)를 형성할 수 있다. 또한, 제2 기판(300)을 부분적으로 관통하며 제2 절연막 및 제2 도전막(330)을 포함하는 제2 예비 관통 전극 구조물을 형성할 수 있다.
이후, 제3 층간 절연막(310), 상기 콘택 플러그 및 상기 제2 예비 관통 전극 구조물 상에, 내부에 제2 배선 구조물(370)을 수용하는 제4 층간 절연막(350)을 형성할 수 있다. 제2 배선 구조물(370)은 적어도 하나 이상의 제2 배선들(365) 및 적어도 하나 이상의 제2 비아(360)를 포함할 수 있다.
이후, 제2 배선(365) 상면에 접촉하는 제2 도전성 범프(380)를 제4 층간 절연막(350) 상에 형성할 수 있다. 제2 도전성 범프(380)를 커버하는 제2 접착막을 제4 층간 절연막(350) 및 제2 배선(365) 상에 형성한 후, 제2 핸들링 기판을 이에 접착시키고, 이를 이용하여 제2 기판(300)의 제2 면(302)이 위로 향하도록 제2 기판(300)을 뒤집은 후, 제2 면(302)에 인접하는 제2 기판(300) 부분을 제거하여, 상기 제2 예비 관통 전극 구조물의 일부를 노출시킬 수 있다.
제2 기판(300)의 제2 면(302) 및 상기 노출된 제2 예비 관통 전극 구조물 부분 상에 제2 패시베이션 막(410)을 형성하고, 상기 제2 예비 관통 전극 구조물의 제2 도전막(330) 상면이 노출될 때까지, 제2 패시베이션 막(410)의 상부를 평탄화할 수 있다. 이에 따라, 상기 제2 예비 관통 전극 구조물의 제2 도전막(330) 상에 형성된 상기 제2 절연막 부분이 제거되어 제2 절연 패턴(325)으로 변환될 수 있으며, 제2 도전막(330), 및 이의 측벽에 형성된 제2 절연 패턴(325)을 포함하는 제2 관통 전극 구조물(345)이 형성될 수 있다. 제2 관통 전극 구조물(345)의 상면에 접촉하는 제2 도전성 패드(420)를 제2 패시베이션 막(410) 상에 형성할 수 있다.
이후, 제2 도전성 패드(420) 및 제2 패시베이션 막(410) 상에 테이프(430)를 형성하고, 이를 이용하여 제2 기판(300)의 제1 면(301)이 위로 향하도록 제2 기판(300)을 다시 뒤집은 후, 상기 제2 접착막 및 상기 제2 핸들링 기판을 제거하여, 제2 도전성 범프(380) 및 제4 층간 절연막(350)을 노출시킬 수 있다.
이후, 상기 노출된 제2 도전성 범프(380) 및 제4 층간 절연막(350) 상에 제3 접착막(440)을 형성할 수 있다.
전술한 공정들을 통해 테이프(430)에 상에 형성되어 제3 접착막(440)에 의해 상면이 커버되며, 제2 관통 전극 구조물(345)을 포함하는 적층 웨이퍼(450)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 관통 전극 구조물(345)은 제2 기판(300)의 제1 면(301)에 대해 평행한 수평 방향으로 제2 직경(D2)을 가질 수 있으며, 제2 기판(300)의 제1 면(301)에 대해 수직한 수직 방향으로 제2 길이(L2)를 가질 수 있다. 또한, 적층 웨이퍼(450)에 포함된 제2 기판(300)은 상기 수직 방향으로 제2 두께(T2)를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 관통 전극 구조물(345)의 제2 직경(D2)은 제1 관통 전극 구조물(145)의 제1 직경(D1)보다 작을 수 있으며, 이에 따라, 적층 웨이퍼(450)에 보다 큰 자유도로 회로 소자나 배선의 레이아웃을 설계할 수 있다.
또한, 제2 관통 전극 구조물(345)의 제2 길이(L2)는 제1 관통 전극 구조물(145)의 제1 길이(L1)보다 작을 수 있으며, 이에 대응하여 적층 웨이퍼(450)에 포함된 제2 기판(300)의 제2 두께(T2)는 기저 웨이퍼(250)에 포함된 제1 기판(100)의 제1 두께(T1)보다 작을 수 있다.
다만, 예시적인 실시예들에 있어서, 제1 직경(D1)에 대한 제1 길이(L1)의 비율 즉, 제1 종횡비는 제2 직경(D2)에 대한 제2 길이(L2)의 비율 즉, 제2 종횡비와 동일하거나 유사할 수 있다. 이에 따라, 제2 관통 전극 구조물(345)이 비록 상대적으로 작은 직경을 갖도록 형성되더라도, 상기 제2 예비 관통 전극 구조물 형성을 위한 제2 트렌치를 제2 도전막(330)이 보이드 없이 잘 채울 수 있으며, 제2 관통 전극 구조물(345)의 특성이 열화되지 않을 수 있다.
예시적인 실시예들에 있어서, 도 7을 참조하면, 예를 들어, 다이싱(dicing) 공정을 통해 적층 웨이퍼(450)를 복수 개의 제1 반도체 칩들(455)로 분리한 후, 각 제1 반도체 칩들(455)의 제2 도전성 범프(380)가 기저 웨이퍼(250)의 제1 도전성 패드(220) 상면에 접촉하도록 제1 반도체 칩들(455)을 기저 웨이퍼(250) 상에 실장할 수 있다.
예시적인 실시예들에 있어서, 각 제1 반도체 칩들(455)은 열압착 비전도성 페이스트 방식(Thermal Compression Non Conductive Paste: TCNCP)으로 기저 웨이퍼(250)에 본딩될 수 있다. 즉, 각 제1 반도체 칩들(455)의 제2 도전성 범프(380)를 기저 웨이퍼(250)의 제1 도전성 패드(220)에 대향시키고 일정한 온도에서 가압함으로써, 제2 도전성 범프(380)가 제1 도전성 패드(220)에 접착될 수 있다. 또한, 각 제1 반도체 칩들(455) 및 기저 웨이퍼(250) 사이에 제3 접착막(440)이 채워짐으로써, 이들이 서로 잘 접착될 수 있다.
한편, 제1 반도체 칩들(455)을 기저 웨이퍼(250) 상에 실장할 때, 테이프들(430)은 이들로부터 분리될 수 있다.
도 8을 참조하면, 각 제1 반도체 칩들(455) 상에 복수의 제1 반도체 칩들(455)을 더 적층할 수 있으며, 최상층의 각 제1 반도체 칩들(455) 상에는 제2 반도체 칩(255)을 적층할 수 있다.
상기 수직 방향으로 적층되는 제1 반도체 칩들(455), 및 최상층 제1 반도체 칩(455)과 제2 반도체 칩(555) 역시 열압착 비전도성 페이스트 방식(TCNCP)으로 서로 본딩될 수 있다.
도면 상에서는, 기저 웨이퍼(250) 상에 3개 층의 제1 반도체 칩들(455) 및 1개 층의 제2 반도체 칩(555)이 적층된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 예를 들어, 기저 웨이퍼(250) 상에 7개 층의 제1 반도체 칩들(455) 및 1개 층의 제2 반도체 칩(555)이 적층될 수도 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(555)은 제1 반도체 칩(455)과는 달리 내부에 관통 전극 구조물을 포함하지 않을 수 있으며, 제2 반도체 칩(555)에 포함된 제3 기판(500)의 상기 수직 방향으로의 제3 두께(T3)는 각 제1 반도체 칩들(455)의 상기 수직 방향으로의 제2 두께(T2)보다 클 수 있다.
도 9를 참조하면, 제1 및 제2 반도체 칩들(455, 555)을 커버하는 몰딩 부재(600)를 기저 웨이퍼(250) 상에 형성할 수 있다.
다시 도 1을 참조하면, 제2 반도체 칩(555)의 상면이 노출될 때까지 몰딩 부재(600) 상부를 제거한 후, 기저 웨이퍼(250) 하부에 형성된 상기 웨이퍼 지지 시스템을 구성하는 제1 접착막(190) 및 제1 핸들링 기판(200)을 제거함으로써, 칩-온-웨이퍼(Chip On Wafer: CoW) 패키지를 완성할 수 있다.
상기 칩-온-웨이퍼 패키지에 대해서 각종 전기적 테스트를 수행할 수 있으며, 상기 테스트를 수행하는 과정에서 기저 웨이퍼(250)의 휨 등에 의해서 손상될 수도 있다. 하지만 예시적인 실시예들에 있어서, 기저 웨이퍼(250)에 포함된 제1 기판(100)의 제1 두께(T1)는 상부에 적층되는 각 제1 반도체 칩들(455)의 제2 두께(T2)보다 클 수 있으며, 이에 따라 휨 등에 의한 손상이 감소될 수 있다.
또한, 각 제1 반도체 칩들(455)에 포함된 제2 관통 전극 구조물들(345)의 제2 직경(D2)은 기저 웨이퍼(250)에 포함된 제1 관통 전극 구조물들(145)의 제1 직경(D1)에 비해 작을 수 있으며, 이에 따라 각 제1 반도체 칩들(455)은 회로 소자나 배선 형성에 있어서 보다 큰 자유도를 가질 수 있다.
한편, 제2 관통 전극 구조물(345)의 제2 종횡비는 제1 관통 전극 구조물(145)의 제1 종횡비와 동일하거나 유사할 수 있으며, 이에 따라 제2 관통 전극 구조물(345)이 비록 상대적으로 작은 직경을 갖도록 형성되더라도, 그 특성이 열화되지 않을 수 있다.
나아가, 각 제1 반도체 칩들(455)에 포함된 제2 기판(300)의 제2 두께(T2)는 기저 웨이퍼(250)에 포함된 제1 기판(100)의 제1 두께(T1)에 비해 작을 수 있으며, 이에 따라 기저 웨이퍼(250) 상에 보다 많은 수의 제1 반도체 칩들(455)을 적층할 수 있으며, 이들을 포함하는 상기 반도체 패키지는 고용량 및 고성능을 가질 수 있다.
도 10 및 11은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10 및 11은 기저 웨이퍼와 그 상부에 적층된 반도체 칩들의 각 두께들, 및 이들에 각각 포함된 관통 전극 구조물들의 크기 및 피치를 설명하기 위한 단면도들이다. 이에 따라, 설명의 편의를 위해서 도 1에 도시된 반도체 패키지에 포함된 일부 구성 요소들은 도시하지 않고 생략하며, 각 층간 절연막들은 모두 기판에 포함시켜 이들은 함께 상기 기판의 참조 부호로 표시한다.
도 10을 참조하면, 기저 웨이퍼(250) 상에는 상기 수평 방향을 따라 서로 이격된 복수의 제1 반도체 칩들(455)이 배치되며, 각 제1 반도체 칩들(455) 상에는 2개의 반도체 칩들(455)이 상기 수직 방향으로 더 적층되고, 최상층 제1 반도체 칩(455) 상에는 제2 반도체 칩(555)이 적층될 수 있다. 물론, 상기 수직 방향으로 적층되는 제1 반도체 칩들(455)의 개수는 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 기저 웨이퍼(250)의 제1 두께(T1)는 각 제1 반도체 칩들(455)의 제2 두께(T2)보다 클 수 있다. 또한, 제2 관통 전극 구조물(345)의 제2 직경(D2) 및 제2 길이(L2)는 제1 관통 전극 구조물(145)의 제1 직경(D1) 및 제1 길이(L1)보다 작을 수 있다. 다만, 제1 관통 전극 구조물(145)의 제1 종횡비는 제2 관통 전극 구조물(345)의 종횡비와 서로 동일하거나 유사할 수 있다.
한편, 제2 관통 전극 구조물들(345) 사이의 제2 피치(pitch)(P2)는 제1 관통 전극 구조물들(145) 사이의 제1 피치(P1)와 서로 실질적으로 동일할 수 있다. 즉, 제2 관통 전극 구조물들(345)의 중심 사이의 거리는 제1 관통 전극 구조물들(145)의 중심 사이의 거리와 서로 실질적으로 동일할 수 있다.
반면 도 11을 참조하면, 제2 관통 전극 구조물들(345) 사이의 제3 피치(P3)는 제1 관통 전극 구조물들(145) 사이의 제1 피치(P1)보다 작을 수 있다.
이에 따라, 동일한 면적 내에 보다 많은 수의 제2 관통 전극 구조물들(345)이 형성될 수 있으며, 각 제1 반도체 칩들(455)의 집적도가 향상될 수 있다.
다만, 기저 웨이퍼(250)에서 제1 관통 전극 구조물(145)과 제1 도전성 패드(220) 사이에는 재배선 층(230)이 더 형성되어 제1 도전성 패드(220)가 형성되는 위치를 조정할 수 있으며, 이에 따라 제1 도전성 패드(220)는 제1 반도체 칩(455)의 제2 도전성 범프(380)와 효과적으로 연결될 수 있다.
재배선 층(230)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
상기 반도체 패키지는 고 대역폭 메모리(High Bandwidth Memory: HBM) 패키지일 수 있으며, 도 1을 참조로 설명한 반도체 패키지와 동일하거나 유사한 구성 요소들을 포함하고 있으므로, 이들에 대해서는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 12를 참조하면, 상기 반도체 패키지는 순차적으로 적층된 패키지 기판(900), 인터포저(800), 기저 칩(255), 제1 반도체 칩(455), 및 제2 반도체 칩(555)을 포함할 수 있다. 또한 상기 반도체 패키지는 인터포저(800) 상에 기저 칩(255)과 이격되도록 실장된 프로세서 칩(700)을 더 포함할 수 있다.
도면 상에서는 예시적으로, 하나의 기저 칩(255) 및 그 상부에 적층된 제1 및 제2 반도체 칩들(455, 555)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 예를 들어, 상기 반도체 패키지는 하나의 프로세서 칩(700) 주위에 배치된 4개의 기저 칩(255) 및 그 상부에 적층된 제1 및 제2 반도체 칩들(455, 555)을 포함할 수도 있다.
패키지 기판(900)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있다. 패키지 기판(900) 하부에는 외부 접속 단자(980)가 형성될 수 있으며, 이에 따라 상기 반도체 패키지는 외부 접속 단자(980)를 통해 모듈 기판(도시되지 않음) 혹은 메인 보드(도시되지 않음)에 실장될 수 있다.
한편, 패키지 기판(900)과 인터포저(800) 사이에는 제3 도전성 범프들(880)이 형성될 수 있고, 인터포저(800)와 기저 칩(255) 사이에는 제1 도전성 범프들(180)이 형성될 수 있으며, 인터포저(800)와 프로세서 칩(700) 사이에는 제4 도전성 범프들(780)이 형성될 수 있다. 또한, 기저 칩(255)과 제1 반도체 칩(455) 사이, 제1 반도체 칩들(455) 사이, 및 제1 반도체 칩(455)과 제2 반도체 칩(555) 사이에는 제2 도전성 범프들(380)이 형성될 수 있다.
인터포저(800) 내에는 제3 내지 제5 배선들(810, 820, 830)이 형성될 수 있다. 제3 배선(810)은 제1 도전성 범프들(180) 중 일부 및 제3 도전성 범프들(880) 중 일부를 서로 전기적으로 연결할 수 있고, 제4 배선(820)은 제4 도전성 범프들(780) 중 일부 및 제3 도전성 범프들(880) 중 일부를 서로 전기적으로 연결할 수 있으며, 제5 배선(830)은 제1 도전성 범프들(180) 중 일부 및 제4 도전성 범프들(780) 중 일부를 서로 전기적으로 연결할 수 있다.
기저 칩(255)은 도 1을 참조로 설명한 기저 웨이퍼(250)를 다이싱 공정에 의해 칩 단위로 절단한 것이다. 이에 따라, 기저 칩(255)은 제1 기판(100), 제1 관통 전극 구조물(145), 제1 배선 구조물(170), 제1 도전성 패드(220), 제1 패시베이션 막(210) 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 기저 칩(255)은 로직 칩 혹은 컨트롤러 칩일 수 있다. 이와는 달리, 기저 칩(255)은 예를 들어, 디램 칩과 같은 메모리 칩일 수도 있다.
제1 반도체 칩(455)은 기저 칩(255) 상에 복수 개의 층들에 각각 적층될 수 있다. 제2 반도체 칩(555)의 최상층 제1 반도체 칩(455) 상에 적층될 수 있다.
제1 반도체 칩(455)과 기저 칩(255) 사이, 제1 반도체 칩들(455) 사이, 및 제1 반도체 칩(455)과 제2 반도체 칩(555) 사이에는 제3 접착막(440)이 개재되어 이들을 서로 접착시킬 수 있다.
예시적인 실시예들에 있어서, 프로세서 칩(700)은 그래픽 처리 유닛(Graphic Processing Unit: GPU) 칩 혹은 중앙 처리 유닛(Central Processing Unit: CPU) 칩일 수 있다.
상기 반도체 패키지는 도 1을 참조로 설명한 반도체 패키지와 유사하게, 고용량 및 고성능을 가지면서도 향상된 신뢰성을 가질 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300, 500: 제1 내지 제3 기판 101, 102: 제1 기판의 제1, 제2 면
110, 150, 310, 350: 제1 내지 제4 층간 절연막
120: 제1 절연막 125, 325: 제1, 제2 절연 패턴
130, 330: 제1, 제2 도전막 145, 345: 제1, 제2 관통 전극 구조물
160, 360: 제1, 제2 비아
165, 365, 810, 820, 830: 제1 내지 제5 배선
170, 370: 제1, 제2 배선 구조물
180, 380, 880, 780: 제1 내지 제4 도전성 범프
190, 340: 제1, 제3 접착막 200: 제1 핸들링 기판
210, 410: 제1, 제2 패시베이션 막 220, 420: 제1, 제2 도전성 패드
250: 기저 웨이퍼 255: 기저 칩
301, 302: 제2 기판의 제1, 제2 면
450: 적층 웨이퍼 455, 555: 제1, 제2 반도체 칩
600: 몰딩 부재 700: 프로세서 칩
900: 패키지 기판

Claims (20)

  1. 제1 기판; 및
    각각이 상기 제1 기판을 관통하는 복수의 제1 관통 전극 구조물들을 포함하는 기저 웨이퍼; 및
    상기 기저 웨이퍼 상에 실장되고,
    제2 기판; 및
    각각이 상기 제2 기판을 관통하는 복수의 제2 관통 전극 구조물들을 포함하는 제1 반도체 칩을 포함하며,
    상기 제2 관통 전극 구조물들은 상기 제1 관통 전극 구조물들에 일대일 대응되도록 배치되어 이들에 각각 전기적으로 연결되고,
    상기 각 제1 관통 전극 구조물들의 수평 방향의 직경은 상기 각 제2 관통 전극 구조물들의 수평 방향의 직경보다 큰 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 기판의 수직 방향의 두께는 상기 제2 기판의 수직 방향의 두께보다 큰 반도체 패키지.
  3. 제 1 항에 있어서, 상기 각 제1 관통 전극 구조물들의 수직 방향의 길이는 상기 각 제2 관통 전극 구조물들의 수직 방향의 길이보다 큰 반도체 패키지.
  4. 제 1 항에 있어서, 상기 각 제1 관통 전극 구조물들의 종횡비는 상기 각 제2 관통 전극 구조물들의 종횡비와 동일한 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 관통 전극 구조물들의 피치는 상기 제2 관통 전극 구조물들의 피치와 동일한 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 반도체 칩은 수직 방향을 따라 복수 개로 적층된 반도체 패키지.
  7. 제 6 항에 있어서, 상기 복수의 제1 반도체 칩들 중에서 최상층에 형성된 것 상부에 실장되어, 제3 기판을 갖는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제3 기판의 수직 방향의 두께는 상기 제2 기판의 수직 방향의 두께보다 큰 반도체 패키지.
  9. 제 1 항에 있어서, 상기 기저 웨이퍼는 로직 소자 혹은 컨트롤러를 포함하며, 상기 제1 반도체 칩은 메모리 소자를 포함하는 반도체 패키지.
  10. 제1 기판; 및
    상기 제1 기판을 관통하는 제1 관통 전극 구조물을 포함하는 기저 웨이퍼; 및
    상기 기저 웨이퍼 상에 실장되고,
    제2 기판; 및
    상기 제2 기판을 관통하는 제2 관통 전극 구조물을 포함하는 반도체 칩을 포함하며,
    상기 제1 관통 전극 구조물의 수평 방향의 직경은 상기 제2 관통 전극 구조물의 수평 방향의 직경보다 크고,
    상기 제1 관통 전극 구조물의 종횡비는 상기 제2 관통 전극 구조물의 종횡비와 동일한 반도체 패키지.
  11. 제 10 항에 있어서, 상기 제1 관통 전극 구조물은 수평 방향으로 서로 이격되도록 상기 기저 웨이퍼에 복수 개로 형성되고, 상기 제2 관통 전극 구조물은 상기 수평 방향으로 서로 이격되도록 상기 반도체 칩에 복수 개로 형성되며,
    상기 제1 관통 전극 구조물들의 피치는 상기 제2 관통 전극 구조물들의 피치와 동일한 반도체 패키지.
  12. 제 11 항에 있어서, 상기 제2 관통 전극 구조물들은 상기 제1 관통 전극 구조물들에 일대일 대응되도록 배치되어 이들에 각각 전기적으로 연결되는 반도체 패키지
  13. 제 10 항에 있어서, 상기 제1 관통 전극 구조물은 수평 방향으로 서로 이격되도록 상기 기저 웨이퍼에 복수 개로 형성되고, 상기 제2 관통 전극 구조물은 상기 수평 방향으로 서로 이격되도록 상기 반도체 칩에 복수 개로 형성되며,
    상기 제1 관통 전극 구조물들의 피치는 상기 제2 관통 전극 구조물들의 피치보다 큰 반도체 패키지.
  14. 제 10 항에 있어서, 상기 제1 기판의 수직 방향의 두께는 상기 제2 기판의 수직 방향의 두께보다 큰 반도체 패키지.
  15. 패키지 기판;
    상기 패키지 기판 상에 실장된 인터포저;
    상기 인터포저 상에 실장되고,
    제1 기판; 및
    각각이 상기 제1 기판을 관통하는 복수의 제1 관통 전극 구조물들을 포함하는 기저 칩;
    상기 기저 칩 상에 실장되고,
    제2 기판; 및
    각각이 상기 제2 기판을 관통하는 복수의 제2 관통 전극 구조물들을 포함하는 제1 반도체 칩; 및
    상기 인터포저 상에 상기 기저 칩과 이격되도록 실장된 프로세서 칩을 포함하며,
    상기 제2 관통 전극 구조물들은 상기 제1 관통 전극 구조물들에 일대일 대응되도록 배치되어 이들에 각각 전기적으로 연결되고,
    상기 각 제1 관통 전극 구조물들의 수평 방향의 직경은 상기 각 제2 관통 전극 구조물들의 수평 방향의 직경보다 큰 반도체 패키지.
  16. 제 15 항에 있어서, 상기 프로세서 칩은 GPU 칩 혹은 CPU 칩을 포함하는 반도체 패키지.
  17. 제 15 항에 있어서, 상기 기저 칩은 로직 소자 혹은 컨트롤러를 포함하며, 상기 제1 반도체 칩은 메모리 소자를 포함하는 반도체 패키지.
  18. 제 15 항에 있어서, 상기 인터포저는
    상기 기저 칩과 상기 패키지 기판을 서로 전기적으로 연결하는 제1 배선;
    상기 프로세서 칩과 상기 패키지 기판을 서로 전기적으로 연결하는 제2 배선; 및
    상기 기저 칩과 상기 프로세서 칩을 서로 전기적으로 연결하는 제3 배선을 포함하는 반도체 패키지.
  19. 제 15 항에 있어서, 상기 제1 기판의 수직 방향의 두께는 상기 제2 기판의 수직 방향의 두께보다 큰 반도체 패키지.
  20. 제 15 항에 있어서, 상기 각 제1 관통 전극 구조물들의 수직 방향의 길이는 상기 각 제2 관통 전극 구조물들의 수직 방향의 길이보다 큰 반도체 패키지.
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