KR20230012365A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20230012365A
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Abstract

본 발명에 따른 반도체 패키지의 제조 방법은, 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치되는 제1 배선 구조체, 및 상기 제1 배선 구조체에 적어도 일부분이 매립되는 복수의 제1 전면 연결 패드를 가지는 웨이퍼 구조물을 준비하는 단계, 예비 반도체 기판, 상기 예비 반도체 기판 내에 매립된 복수의 관통 전극, 상기 예비 반도체 기판 상에 배치되는 제2 배선 구조체, 및 상기 제2 배선 구조체에 적어도 일부분이 매립되는 복수의 제2 전면 연결 패드를 가지는 하부 반도체 칩을, 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 서로 대응되도록 상기 웨이퍼 상에 부착하는 단계, 서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드를 결합하여 복수의 결합 패드를 형성하는 단계, 및 상기 복수의 관통 전극을 노출되도록 상기 예비 반도체 기판의 일부분을 제거하여, 상기 제2 배선 구조체의 수평 폭보다 작은 값의 수평 폭을 가지는 제2 반도체 기판을 형성하는 단계를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and manufacturing method of the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 적층된 반도체 칩들을 가지는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱더 소형화, 다기능화 및 대용량화되고 있다. 이에 따라 다기능화 및 대용량화에 대응하여 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있으며, 소형화에 대응하여 적층된 복수의 반도체 칩을 가지는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 소형화, 다기능화 및 대용량화에 대응할 수 있는 복수의 반도체 칩을 포함하는 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 패키지의 제조 방법은, 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치되는 제1 배선 구조체, 및 상기 제1 배선 구조체에 적어도 일부분이 매립되는 복수의 제1 전면 연결 패드를 가지는 웨이퍼 구조물을 준비하는 단계; 예비 반도체 기판, 상기 예비 반도체 기판 내에 매립된 복수의 관통 전극, 상기 예비 반도체 기판 상에 배치되는 제2 배선 구조체, 및 상기 제2 배선 구조체에 적어도 일부분이 매립되는 복수의 제2 전면 연결 패드를 가지는 하부 반도체 칩을, 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 서로 대응되도록 상기 웨이퍼 상에 부착하는 단계; 서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드를 결합하여 복수의 결합 패드를 형성하는 단계; 및 상기 복수의 관통 전극을 노출되도록 상기 예비 반도체 기판의 일부분을 제거하여, 상기 제2 배선 구조체의 수평 폭보다 작은 값의 수평 폭을 가지는 제2 반도체 기판을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 복수의 제1 반도체 소자가 배치되는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치되는 제1 배선 구조체, 및 상기 제1 배선 구조체에 적어도 일부분이 매립되는 복수의 제1 전면 연결 패드를 가지는 웨이퍼 구조물을 준비하는 단계; 제2 반도체 소자가 배치되는 예비 반도체 기판, 상기 예비 반도체 기판 내에 매립된 복수의 관통 전극, 상기 예비 반도체 기판 상에 배치되는 제2 배선 구조체, 및 상기 제2 배선 구조체에 적어도 일부분이 매립되는 복수의 제2 전면 연결 패드를 각각을 가지는 복수의 하부 반도체 칩을, 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 서로 대응되도록 상기 웨이퍼 상에 서로 이격되도록 부착하는 단계; 서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드를 결합하여 복수의 결합 패드를 형성하는 단계; 상기 복수의 관통 전극의 일부분이 돌출되도록 상기 예비 반도체 기판의 일부분을 제거하여, 상기 제2 배선 구조체의 수평 폭보다 작은 값의 수평 폭을 가지는 제2 반도체 기판을 형성하는 단계; 상기 복수의 하부 반도체 칩을 덮고 상기 복수의 관통 전극의 돌출되는 일부분의 주위를 감싸되 상기 복수의 관통 전극을 노출시키는 충전 절연층을 상기 웨이퍼 구조물 상에 형성하는 단계; 상기 충전 절연층 및 상기 복수의 관통 전극 상에, 상기 복수의 관통 전극과 전기적으로 연결되는 복수의 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계; 및 상기 웨이퍼 구조물, 상기 충전 절연층, 및 상기 재배선 구조체에 대하여 소잉 공정을 수행하여, 하나의 상기 하부 반도체 칩, 및 하나의 상기 하부 반도체 칩 상에 배치되며 상기 복수의 제1 반도체 소자 중 하나의 제1 반도체 소자를 가지는 상부 반도체 칩을 각각 포함하는 복수의 반도체 패키지를 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 복수의 제1 반도체 소자가 배치되는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치되며 제1 배선 절연층을 가지는 제1 배선 구조체, 및 상기 제1 배선 절연층에 의하여 측면이 감싸지는 복수의 제1 전면 연결 패드를 가지는 웨이퍼 구조물을 준비하는 단계; 제2 반도체 소자가 배치되는 예비 반도체 기판, 상기 예비 반도체 기판 내에 매립된 복수의 관통 전극, 상기 예비 반도체 기판 상에 배치되며 제2 배선 절연층을 가지는 제2 배선 구조체, 및 상기 제2 배선 절연층에 의하여 측면이 감싸지는 복수의 제2 전면 연결 패드를 각각을 가지는 복수의 하부 반도체 칩을, 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 서로 대응되도록 상기 웨이퍼 상에 서로 이격되도록 부착하는 단계; 서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드를 확산 본딩으로 결합하여, 각각 일체를 이루는 복수의 결합 패드를 형성하는 단계; 상기 복수의 관통 전극의 일부분이 돌출되도록 상기 예비 반도체 기판을 상면으로부터 제게 두께만큼의 부분 및 측면으로부터 제거 폭만큼의 부분을 제거하여, 상기 제2 배선 구조체의 가장자리보다 내측에 위치하는 가장자리 및 상기 제거 폭보다 작은 값의 두께를 가지는 제2 반도체 기판을 형성하는 단계; 상기 웨이퍼 구조물 상에서, 상기 복수의 관통 전극의 돌출되는 일부분의 주위를 감싸며 상기 복수의 하부 반도체 칩을 덮되 상기 복수의 관통 전극을 노출시키는 충전 절연층을 형성하는 단계; 상기 충전 절연층 및 상기 복수의 관통 전극 상에, 상기 복수의 관통 전극과 전기적으로 연결되는 복수의 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계; 및 상기 웨이퍼 구조물, 상기 충전 절연층, 및 상기 재배선 구조체에 대하여 소잉 공정을 수행하여, 상기 제2 반도체 기판의 가장자리, 상기 제1 배선 구조체의 가장자리, 상부 반도체 칩의 가장자리, 상기 충전 절연층의 가장자리, 및 상기 재배선 구조체의 가장자리 각각을 수직 방향으로 서로 정렬되도록 하고, 상기 제2 배선 구조체의 가장자리가 상기 제1 배선 구조체의 가장자리보다 내측에 위치하며 하나의 상기 하부 반도체 칩, 및 하나의 상기 하부 반도체 칩 상에 배치되며 상기 복수의 제1 반도체 소자 중 하나의 제1 반도체 소자를 가지는 상부 반도체 칩을 각각 포함하는 복수의 반도체 패키지를 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 패키지는, 복수의 재배선 패턴, 및 상기 복수의 재배선 패턴을 감싸는 재배선 절연층을 포함하는 재배선 구조체; 복수의 제1 배선층, 복수의 제1 비아 플러그, 그리고 상기 복수의 제1 배선층 및 상기 복수의 제1 비아 플러그를 감싸는 제1 배선 절연층을 포함하는 제1 배선 구조체, 및 상기 제1 배선 구조체 상에 배치되는 제1 반도체 기판을 포함하는 상부 반도체 칩; 상기 재배선 구조체와 상기 상부 반도체 칩 상에 개재되며, 상기 재배선 구조체 상에 배치되는 제2 반도체 기판, 및 복수의 제2 배선층, 복수의 제2 비아 플러그, 그리고 상기 복수의 제2 배선층 및 상기 복수의 제2 비아 플러그를 감싸는 제2 배선 절연층을 포함하며 상기 제2 반도체 기판 상에 배치되는 제2 배선 구조체를 포함하되, 평면적으로 볼 때 상기 제2 배선 구조체의 가장자리는, 상기 상부 반도체 칩의 가장자리 및 상기 제2 반도체 기판의 가장자리 각각과 이격되며 상기 상부 반도체 칩의 가장자리 및 상기 제2 반도체 기판의 가장자리 사이를 따라서 연장되는 하부 반도체 칩; 상기 제1 배선 절연층 및 상기 제2 배선 절연층에 의하여 포위되고, 상기 복수의 제1 비아 플러그와 상기 복수의 제2 비아 플러그를 전기적으로 연결하는 복수의 결합 패드;를 포함한다.
본 발명에 따른 반도체 패키지 및 그 제조 방법은, 상부 반도체 칩과 하부 반도체 칩을 포함하는 복수의 반도체 칩이 적층되어 반도체 패키지의 다기능화 및 대용량화에 대응할 수 있고, 하부 반도체 칩을 상대적으로 얇게 만들어서 반도체 패키지의 소형화에 대응할 수 있고, 또한 하부 반도체 칩의 주위를 포위하는 충전 절연층을 가지므로, 반도체 패키지가 구조적인 신뢰성을 가지도록 할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도들 및 평면 배치도이다.
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6a 내지 및 도 6i는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법 중 결합 패드가 형성되는 과정을 개념적으로 설명하기 위한 단면도들이다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도들 및 평면 배치도이다. 구체적으로 도 1b는 도 1a의 IB 부분을 확대하여 나타내는 확대 단면도이고, 도 1c는 반도체 패키지의 일부 구성을 보여주는 평면 배치도이다.
도 1a 내지 도 1c를 함께 참조하면, 반도체 패키지(1)는 재배선 구조물(400), 재배선 구조물(400) 상에 배치되는 하부 반도체 칩(LC), 및 하부 반도체 칩(LC) 상에 적층되는 상부 반도체 칩(UC)을 포함한다. 상부 반도체 칩(UC)은 제1 반도체 칩이라 호칭할 수 있고, 하부 반도체 칩(LC)은 제2 반도체 칩이라 호칭할 수 있다.
상부 반도체 칩(UC)은 제1 반도체 기판(100) 및 제1 반도체 기판(100) 상에 배치되는 제1 배선 구조체(120)를 포함할 수 있다. 하부 반도체 칩(LC)은 제2 반도체 기판(200) 및 제2 반도체 기판(200) 상에 배치되는 제2 배선 구조체(220)를 포함할 수 있다. 제1 배선 구조체(120) 및 제2 배선 구조체(220) 각각은 제1 BEOL(back-end-of-line) 구조체 및 제2 BEOL 구조체라 호칭할 수 있다.
제1 반도체 기판(100) 및 제2 반도체 기판(200)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 기판(100) 및 제2 반도체 기판(200)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 제1 반도체 기판(100) 및 제2 반도체 기판(200)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 반도체 기판(100) 및 제2 반도체 기판(200)은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 기판(100) 및 제2 반도체 기판(200)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(100) 및 제2 반도체 기판(200)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다. 제1 반도체 기판(100)은 활성면인 제1 면(102)과 제1 면(102)에 반대되는 비활성면인 제2 면(104)을 가질 수 있고, 제2 반도체 기판(200)은 활성면인 제3 면(202)과 제3 면(202)에 반대되는 비활성면인 제4 면(204)을 가질 수 있다. 제1 면(102)과 제3 면(202)은 서로 마주볼 수 있고, 제2 면(104)과 제4 면(204)은 서로 반대될 수 있다. 제1 면(102), 제2 면(104), 제3 면(202), 및 제4 면(204) 각각은 제1 활성면, 제1 비활성면, 제2 활성면, 및 제2 비활성면이라 호칭할 수 있다.
예를 들면, 제1 반도체 기판(100)의 제1 면(102)에는 제1 반도체 소자(110)가 배치되고, 제1 반도체 기판(100)의 제1 면(102) 상에는 제1 배선 구조체(120)가 배치될 수 있다. 예를 들면, 제2 반도체 기판(200)의 제3 면(202)에는 제2 반도체 소자(210)가 배치되고, 제2 반도체 기판(200)의 제3 면(202) 상에는 제2 배선 구조체(220)가 배치될 수 있다.
본 명세서에서, 특별한 언급이 없는 한, 전면 및 후면이라는 용어를 포함하는 구성 요소는 활성면 측에 배치되는 구성 요소 및 비활성면 측에 배치되는 구성 요소를 각각 의미한다. 또한 특별한 언급이 없는 한, 상면 및 하면(저면)이라는 용어는 도면에서 상측의 면 및 하측의 면을 각각 의미한다.
일부 실시 예에서, 제1 반도체 소자(110)는 예를 들면, 메모리 소자일 수 있고, 제2 반도체 소자(210)는 예를 들면, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 또는 어플리케이션 프로세서(application processor, AP)일 수 있다. 예를 들면, 제1 반도체 소자(110)는 예를 들면, DRAM(Dynamic Random Access Memory) 소자 또는 SRAM(Static Random Access Memory) 소자와 같은 휘발성 메모리 소자이거나, PRAM(Phase-change Random Access Memory) 소자, MRAM(Magnetoresistive Random Access Memory) 소자, FeRAM(Ferroelectric Random Access Memory) 소자 또는 RRAM(Resistive Random Access Memory) 소자와 같은 비휘발성 메모리 소자일 수 있다. 일부 실시 예에서, 제1 반도체 소자(110)는 HBM(High Bandwidth Memory) DRAM 소자일 수 있다.
제1 배선 구조체(120)는 제1 반도체 기판(100)의 제1 면(102) 상에 배치될 수 있고, 제2 배선 구조체(220)는 제2 반도체 기판(200)의 제3 면(302) 상에 배치될 수 있다. 제1 배선 구조체(120)는 복수의 제1 배선층(122), 복수의 제1 비아 플러그(124), 그리고 복수의 제1 배선층(122) 및 복수의 제1 비아 플러그(124)를 감싸는 제1 배선 절연층(126)을 포함할 수 있다. 제2 배선 구조체(220)는 복수의 제2 배선층(222), 복수의 제2 비아 플러그(224), 그리고 복수의 제2 배선층(222) 및 복수의 제2 비아 플러그(224)를 감싸는 제2 배선 절연층(226)을 포함할 수 있다.
예를 들어, 제1 배선층(122), 제1 비아 플러그(124), 제2 배선층(222), 및 제2 비아 플러그(224) 각각은 W, Cu, Ti, Ta, Ru, Mn 또는 Co와 같은 금속 물질, Ti, Ta, Ru, Mn, Co 또는 W과 같은 금속의 질화물 또는 산화물, CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide), 또는 이들의 조합으로 이루어질 수 있다.
예를 들어, 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 옥시 질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 옥시 탄화물(SiOC), 고분자물질, 및 실리콘 산화물보다 유전율이 낮은 절연물질 중 적어도 하나를 포함할 수 있다. 상기 고분자물질은 BCB(benzocyclobutene), PI(Polyimide), PBO(Polybenzoxazole), silicone, acrylate 또는 epoxy일 수 있다. 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각은 예를 들면, TEOS (tetraethyl orthosilicate) 막을 포함할 수 있다. 또는 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각은, 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막을 포함할 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다. 일부 실시 예에서, 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각의 서로 접하는 부분인 제1 배선 절연층(126)의 하측 일부분과 제2 배선 절연층(226)의 상측 일부분은, 실리콘 탄질화물(SiCN)로 이루어질 수 있다.
상부 반도체 칩(UC)은, 제1 활성면과 제2 활성면, 즉 제1 면(102)과 제3 면(202)이 서로 마주보고, 제1 비활성면과 제2 비활성면, 즉 제2 면(104)과 제4 면(204)이 서로 반대되도록, 하부 반도체 칩(LC) 상에 적층될 수 있다. 상부 반도체 칩(UC)은, 상부 반도체 칩(UC)의 제1 배선 구조체(120)와 하부 반도체 칩(LC)의 제2 배선 구조체(220)가 마주 보며, 하부 반도체 칩(LC) 상에 적층될 수 있다. 제1 배선 구조체(120)와 제2 배선 구조체(220)는 서로 접할 수 있다. 예를 들면, 제1 배선 구조체(120)의 제1 배선 절연층(126)과 제2 배선 구조체(220)의 제2 배선 절연층(226)은 직접 접할 수 있다.
하부 반도체 칩(LC)은 제2 반도체 기판(200)을 관통하는 복수의 관통 전극(240)을 가질 수 있다. 관통 전극(240)은 제2 반도체 기판(200)의 제3 면(202)과 제4 면(204) 사이에서 연장될 수 있다. 관통 전극(240)의 적어도 일부는 기둥 형상일 수 있다.
관통 전극(240)은 제2 반도체 기판(200)을 관통하는 도전성 플러그와 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 상기 도전성 플러그는 예를 들면, Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 도전성 배리어막은 예를 들면, W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 기판(200)과 관통 전극(240) 사이에는 비아 절연막이 개재되어 관통 전극(240)의 측벽을 포위할 수 있다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 상기 비아 절연막은 예를 들면, O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(High Aspect Ratio Process) 산화막으로 이루어질 수 있다.
도 1a에는 관통 전극(240)의 일단이 제2 배선 구조체(220)의 제2 배선층(222)과 연결되는 비아-미들(Via-middle) 구조인 것으로 개시되었으나, 이에 한정되지 않으며, 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다.
관통 전극(240)은 일단으로부터 타단까지 제2 반도체 기판(200)을 관통하여, 관통 전극(240)의 타단은 제2 반도체 기판(200)의 제4 면(204)에 노출될 수 있다. 일부 실시 예에서, 관통 전극(240)은 타단이 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 형상을 가질 수 있다. 관통 전극(240)의 타단은 재배선 구조체(400)의 재배선 패턴(420)과 연결될 수 있다.
상부 반도체 칩(UC)과 하부 반도체 칩(LC) 사이에는 복수의 결합 패드(300)가 개재될 수 있다. 복수의 결합 패드(300)는 상부 반도체 칩(UC)과 하부 반도체 칩(LC)을 전기적으로 연결할 수 있다. 상부 반도체 칩(UC)은 결합 패드(300), 제2 배선 구조체(220)의 제2 배선층(222)과 제2 비아 플러그(224), 및 관통 전극(240)을 통하여 재배선 구조체(400)의 재배선 패턴(420)과 전기적으로 연결될 수 있다.
복수의 결합 패드(300) 각각의 상면에는 제1 비아 플러그(124)가 연결될 수 있고, 하면에는 제2 비아 플러그(224)가 연결될 수 있다. 복수의 결합 패드(300)는 제1 배선 절연층(126) 및 제2 배선 절연층(226)에 의하여 포위될 수 있다. 복수의 결합 패드(300) 각각의 일부분은 제1 배선 절연층(126) 내에 매립되고, 나머지 부분은 제2 배선 절연층(226) 내에 매립될 수 있다. 예를 들면, 복수의 결합 패드(300) 각각의 상측 부분 중 제1 비아 플러그(124)가 연결되는 상면의 일부분을 제외한 나머지 부분은 제1 배선 절연층(126)에 의하여 감싸질 수 있고, 하측 부분 중 제2 비아 플러그(224)가 연결되는 하면의 일부분을 제외한 나머지 부분은 제2 배선 절연층(126)에 의하여 감싸질 수 있다.
재배선 구조체(400)는 적어도 하나의 재배선 절연층(410), 및 복수의 재배선 패턴(420)을 포함할 수 있다. 복수의 재배선 패턴(420)은 복수의 재배선 라인 패턴(422), 및 복수의 재배선 비아(424)로 이루어질 수 있다. 일부 실시 예에서, 재배선 구조체(400)는 적층된 복수개의 재배선 절연층(410)을 포함할 수 있다. 재배선 절연층(410)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 복수의 재배선 라인 패턴(422), 및 복수의 재배선 비아(424)로 이루어지는 복수의 재배선 패턴(420)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 재배선 패턴(420)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 재배선 라인 패턴(422)은 재배선 절연층(410)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 재배선 비아(424)는 적어도 하나의 재배선 절연층(410)을 관통하여 복수의 재배선 라인 패턴(422) 중 일부와 각각 접하여 연결될 수 있다.
일부 실시 예에서, 복수의 재배선 비아(424)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 재배선 비아(424)는 하부 반도체 칩(LC)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
일부 실시 예에서, 복수의 재배선 라인 패턴(422) 중 적어도 일부개는 복수의 재배선 비아(424) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 재배선 비아(424)는, 재배선 비아(424)의 상면과 하면 중 수평 폭이 넓은 면과 접하는 재배선 라인 패턴(422)과 함께 형성되어 일체를 이를 수 있다. 예를 들면, 재배선 라인 패턴(422)과 재배선 라인 패턴(422)의 상면과 접하는 재배선 비아(424)는 일체를 이룰 수 있다.
복수의 재배선 라인 패턴(422) 중 재배선 구조체(400)의 상면에 배치되는 일부개는 재배선 상면 패드라 호칭할 수 있고, 재배선 구조체(400)의 하면에 배치되는 일부개는 재배선 하면 패드라 호칭할 수 있다. 상기 재배선 상면 패드에는 하부 반도체 칩(LC)의 관통 전극(240)이 연결될 수 있고, 상기 재배선 하면 패드에는 외부 연결 단자(500)가 부착될 수 있다. 외부 연결 단자(500)는 반도체 패키지(1)를 외부와 연결할 수 있다. 일부 실시 예에서 외부 연결 단자(500)는 범프, 솔더볼 등일 수 있다.
재배선 구조체(400)와 하부 반도체 칩(LC) 사이에는 충전 절연층(250)이 개재될 수 있다. 일부 실시 예에서, 충전 절연층(250)은, 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각의 적어도 일부분과는 다른 물질로 이루어질 수 있다. 예를 들면, 충전 절연층(250)은 실리콘 산화물로 이루어질 수 있고, 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각의 적어도 일부분은 실리콘 질화물(SiN), 실리콘 옥시 질화막(SiON), 실리콘 탄질화막(SiCN), 실리콘 옥시 탄화막(SiOC), 고분자물질, 및 실리콘 산화물보다 유전율이 낮은 절연물질 중 적어도 하나를 포함할 수 있다.
하부 반도체 칩(LC)의 수평 폭 및 수평 면적은, 상부 반도체 칩(UC)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 도 1c에 보인 것과 같이 평면적으로 볼 때(top view), 하부 반도체 칩(LC)의 가장자리는, 상부 반도체 칩(UC)의 가장자리와 이격되어 상부 반도체 칩(UC)의 가장자리보다 내측에 위치할 수 있다. 평면적으로 볼 때(top view), 하부 반도체 칩(LC)의 가장자리는, 상부 반도체 칩(UC)의 가장자리와 수평 방향으로 제1 폭(W1)을 가지고 이격될 수 있다. 제1 폭(W1)은 약 10㎛ 이상의 값을 가질 수 있다. 제1 폭(W1)은 하부 반도체 칩(LC) 및 상부 반도체 칩(UC) 각각의 4개의 가장자리 중 서로 대응되는 가장자리들 사이에 따라서 다른 값을 가질 수도 있다. 예를 들면, 도 1c에서 볼 때, 하부 반도체 칩(LC) 및 상부 반도체 칩(UC) 각각의 상측 가장자리들 사이의 이격 거리, 하측 가장자리들 사이의 이격 거리, 좌측 가장자리들 사이의 이격 거리, 및 우측 가장자리들 사이의 이격 거리 중 적어도 하나는 다른 값을 가질 수 있다.
하부 반도체 칩(LC)의 제2 반도체 기판(200)의 수평 폭 및 수평 면적은, 하부 반도체 칩(LC)의 제2 배선 구조체(220)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 하부 반도체 칩(LC)의 가장자리는 제2 배선 구조체(220)의 가장자리일 수 있다. 따라서 하부 반도체 칩(LC)은 제2 반도체 기판(200)과 제2 배선 구조체(220)의 경계에서 단차를 가지는 계단 형상을 가질 수 있다.
도 1c에 보인 것과 같이 평면적으로 볼 때(top view), 제2 반도체 기판(200)의 가장자리는, 제2 배선 구조체(220)의 가장자리와 이격되어 제2 배선 구조체(220)의 가장자리보다 내측에 위치할 수 있다. 평면적으로 볼 때(top view), 제2 배선 구조체(220)의 가장자리는, 상부 반도체 칩(UC)의 가장자리 및 제2 반도체 기판(200)의 가장자리 각각과 이격되며 상부 반도체 칩(UC)의 가장자리 및 제2 반도체 기판(200)의 가장자리 사이를 따라서 연장될 수 있다. 와 이격되어평면적으로 볼 때(top view), 제2 반도체 기판(200)의 가장자리는, 제2 배선 구조체(220)의 가장자리와 수평 방향으로 제2 폭(W2)을 가지고 이격될 수 있다. 제2 폭(W2)은 약 15㎛ 내지 약 45㎛의 값을 가질 수 있다. 제2 폭(W2)은 제2 반도체 기판(200) 및 제2 배선 구조체(220) 각각의 4개의 가장자리 중 서로 대응되는 가장자리들 사이에서 대체로 동일한 값을 가질 수도 있다. 예를 들면, 도 1c에서 볼 때, 제2 반도체 기판(200) 및 제2 배선 구조체(220) 각각의 상측 가장자리들 사이의 이격 거리, 하측 가장자리들 사이의 이격 거리, 좌측 가장자리들 사이의 이격 거리, 및 우측 가장자리들 사이의 이격 거리는 대체로 동일한 값을 가질 수 있다. 즉, 제2 반도체 기판(200)과 제2 배선 구조체(220) 각각의 가장자리는 전체가 대체로 동일한 값을 가지며 수평 방향으로 이격될 수 있다. 예를 들면, 제2 배선 구조체(220)의 수평 폭은, 제2 반도체 기판(200)의 수평 폭보다 제2 폭(W2)의 2배만큼 큰 값을 가질 수 있다.
제2 배선 구조체(220)는 제1 두께(T1)를 가질 수 있고, 제2 반도체 기판(200)은 제2 두께(T2)를 가질 수 있다. 일부 실시 예에서, 제1 두께(T1)는 약 5㎛ 내지 약 15㎛의 값을 가질 수 있고, 제2 두께(T2)는 약 5㎛ 내지 약 15㎛의 값을 가질 수 있다. 일부 실시 예에서, 제1 두께(T1)와 제2 두께(T2)는 대체로 동일한 값을 가질 수 있다. 제2 두께(T2)는 제2 폭(W2)보다 작은 값을 가질 수 있다. 예를 들면, 제2 폭(W2)은 제2 두께(T2)보다 약 2배 내지 약 4배 큰 값을 가질 수 있다.
후술하겠으나, 제2 폭(W2)은 제2 반도체 기판(200)의 두께를 얇게 하는 과정에서 제2 반도체 기판(200)의 폭이 함께 감소되어 생성되는 것으로, 하부 반도체 칩(LC)은 대략 제2 폭(W2)만큼 두께가 감소되어, 반도체 패키지(1)에 포함될 수 있다.
충전 절연층(250)은 상부 반도체 칩(UC)과 재배선 구조체(400) 사이에 개재되며, 하부 반도체 칩(LC)의 주위를 포위할 수 있다. 예를 들면, 충전 절연층(250)은 하부 반도체 칩(LC)의 제2 반도체 기판(200)의 측면 및 제2 배선 구조체(220)의 측면을 덮을 수 있다. 일부 실시 예에서, 충전 절연층(250)은 하부 반도체 칩(LC)과 재배선 구조체(400) 사이에도 더 개재되어, 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 관통 전극(240)의 부분의 주위를 포위할 수 있다.
충전 절연층(250)의 상면과 하부 반도체 칩(LC)의 상면, 즉 제2 배선 구조물(220)의 상면은 동일 수직 레벨에 위치하여 동일 평면(coplanar)을 이룰 수 있고, 충전 절연층(250)의 하면과 관통 전극(240)의 타단은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다.
일부 실시 예에서, 상부 반도체 칩(UC)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 구조체(400)의 가장자리 각각은 수직 방향으로 서로 정렬될 수 있다. 즉, 제1 반도체 기판(100)의 가장자리, 제1 배선 절연층(126)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 절연층(410)의 가장자리 각각은 수직 방향으로 서로 정렬될 수 있다.
제2 배선 구조체(220)의 가장자리, 즉 제2 배선 절연층(226)과 제2 반도체 기판(200)의 가장자리는 수직 방향으로 서로 정렬되지 않고, 제2 반도체 기판(200)의 가장자리가 제2 배선 절연층(226)의 가장자리보다 내측에 위치할 수 있다. 제2 배선 구조체(220)의 가장자리와 제2 반도체 기판(200)의 가장자리는, 상부 반도체 칩(UC)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 구조체(400)의 가장자리와 수직 방향으로 서로 정렬되지 않고, 제2 배선 구조체(220)의 가장자리와 제2 반도체 기판(200)의 가장자리가, 상부 반도체 칩(UC)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 구조체(400)의 가장자리보다 내측에 위치할 수 있다.
본 발명에 따른 반도체 패키지(1)는 상부 반도체 칩(UC)과 하부 반도체 칩(LC)을 포함하는 복수의 반도체 칩이 적층되어 다기능화 및 대용량화에 대응할 수 있고, 하부 반도체 칩(LC)을 상대적으로 얇게 만들어서 소형화에 대응할 수 있고, 또한 하부 반도체 칩(LC)의 주위를 포위하는 충전 절연층(250)을 가지므로, 구조적인 신뢰성을 가질 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 2a 내지 도 2h는 도 1a 내지 도 1c에 보인 반도체 패키지의 제조 방법을 나타내는 단면도들로, 도 2에서 도 1a 내지 도 1c와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 2a를 참조하면, 제1 반도체 기판(100) 및 제1 배선 구조체(120)를 가지는 웨이퍼 구조물(WF)을 준비한다. 제1 반도체 기판(100)은 활성면인 제1 면(102)과 제1 면(102)에 반대되는 비활성면인 제2 면(104)을 가질 수 있다. 제1 배선 구조체(120)는 제1 반도체 기판(100)의 제1 면(102) 상에 형성될 수 있다.
웨이퍼 구조물(WF)은 접착 필름(도시 생략)을 사이에 두고 캐리어 기판(도시 생략) 상에 부착될 수 있다. 상기 캐리어 기판은 반도체 기판, 유리 기판, 세라믹 기판, 플라스틱 기판 등일 수 있다. 상기 접착 필름은 NCF(Non Conductive Film), ACF(Anisotropic Conductive Film), 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non Conductive Paste) 등으로 이루어질 수 있다.
웨이퍼 구조물(WF)은, 제1 반도체 기판(100)의 제1 면(102)에 도 1a 내지 도 1c에 보인 상부 반도체 칩(UC)이 가지는 제1 반도체 소자(110)를 복수개 포함할 수 있다. 복수개의 제1 반도체 소자(110)를 포함하는 웨이퍼 구조물(WF)은, 후속 공정에서 소잉(sawing) 공정을 통하여 분리되어, 각각 제1 반도체 소자(110)를 가지는 복수의 상부 반도체 칩(UC)이 될 수 있다.
웨이퍼 구조물(WF)은 복수의 제1 전면 연결 패드(130)를 포함할 수 있다. 복수의 제1 전면 연결 패드(130)는 제1 배선 구조체(120)의 제1 배선층(122), 및 제1 비아 플러그(124)와 전기적으로 연결될 수 있다. 복수의 제1 전면 연결 패드(130)는 예를 들면, Cu를 포함하는 물질로 이루어질 수 있다. 복수의 제1 전면 연결 패드(130)의 측면은 제1 배선 절연층(126)에 의하여 감싸질 수 있다. 예를 들면, 복수의 제1 전면 연결 패드(130)는 제1 배선 구조체(120)의 제1 배선 절연층(126)에 적어도 일부분이 매립되며, 복수의 제1 전면 연결 패드(130)의 상면이 제1 배선 절연층(126)에 의하여 덮이지 않고 노출될 수 있다.
일부 실시 예에서, 복수의 제1 전면 연결 패드(130)의 상면과 제1 배선 절연층(126)의 상면은 동일 평면상에 위치할 수 있다. 다른 일부 실시 예에서, 복수의 제1 전면 연결 패드(130)의 상면은 제1 배선 절연층(126)의 상면에 대하여 볼록하게 돌출될 수 있다. 다른 일부 실시 예에서, 복수의 제1 전면 연결 패드(130)의 상면은 제1 배선 절연층(126)의 상면에 대하여 오목하게 함몰될 수 있다.
도 2b를 참조하면, 웨이퍼 구조물(WF) 상에 복수의 하부 반도체 칩(LC)을 부착한다. 복수의 하부 반도체 칩(LC)은 복수개의 제1 반도체 소자(110)에 대응하여 웨이퍼 구조물(WF) 상에 서로 이격되며 부착될 수 있다. 복수의 하부 반도체 칩(LC) 각각은, 도 1a 내지 도 1c에 보인 복수의 하부 반도체 칩(LC)이 가지는 제2 반도체 기판(200) 대신에 예비 반도체 기판(200P)을 가질 수 있다. 예비 반도체 기판(200P)은 후속 공정에서 일부분이 제거되어 도 1a 내지 도 1c에 보인 제2 반도체 기판(200)이 될 수 있다. 즉, 도 1a 내지 도 1c에 보인 제2 반도체 기판(200)은 예비 반도체 기판(200P)의 일부분일 수 있다. 예비 반도체 기판(200P)은 활성면인 제3 면(202)과 제3 면(202)에 반대되는 비활성면인 제5 면(204P)을 가질 수 있다.
하부 반도체 칩(LC)은 예비 반도체 기판(200P) 및 예비 반도체 기판(200P)의 하면에 부착된 배치되는 제2 배선 구조체(220)를 포함할 수 있다. 예비 반도체 기판(200P)의 가장자리와 제2 배선 구조체(220)의 가장자리는 수직 방향으로 서로 정렬될 수 있다. 하부 반도체 칩(LC)은 제2 배선 구조체(220)의 제2 배선층(222)과 연결되는 일단을 각각 가지는 복수의 관통 전극(240)을 포함할 수 있다. 복수의 관통 전극(240)은 예비 반도체 기판(200P) 내에 매립될 수 있다.
제2 배선 구조체(220)는 제1 두께(T1)를 가질 수 있고, 예비 반도체 기판(200P)은 초기 두께(TD)를 가질 수 있다. 초기 두께(TD)는 도 1a 내지 도 1c에서 설명한 제2 두께(T2)보다 큰 값을 가질 수 있다. 예를 들면, 초기 두께(TD)는 약 40㎛ 내지 약 80㎛의 값을 가질 수 있다. 예비 반도체 기판(200P)의 수평 폭은 도 1a 내지 도 1c에 보인 제2 반도체 기판(200)의 수평 폭보다 큰 값을 가질 수 있다. 예를 들면, 예비 반도체 기판(200P)의 수평 폭은, 도 1a 내지 도 1c에 보인 제2 반도체 기판(200)의 수평 폭보다 제2 폭(W2)의 2배만큼 큰 값을 가질 수 있다.
하부 반도체 칩(LC)은 복수의 제2 전면 연결 패드(230)를 더 포함할 수 있다. 복수의 제2 전면 연결 패드(230)는 제2 배선 구조체(220)의 제2 배선층(222), 및 제2 비아 플러그(224)와 전기적으로 연결될 수 있다. 복수의 제2 전면 연결 패드(230)는 예를 들면, Cu를 포함하는 물질로 이루어질 수 있다. 복수의 제2 전면 연결 패드(230)의 측면은 제2 배선 절연층(226)에 의하여 감싸질 수 있다. 예를 들면, 복수의 제2 전면 연결 패드(230)는 제2 배선 구조체(220)의 제2 배선 절연층(226)에 적어도 일부분이 매립되며, 복수의 제2 전면 연결 패드(230)의 하면이 제2 배선 절연층(226)에 의하여 덮이지 않고 노출될 수 있다.
일부 실시 예에서, 복수의 제2 전면 연결 패드(230)의 하면과 제2 배선 절연층(226)의 하면은 동일 평면상에 위치할 수 있다. 다른 일부 실시 예에서, 복수의 제2 전면 연결 패드(230)의 하면은 제2 배선 절연층(226)의 하면에 대하여 볼록하게 돌출될 수 있다. 다른 일부 실시 예에서, 복수의 제2 전면 연결 패드(230)의 상면은 제2 배선 절연층(226)의 상면에 대하여 오목하게 함몰될 수 있다.
복수의 하부 반도체 칩(LC)은, 복수의 제2 전면 연결 패드(230)와 복수의 제1 전면 연결 패드(130)가 서로 대응되도록, 웨이퍼 구조물(WF) 상에 부착될 수 있다.
일부 실시 예에서, 복수의 하부 반도체 칩(LC)을 웨이퍼 구조물(WF) 상에 부착하기 전에, 웨이퍼 구조물(WF) 상에 정제수(DI water)가 도포될 수 있다. 정제수가 도포된 제1 배선 절연층(126)의 상면에는 수산화 이온(OH-)이 형성될 수 있다. 정제수가 도포된 웨이퍼 구조물(WF) 상에 복수의 하부 반도체 칩(LC)을 부착하면, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 수산화 이온(OH-)에 의하여 서로 접합될 수 있다. 예를 들면, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 공유 결합을 이루며 접합될 수 있다.
일부 실시 예에서, 복수의 하부 반도체 칩(LC)을 웨이퍼 구조물(WF) 상에 부착하는 과정에서, 열 및/또는 압력을 가하여, 제1 배선 절연층(126)과 제2 배선 절연층(226)이 서로 접합되도록 할 수 있다. 예를 들어, 복수의 하부 반도체 칩(LC)을 웨이퍼 구조물(WF) 상에 부착하는 과정에서, 제1 온도의 열을 가할 수 있다.
도 2b 및 도 2c를 함께 참조하면, 서로 대응되는 복수의 제1 전면 연결 패드(130)와 복수의 제2 전면 연결 패드(230)를 결합하여 복수의 결합 패드(300)를 형성한다. 복수의 결합 패드(300)는, 서로 대응되는 복수의 제1 전면 연결 패드(130)와 복수의 제2 전면 연결 패드(230)를 결합하는 하이브리드 본딩(hybrid bonding) 공정에 의하여 형성할 수 있다. 여 복수의 결합 패드(300)는 상기 제1 온도보다 높은 제2 온도의 열을 가하여, 서로 대응되는 복수의 제1 전면 연결 패드(130)와 복수의 제2 전면 연결 패드(230)가 결합되도록 하여 형성할 수 있다. 서로 대응되는 복수의 제1 전면 연결 패드(130)와 복수의 제2 전면 연결 패드(230)는 열에 의하여 확장(expansion)하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)된 복수의 결합 패드(300)가 될 수 있다.
복수의 결합 패드(300) 각각의 상면에는 제2 비아 플러그(224)가 연결될 수 있고, 하면에는 제1 비아 플러그(124)가 연결될 수 있다. 복수의 결합 패드(300)는 제1 배선 절연층(126) 및 제2 배선 절연층(226)에 의하여 포위될 수 있다. 예를 들면, 복수의 결합 패드(300) 각각의 하측 부분 중 제1 비아 플러그(124)가 연결되는 하면의 일부분을 제외한 나머지 부분은 제1 배선 절연층(126)에 의하여 감싸질 수 있고, 상측 부분 중 제2 비아 플러그(224)가 연결되는 상면의 일부분을 제외한 나머지 부분은 제2 배선 절연층(126)에 의하여 감싸질 수 있다.
도 2c 및 도 2d를 함께 참조하면, 예비 반도체 기판(200P)의 일부분을 제거하여 제2 반도체 기판(200)을 형성한다. 예비 반도체 기판(200P)의 일부분을 제거하여 제2 반도체 기판의 비활성면인 제4 면(204)이 형성될 수 있다. 제2 반도체 기판(200)을 예비 반도체 기판(200P)을 등방성 식각을 수행하여 형성할 수 있다. 일부 실시 예에서, 제2 반도체 기판(200)은, 예비 반도체 기판(200P)을 선택적으로 제거할 수 있는 식각 가스를 이용한 식각 공정을 수행하여 형성할 수 있다. 예를 들면, 제2 반도체 기판(200)은, 실리콘(Si)을 선택적으로 제거할 수 있는 식각 가스를 이용한 식각 공정을 수행하여 형성할 수 있다.
예비 반도체 기판(200P)의 일부분을 제거하여 제2 반도체 기판(200)을 형성하는 과정에서, 제2 배선 구조체(220) 및 제1 배선 구조체(120)는 제거되지 않을 수 있고, 제1 반도체 기판(100)은 제1 배선 구조체(120)에 의하여 덮여 있어서, 제거되지 않을 수 있다.
예비 반도체 기판(200P)의 일부분을 제거하여, 복수의 관통 전극(240)은 각각의 타단이 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되어 노출될 수 있다
제2 반도체 기판(200)은 예비 반도체 기판(200P)의 제5 면(204P)으로부터 제거 두께(RD)만큼의 부분, 및 측면으로부터 제2 폭(W2)만큼의 부분을 제거하여, 제2 두께(T2)를 가지도록 형성할 수 있다. 제2 폭(W2)은 제거 폭이라 호칭할 수도 있다. 예를 들면, 제2 반도체 기판(200)의 수평 폭은, 배선 구조체(220)의 수평 폭보다 제2 폭(W2)의 2배만큼 작은 값을 가질 수 있다. 제2 두께(T2)는 제2 폭(W2)보다 작은 값을 가질 수 있다. 제거 두께(RD)는 약 15㎛ 내지 약 45㎛의 값을 가질 수 있다. 제2 두께(T2)는 약 5㎛ 내지 약 15㎛의 값을 가질 수 있다. 일부 실시 예에서, 제거 두께(RD)와 제2 폭(W2)은 실질적으로 동일한 값을 가질 수 있다.
도 2e를 참조하면, 웨이퍼 구조물(WF) 상에서 복수의 하부 반도체 칩(LC)을 덮는 예비 충전 절연층(250P)을 형성한다. 예비 충전 절연층(250P)은 웨이퍼 구조물(WF) 상에서 복수의 하부 반도체 칩(LC) 사이의 공간을 채우며, 복수의 하부 반도체 칩(LC)을 덮을 수 있다. 예비 충전 절연층(250P)은, 하부 반도체 칩(LC)의 두께, 즉, 제1 두께(T1)와 제2 두께(T2)의 합보다 큰 값의 두께를 가지도록 형성될 수 있다. 일부 실시 예에서, 예비 충전 절연층(250P)은 CVD 공정을 통하여 형성할 수 있다.
일부 실시 예에서, 예비 충전 절연층(250P)은, 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각의 적어도 일부분과는 다른 물질로 이루어질 수 있다. 예를 들면, 충전 절연층(250)은 실리콘 산화물로 이루어질 수 있고, 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각의 적어도 일부분은 실리콘 질화물(SiN), 실리콘 옥시 질화막(SiON), 실리콘 탄질화막(SiCN), 실리콘 옥시 탄화막(SiOC), 고분자물질, 및 실리콘 산화물보다 유전율이 낮은 절연물질 중 적어도 하나를 포함할 수 있다.
도 2e 및 도 2f를 함께 참조하면, 복수의 관통 전극(240)이 노출될 때까지 예비 충전 절연층(250P)의 일부분을 제거하여, 충전 절연층(250)을 형성한다. 충전 절연층(250)은, 복수의 관통 전극(240)의 타단이 노출될 때까지 예비 충전 절연층(250P)의 상측 일부분을 제거하여 형성할 수 있다.
일부 실시 예에서, 충전 절연층(250)은 CMP 공정을 수행하여 예비 충전 절연층(250P)의 상측 일부분을 제거하여 형성할 수 있다. 충전 절연층(250)의 상면과 관통 전극(240)의 타단은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다. 충전 절연층(250)은, 하부 반도체 칩(LC)의 제4 면(204)을 덮으며 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 관통 전극(240)의 부분의 주위를 포위할 수 있다.
도 2g를 참조하면, 충전 절연층(250) 상에 재배선 구조체(400)를 형성한다. 재배선 구조체(400)는 적어도 하나의 재배선 절연층(410), 및 복수의 재배선 패턴(420)을 포함할 수 있다. 복수의 재배선 패턴(420)은 복수의 재배선 라인 패턴(422), 및 복수의 재배선 비아(424)로 이루어질 수 있다.
일부 실시 예에서, 재배선 구조체(400)는 적층된 복수개의 재배선 절연층(410)을 포함하도록 형성할 수 있다. 예를 들면, 복수의 재배선 절연층(410) 중 하나와 복수의 재배선 패턴(420) 중 일부분을 반복적으로 형성하여, 재배선 구조체(400)를 형성할 수 있다.
복수의 재배선 라인 패턴(422)은 재배선 절연층(410)의 상면 및 하면 중 적어도 일면에 배치되도록 형성될 수 있고, 복수의 재배선 비아(424)는 적어도 하나의 재배선 절연층(410)을 관통하여 복수의 재배선 라인 패턴(422) 중 일부와 각각 접하여 연결되도록 형성할 수 있다.
일부 실시 예에서, 복수의 재배선 비아(424)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지도록 형성할 수 있다. 즉, 복수의 재배선 비아(424)는 하부 반도체 칩(LC)으로부터 멀어지면서 수평 폭이 넓어지도록 형성할 수 있다.
일부 실시 예에서, 복수의 재배선 라인 패턴(422) 중 적어도 일부개는 복수의 재배선 비아(424) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 재배선 비아(424)는, 재배선 비아(424)의 상면과 하면 중 수평 폭이 넓은 면과 접하는 재배선 라인 패턴(422)과 함께 형성되어 일체를 이를 수 있다. 예를 들면, 재배선 라인 패턴(422)과 재배선 라인 패턴(422)의 하면과 접하는 재배선 비아(424)는 일체를 이룰 수 있다.
복수의 재배선 라인 패턴(422) 중 재배선 상면 패드는, 하부 반도체 칩(LC)의 관통 전극(240)과 연결되도록 형성될 수 있다.
도 2h를 함께 참조하면, 복수의 재배선 라인 패턴(422) 중 재배선 하면 패드에 외부 연결 단자(500)를 부착한다. 일부 실시 예에서 외부 연결 단자(500)는 범프, 솔더볼 등으로 형성될 수 있다. 이후 복수개의 제1 반도체 소자(110)를 포함하는 웨이퍼 구조체(WF)가, 각각 제1 반도체 소자(110)를 가지는 복수개의 상부 반도체 칩(UC)으로 분리되도록, 웨이퍼 구조물(WF)이 포함하는 제1 반도체 기판(100)과 제1 배선 구조체(120), 충전 절연층(250), 그리고 재배선 구조체(400)에 대하여 소잉 공정을 수행하여, 복수의 반도체 패키지(1)를 형성한다.
본 발명에 따른 반도체 패키지(1)의 제조 방법은, 상부 반도체 칩(UC)과 하부 반도체 칩(LC)을 포함하는 복수의 반도체 칩이 적층되도록 형성하여, 반도체 패키지(1)의 다기능화 및 대용량화에 대응할 수 있고, 하부 반도체 칩(LC)을 상대적으로 얇게 만들어서 반도체 패키지(1)의 소형화에 대응할 수 있고, 또한 하부 반도체 칩(LC)의 주위를 포위하는 충전 절연층(250)을 가지므로, 반도체 패키지(1)가 구조적인 신뢰성을 가지도록 할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 3에서, 도 1a 내지 도 1c와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 3을 참조하면, 반도체 패키지(2)는 하부 반도체 칩(LC), 및 하부 반도체 칩(LC) 상에 적층되는 상부 반도체 칩(UC)을 포함한다. 도 3에 보인 반도체 패키지(2)는, 도 1a 내지 도 1c에 보인 반도체 패키지(1)가 가지는 재배선 구조체(400)를 포함하지 않을 수 있다.
상부 반도체 칩(UC)은 제1 반도체 기판(100) 및 제1 반도체 기판(100) 상에 배치되는 제1 배선 구조체(120)를 포함할 수 있다. 하부 반도체 칩(LC)은 제2 반도체 기판(200) 및 제2 반도체 기판(200) 상에 배치되는 제2 배선 구조체(220)를 포함할 수 있다.
예를 들면, 제1 반도체 기판(100)의 제1 면(102)에는 제1 반도체 소자(110)가 배치되고, 제1 반도체 기판(100)의 제1 면(102) 상에는 제1 배선 구조체(120)가 배치될 수 있다. 예를 들면, 제2 반도체 기판(200)의 제3 면(202)에는 제2 반도체 소자(210)가 배치되고, 제2 반도체 기판(200)의 제3 면(202) 상에는 제2 배선 구조체(220)가 배치될 수 있다.
제1 배선 구조체(120)는 복수의 제1 배선층(122), 복수의 제1 비아 플러그(124), 그리고 복수의 제1 배선층(122) 및 복수의 제1 비아 플러그(124)를 감싸는 제1 배선 절연층(126)을 포함할 수 있다. 제2 배선 구조체(220)는 복수의 제2 배선층(222), 복수의 제2 비아 플러그(224), 그리고 복수의 제2 배선층(222) 및 복수의 제2 비아 플러그(224)를 감싸는 제2 배선 절연층(226)을 포함할 수 있다.
상부 반도체 칩(UC)은, 제1 활성면과 제2 활성면, 즉 제1 면(102)과 제3 면(202)이 서로 마주보고, 제1 비활성면과 제2 비활성면, 즉 제2 면(104)과 제4 면(204)이 서로 반대되도록, 하부 반도체 칩(LC) 상에 적층될 수 있다. 상부 반도체 칩(UC)은, 상부 반도체 칩(UC)의 제1 배선 구조체(120)와 하부 반도체 칩(LC)의 제2 배선 구조체(220)가 마주 보며, 하부 반도체 칩(LC) 상에 적층될 수 있다. 제1 배선 구조체(120)와 제2 배선 구조체(220)는 서로 접할 수 있다.
하부 반도체 칩(LC)은 제2 반도체 기판(200)을 관통하는 복수의 관통 전극(240)을 가질 수 있다. 관통 전극(240)은 제2 반도체 기판(200)의 제3 면(202)과 제4 면(204) 사이에서 연장될 수 있다. 관통 전극(240)의 적어도 일부는 기둥 형상일 수 있다. 일부 실시 예에서, 관통 전극(240)의 일단은 제2 배선 구조체(220)의 제2 배선층(222)과 연결될 수 있다. 관통 전극(240)은 일단으로부터 타단까지 제2 반도체 기판(200)을 관통하여, 관통 전극(240)의 타단은 제2 반도체 기판(200)의 제4 면(204)에 노출될 수 있다. 일부 실시 예에서, 관통 전극(240)은 타단이 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 형상을 가질 수 있다.
상부 반도체 칩(UC)과 하부 반도체 칩(LC) 사이에는 복수의 결합 패드(300)가 개재될 수 있다. 복수의 결합 패드(300)는 상부 반도체 칩(UC)과 하부 반도체 칩(LC)을 전기적으로 연결할 수 있다. 상부 반도체 칩(UC)은 결합 패드(300), 제2 배선 구조체(220)의 제2 배선층(222)과 제2 비아 플러그(224), 및 관통 전극(240)을 통하여 재배선 구조체(400)의 재배선 패턴(420)과 전기적으로 연결될 수 있다.
복수의 결합 패드(300) 각각의 상면에는 제1 비아 플러그(124)가 연결될 수 있고, 하면에는 제2 비아 플러그(224)가 연결될 수 있다. 복수의 결합 패드(300)는 제1 배선 절연층(126) 및 제2 배선 절연층(226)에 의하여 포위될 수 있다. 예를 들면, 복수의 결합 패드(300) 각각의 상측 부분 중 제1 비아 플러그(124)가 연결되는 상면의 일부분을 제외한 나머지 부분은 제1 배선 절연층(126)에 의하여 감싸질 수 있고, 하측 부분 중 제2 비아 플러그(224)가 연결되는 하면의 일부분을 제외한 나머지 부분은 제2 배선 절연층(126)에 의하여 감싸질 수 있다.
하부 반도체 칩(LC)의 수평 폭 및 수평 면적은, 상부 반도체 칩(UC)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 하부 반도체 칩(LC)의 제2 반도체 기판(200)의 수평 폭 및 수평 면적은, 하부 반도체 칩(LC)의 제2 배선 구조체(220)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 하부 반도체 칩(LC)의 가장자리는 제2 배선 구조체(220)의 가장자리일 수 있다. 따라서 하부 반도체 칩(LC)은 제2 반도체 기판(200)과 제2 배선 구조체(220)의 경계에서 단차를 가지는 계단 형상을 가질 수 있다.
충전 절연층(250)은 하부 반도체 칩(LC)의 주위를 포위하며 하부 반도체 칩(LC)의 하면을 덮을 수 있다. 충전 절연층(250)은 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 관통 전극(240)의 부분의 주위를 포위할 수 있다. 하부 반도체 칩(LC)은 충전 절연층(250)과 상부 반도체 칩(UC) 사이에 개재될 수 있다. 일부 실시 예에서, 충전 절연층(250)은, 제1 배선 절연층(126) 및 제2 배선 절연층(226) 각각의 적어도 일부분과는 다른 물질로 이루어질 수 있다.
충전 절연층(250)의 상면과 하부 반도체 칩(LC)의 상면, 즉 제2 배선 구조물(220)의 상면은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있고, 충전 절연층(250)의 하면과 관통 전극(240)의 타단은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다.
일부 실시 예에서, 상부 반도체 칩(UC)의 가장자리, 및 충전 절연층(250)의 가장자리는 수직 방향으로 서로 정렬될 수 있다. 즉, 제1 반도체 기판(100)의 가장자리, 제1 배선 절연층(126)의 가장자리, 및 충전 절연층(250)의 가장자리 각각은 수직 방향으로 서로 정렬될 수 있다.
제2 배선 구조체(220)의 가장자리, 즉 제2 배선 절연층(226)과 제2 반도체 기판(200)의 가장자리는 수직 방향으로 서로 정렬되지 않고, 제2 반도체 기판(200)의 가장자리가 제2 배선 절연층(226)의 가장자리보다 내측에 위치할 수 있다. 제2 배선 구조체(220)의 가장자리와 제2 반도체 기판(200)의 가장자리는, 상부 반도체 칩(UC)의 가장자리, 및 충전 절연층(250)의 가장자리의 가장자리와 수직 방향으로 서로 정렬되지 않고, 제2 배선 구조체(220)의 가장자리와 제2 반도체 기판(200)의 가장자리가, 상부 반도체 칩(UC)의 가장자리, 및 충전 절연층(250)의 가장자리보다 내측에 위치할 수 있다.
충전 절연층(250) 및 복수의 관통 전극(240)의 타단 상에는 복수의 외부 연결 패드(450)가 배치될 수 있다. 외부 연결 패드(450)는 도 1a에서 설명한 복수의 재배선 라인 패턴(422) 중 재배선 하면 패드의 기능을 수행할 수 있다. 복수의 외부 연결 패드(450)는 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 외부 연결 패드(450)는 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 외부 연결 패드(450)에는 복수의 외부 연결 단자(500)가 부착될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 4a 및 도 4b는 도 3에 보인 반도체 패키지의 제조 방법을 나타내는 단면도들로, 도 4a 및 도 4b에서 도 3, 및 도 2a 내지 도 2h와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 4a를 참조하면, 도 2f의 결과물 상에서, 충전 절연층(250) 및 복수의 관통 전극(240)의 타단 상에 복수의 외부 연결 패드(450)를 형성한다. 복수의 외부 연결 패드(450)는 서로 대응하는 복수의 관통 전극(240) 상에 배치되도록 형성할 수 있다.
도 4b를 참조하면, 복수의 외부 연결 패드(450)에 복수의 외부 연결 단자(500)를 부착한다. 이후 복수개의 제1 반도체 소자(110)를 포함하는 웨이퍼 구조체(WF)가, 각각 제1 반도체 소자(110)를 가지는 복수개의 상부 반도체 칩(UC)으로 분리되도록, 웨이퍼 구조물(WF)이 포함하는 제1 반도체 기판(100)과 제1 배선 구조체(120), 그리고 충전 절연층(250)에 대하여 소잉 공정을 수행하여, 복수의 반도체 패키지(2)를 형성한다.
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 5에서, 도 1a 내지 도 1c와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 5를 참조하면, 반도체 패키지(3)는 재배선 구조물(400), 재배선 구조물(400) 상에 배치되는 하부 반도체 칩(LC), 및 하부 반도체 칩(LC) 상에 적층되는 상부 반도체 칩(UCa)을 포함한다. 상부 반도체 칩(UCa)은 제1 반도체 칩이라 호칭할 수 있고, 하부 반도체 칩(LC)은 제2 반도체 칩이라 호칭할 수 있다.
상부 반도체 칩(UCa)은 제1 반도체 기판(100) 및 제1 반도체 기판(100) 상에 배치되는 제1 배선 구조체(120)를 포함할 수 있다. 하부 반도체 칩(LC)은 제2 반도체 기판(200) 및 제2 반도체 기판(200) 상에 배치되는 제2 배선 구조체(220)를 포함할 수 있다.
예를 들면, 제1 반도체 기판(100)의 제1 면(102)에는 제1 반도체 소자(110)가 배치되고, 제1 반도체 기판(100)의 제1 면(102) 상에는 제1 배선 구조체(120)가 배치될 수 있다. 예를 들면, 제2 반도체 기판(200)의 제3 면(202)에는 제2 반도체 소자(210)가 배치되고, 제2 반도체 기판(200)의 제3 면(202) 상에는 제2 배선 구조체(220)가 배치될 수 있다.
제1 배선 구조체(120)는 복수의 제1 배선층(122), 복수의 제1 비아 플러그(124), 그리고 복수의 제1 배선층(122) 및 복수의 제1 비아 플러그(124)를 감싸는 제1 배선 절연층(126)을 포함할 수 있다. 제2 배선 구조체(220)는 복수의 제2 배선층(222), 복수의 제2 비아 플러그(224), 그리고 복수의 제2 배선층(222) 및 복수의 제2 비아 플러그(224)를 감싸는 제2 배선 절연층(226)을 포함할 수 있다.
상부 반도체 칩(UCa)은 복수의 비아 연결 패드(132)를 더 포함할 수 있다. 복수의 비아 연결 패드(132)는 제1 배선 구조체(120)의 제1 배선층(122), 및 제1 비아 플러그(124)와 전기적으로 연결될 수 있다. 복수의 비아 연결 패드(132)는 예를 들면, Cu를 포함하는 물질로 이루어질 수 있다. 복수의 비아 연결 패드(132)의 측면은 제1 배선 절연층(126)에 의하여 감싸질 수 있다. 예를 들면, 복수의 비아 연결 패드(132)는 제1 배선 구조체(120)의 제1 배선 절연층(126)에 적어도 일부분이 매립되며, 복수의 비아 연결 패드(132)의 상면이 제1 배선 절연층(126)에 의하여 덮이지 않고 노출될 수 있다. 일부 실시 예에서, 복수의 비아 연결 패드(132)는 상부 반도체 칩(UCa)의 외측에 배치될 수 있다.
일부 실시 예에서, 복수의 비아 연결 패드(132)의 상면과 제1 배선 절연층(126)의 상면은 동일 평면상에 위치할 수 있다. 다른 일부 실시 예에서, 복수의 비아 연결 패드(132)의 상면은 제1 배선 절연층(126)의 상면에 대하여 볼록하게 돌출될 수 있다. 다른 일부 실시 예에서, 복수의 비아 연결 패드(132)의 상면은 제1 배선 절연층(126)의 상면에 대하여 오목하게 함몰될 수 있다.
상부 반도체 칩(UCa)은, 제1 활성면과 제2 활성면, 즉 제1 면(102)과 제3 면(202)이 서로 마주보고, 제1 비활성면과 제2 비활성면, 즉 제2 면(104)과 제4 면(204)이 서로 반대되도록, 하부 반도체 칩(LC) 상에 적층될 수 있다. 상부 반도체 칩(UCa)은, 상부 반도체 칩(UCa)의 제1 배선 구조체(120)와 하부 반도체 칩(LC)의 제2 배선 구조체(220)가 마주 보며, 하부 반도체 칩(LC) 상에 적층될 수 있다. 제1 배선 구조체(120)와 제2 배선 구조체(220)는 서로 접할 수 있다. 예를 들면, 제1 배선 구조체(120)의 제1 배선 절연층(126)과 제2 배선 구조체(220)의 제2 배선 절연층(226)은 직접 접할 수 있다.
하부 반도체 칩(LC)은 제2 반도체 기판(200)을 관통하는 복수의 관통 전극(240)을 가질 수 있다. 관통 전극(240)은 제2 반도체 기판(200)의 제3 면(202)과 제4 면(204) 사이에서 연장될 수 있다. 관통 전극(240)의 적어도 일부는 기둥 형상일 수 있다. 일부 실시 예에서, 관통 전극(240)의 일단은 제2 배선 구조체(220)의 제2 배선층(222)과 연결될 수 있다. 관통 전극(240)은 일단으로부터 타단까지 제2 반도체 기판(200)을 관통하여, 관통 전극(240)의 타단은 제2 반도체 기판(200)의 제4 면(204)에 노출될 수 있다. 일부 실시 예에서, 관통 전극(240)은 타단이 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 형상을 가질 수 있다.
상부 반도체 칩(UCa)과 하부 반도체 칩(LC) 사이에는 복수의 결합 패드(300)가 개재될 수 있다. 복수의 결합 패드(300)는 상부 반도체 칩(UCa)과 하부 반도체 칩(LC)을 전기적으로 연결할 수 있다. 상부 반도체 칩(UCa)은 결합 패드(300), 제2 배선 구조체(220)의 제2 배선층(222)과 제2 비아 플러그(224), 및 관통 전극(240)을 통하여 재배선 구조체(400)의 재배선 패턴(420)과 전기적으로 연결될 수 있다.
복수의 결합 패드(300) 각각의 상면에는 제1 비아 플러그(124)가 연결될 수 있고, 하면에는 제2 비아 플러그(224)가 연결될 수 있다. 복수의 결합 패드(300)는 제1 배선 절연층(126) 및 제2 배선 절연층(226)에 의하여 포위될 수 있다. 예를 들면, 복수의 결합 패드(300) 각각의 상측 부분 중 제1 비아 플러그(124)가 연결되는 상면의 일부분을 제외한 나머지 부분은 제1 배선 절연층(126)에 의하여 감싸질 수 있고, 하측 부분 중 제2 비아 플러그(224)가 연결되는 하면의 일부분을 제외한 나머지 부분은 제2 배선 절연층(126)에 의하여 감싸질 수 있다.
재배선 구조체(400)는 적어도 하나의 재배선 절연층(410), 및 복수의 재배선 패턴(420)을 포함할 수 있다. 복수의 재배선 패턴(420)은 복수의 재배선 라인 패턴(422), 및 복수의 재배선 비아(424)로 이루어질 수 있다. 일부 실시 예에서, 재배선 구조체(400)는 적층된 복수개의 재배선 절연층(410)을 포함할 수 있다.
복수의 재배선 라인 패턴(422)은 재배선 절연층(410)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 재배선 비아(424)는 적어도 하나의 재배선 절연층(410)을 관통하여 복수의 재배선 라인 패턴(422) 중 일부와 각각 접하여 연결될 수 있다.
복수의 재배선 라인 패턴(422) 중 재배선 구조체(400)의 상면에 배치되는 일부개는 재배선 상면 패드라 호칭할 수 있고, 재배선 구조체(400)의 하면에 배치되는 일부개는 재배선 하면 패드라 호칭할 수 있다. 상기 재배선 상면 패드에는 하부 반도체 칩(LC)의 관통 전극(240)이 연결될 수 있고, 상기 재배선 하면 패드에는 외부 연결 단자(500)가 부착될 수 있다. 외부 연결 단자(500)는 반도체 패키지(1)를 외부와 연결할 수 있다. 일부 실시 예에서 외부 연결 단자(500)는 범프, 솔더볼 등일 수 있다.
하부 반도체 칩(LC)의 수평 폭 및 수평 면적은, 상부 반도체 칩(UCa)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 하부 반도체 칩(LC)의 제2 반도체 기판(200)의 수평 폭 및 수평 면적은, 하부 반도체 칩(LC)의 제2 배선 구조체(220)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 하부 반도체 칩(LC)의 가장자리는 제2 배선 구조체(220)의 가장자리일 수 있다. 따라서 하부 반도체 칩(LC)은 제2 반도체 기판(200)과 제2 배선 구조체(220)의 경계에서 단차를 가지는 계단 형상을 가질 수 있다.
충전 절연층(250)은 상부 반도체 칩(UCa)과 재배선 구조체(400) 사이에 개재되며, 하부 반도체 칩(LC)의 주위를 포위할 수 있다. 일부 실시 예에서, 충전 절연층(250)은 하부 반도체 칩(LC)과 재배선 구조체(400) 사이에도 더 개재되어, 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 관통 전극(240)의 부분의 주위를 포위할 수 있다.
반도체 패키지(3)는 충전 절연층(250)을 관통하여 비아 연결 패드(132)와 상기 재배선 상면 패드를 각각 연결하는 복수의 관통 비아(260)를 더 포함할 수 있다. 복수의 관통 비아(260)는 상부 반도체 칩(UCa)과 재배선 구조체(400)를 전기적으로 연결할 수 있다. 복수의 관통 비아(260)는 하부 반도체 칩(LC)의 주위에 배치될 수 있다. 일부 실시 예에서, 복수의 관통 비아(260)는 Cu, W, Ti, Ta 등과 같은 금속 물질, 또는 이들의 질화물로 이루어질 수 있다. 일부 실시 예에서, 복수의 관통 비아(260)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 관통 바이(260)는 상부 반도체 칩(UCa)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
도 1a 내지 도 1c에 보인 반도체 패키지(1)와 도 3에 보인 반도체 패키지(2)는 상부 반도체 칩(UC)이 하부 반도체 칩(LC)의 복수의 관통 전극(240)을 통해서만 재배선 구조체(400)와 전기적으로 연결되나, 도 5에 보인 반도체 패키지(3)는, 상부 반도체 칩(UCa)이 하부 반도체 칩(LC)의 복수의 관통 전극(240) 및 복수의 관통 비아(260)를 통해서 재배선 구조체(400)와 전기적으로 연결될 수 있다. 일부 실시 예에서, 상부 반도체 칩(UCa)은 전원/그라운드는 복수의 관통 비아(260)를 통하여 재배선 구조체(400)로부터 공급받을 수 있고, 데이터 신호 또는 제어 신호는 하부 반도체 칩(LC)의 복수의 관통 전극(240)을 통하여 재배선 구조체(400)와 주고받을 수 있다.
충전 절연층(250)의 상면과 하부 반도체 칩(LC)의 상면, 즉 제2 배선 구조물(220)의 상면은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있고, 충전 절연층(250)의 하면과 관통 전극(240)의 타단은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다.
일부 실시 예에서, 상부 반도체 칩(UCa)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 구조체(400)의 가장자리 각각은 수직 방향으로 서로 정렬될 수 있다. 즉, 제1 반도체 기판(100)의 가장자리, 제1 배선 절연층(126)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 절연층(410)의 가장자리 각각은 수직 방향으로 서로 정렬될 수 있다.
제2 배선 구조체(220)의 가장자리, 즉 제2 배선 절연층(226)과 제2 반도체 기판(200)의 가장자리는 수직 방향으로 서로 정렬되지 않고, 제2 반도체 기판(200)의 가장자리가 제2 배선 절연층(226)의 가장자리보다 내측에 위치할 수 있다. 제2 배선 구조체(220)의 가장자리와 제2 반도체 기판(200)의 가장자리는, 상부 반도체 칩(UCa)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 구조체(400)의 가장자리와 수직 방향으로 서로 정렬되지 않고, 제2 배선 구조체(220)의 가장자리와 제2 반도체 기판(200)의 가장자리가, 상부 반도체 칩(UCa)의 가장자리, 충전 절연층(250)의 가장자리, 및 재배선 구조체(400)의 가장자리보다 내측에 위치할 수 있다.
도 6a 내지 및 도 6i는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 6a 내지 도 6i는 도 5에 보인 반도체 패키지의 제조 방법을 나타내는 단면도들로, 도 6a 및 도 6i에서 도 5, 및 도 2a 내지 도 2h와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 6a를 참조하면, 제1 반도체 기판(100) 및 제1 배선 구조체(120)를 가지는 웨이퍼 구조물(WFa)을 준비한다. 웨이퍼 구조물(WFa)은, 제1 반도체 기판(100) 내에 도 5에 보인 상부 반도체 칩(UCa)이 가지는 제1 반도체 소자(110)를 복수개 포함할 수 있다. 복수개의 제1 반도체 소자(110)를 포함하는 웨이퍼 구조물(WFa)은, 후속 공정에서 소잉 공정을 통하여 분리되어, 각각 제1 반도체 소자(110)를 가지는 복수의 상부 반도체 칩(UCa)이 될 수 있다.
웨이퍼 구조물(WFa)은 복수의 제1 전면 연결 패드(130) 및 복수의 비아 연결 패드(132)를 포함할 수 있다. 복수의 제1 전면 연결 패드(130) 및 복수의 비아 연결 패드(132)는 제1 배선 구조체(120)의 제1 배선층(122), 및 제1 비아 플러그(124)와 전기적으로 연결될 수 있다.
일부 실시 예에서, 복수의 제1 전면 연결 패드(130)와 복수의 비아 연결 패드(132)는 함께 형성되어 동일한 두께를 가지고, 동일한 물질로 이루어질 수 있다. 도 6a에는 복수의 제1 전면 연결 패드(130)와 복수의 비아 연결 패드(132)가 동일한 수평 폭을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 제1 전면 연결 패드(130)와 복수의 비아 연결 패드(132)는 다른 수평 폭을 가질 수 있다. 예를 들면, 복수의 비아 연결 패드(132)의 수평 폭은 복수의 제1 전면 연결 패드(130)의 수평 폭보다 큰 값을 가질 수 있다.
도 6b를 참조하면, 웨이퍼 구조물(WFa) 상에 복수의 하부 반도체 칩(LC)을 부착한다. 복수의 하부 반도체 칩(LC)은 복수개의 제1 반도체 소자에 대응하여 웨이퍼 구조물(WFa) 상에 서로 이격되며 부착될 수 있다. 복수의 하부 반도체 칩(LC) 각각은, 도 5에 보인 복수의 하부 반도체 칩(LC)이 가지는 제2 반도체 기판(200) 대신에 예비 반도체 기판(200P)을 가질 수 있다.
하부 반도체 칩(LC)은 예비 반도체 기판(200P), 예비 반도체 기판(200P)의 하면에 부착된 배치되는 제2 배선 구조체(220), 제2 배선 구조체(220)의 제2 배선층(222)과 연결되는 일단을 각각 가지며 예비 반도체 기판(200P) 내에 매립되는 복수의 관통 전극(240), 및 제2 배선 구조체(220)의 제2 배선층(222), 및 제2 비아 플러그(224)와 전기적으로 연결되는 복수의 제2 전면 연결 패드(230)를 포함할 수 있다.
복수의 하부 반도체 칩(LC)은, 복수의 제2 전면 연결 패드(230)와 복수의 제1 전면 연결 패드(130)가 서로 대응되도록, 웨이퍼 구조물(WFa) 상에 부착될 수 있다. 복수의 하부 반도체 칩(LC)은 복수의 비아 연결 패드(132)를 덮지 않도록 웨이퍼 구조물(WFa) 상에 부착될 수 있다.
도 6b 및 도 6c를 함께 참조하면, 서로 대응되는 복수의 제1 전면 연결 패드(130)와 복수의 제2 전면 연결 패드(230)를 결합하여 복수의 결합 패드(300)를 형성한다.
복수의 결합 패드(300) 각각의 상면에는 제2 비아 플러그(224)가 연결될 수 있고, 하면에는 제1 비아 플러그(124)가 연결될 수 있다. 복수의 결합 패드(300)는 제1 배선 절연층(126) 및 제2 배선 절연층(226)에 의하여 포위될 수 있다. 예를 들면, 복수의 결합 패드(300) 각각의 하측 부분 중 제1 비아 플러그(124)가 연결되는 하면의 일부분을 제외한 나머지 부분은 제1 배선 절연층(126)에 의하여 감싸질 수 있고, 상측 부분 중 제2 비아 플러그(224)가 연결되는 상면의 일부분을 제외한 나머지 부분은 제2 배선 절연층(126)에 의하여 감싸질 수 있다.
도 6c 및 도 6d를 함께 참조하면, 예비 반도체 기판(200P)의 일부분을 제거하여 제2 반도체 기판(200)을 형성한다. 예비 반도체 기판(200P)의 일부분을 제거하여 제2 반도체 기판의 비활성면인 제4 면(204)이 형성될 수 있다. 예비 반도체 기판(200P)의 일부분을 제거하여, 복수의 관통 전극(240)은 각각의 타단이 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되어 노출될 수 있다
도 6e를 참조하면, 웨이퍼 구조물(WFa) 상에서 복수의 하부 반도체 칩(LC)을 덮는 예비 충전 절연층(250P)을 형성한다. 예비 충전 절연층(250P)은 웨이퍼 구조물(WFa) 상에서 복수의 하부 반도체 칩(LC) 사이의 공간을 채우며, 복수의 하부 반도체 칩(LC)을 덮을 수 있다. 예비 충전 절연층(250P)은 복수의 비아 연결 패드(132)가 노출되지 않도록 덮을 수 있다.
도 6e 및 도 6f를 함께 참조하면, 복수의 관통 전극(240)이 노출될 때까지 예비 충전 절연층(250P)의 일부분을 제거하여, 충전 절연층(250)을 형성한다. 충전 절연층(250)은, 하부 반도체 칩(LC)의 제4 면(204)을 덮으며 제2 반도체 기판(200)의 제4 면(204)으로부터 돌출되는 관통 전극(240)의 부분의 주위를 포위할 수 있다.
도 6g를 참조하면, 충전 절연층(250)을 관통하여 저면에 복수의 비아 연결 패드(132)를 노출시키는 복수의 비아 홀을 형성한 후, 상기 복수의 비아 홀을 채우는 복수의 관통 비아(260)를 형성한다. 복수의 관통 비아(260)는 상기 복수의 비아 홀을 채우며, 층전 절연층(250)을 덮는 도전 물질층을 형성한 후, 충전 절연층(250)이 노출될 때까지 상기 도전 물질층의 일부분을 제거하여 형성할 수 있다. 복수의 관통 비아(260)는 복수의 비아 연결 패드(132)와 연결되는 일단으로부터 타단까지 충전 절연층(250)을 관통하여, 복수의 관통 비아(260)의 타단은 충전 절연층(250)의 상면에 노출될 수 있다. 일부 실시 예에서, 복수의 관통 비아(260)의 타단과 충전 절연층(250)의 상면은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다.
도 6h를 참조하면, 충전 절연층(250) 및 복수의 관통 비아(260) 상에 재배선 구조체(400)를 형성한다. 재배선 구조체(400)는 적어도 하나의 재배선 절연층(410), 및 복수의 재배선 패턴(420)을 포함할 수 있다. 복수의 재배선 패턴(420)은 복수의 재배선 라인 패턴(422), 및 복수의 재배선 비아(424)로 이루어질 수 있다.
복수의 재배선 라인 패턴(422) 중 재배선 상면 패드의 일부개는, 하부 반도체 칩(LC)의 복수의 관통 전극(240)과 연결되고, 재배선 상면 패드의 다른 일부개는 복수의 관통 비아(260)와 연결될 수 있다.
도 6i를 함께 참조하면, 복수의 재배선 라인 패턴(422) 중 재배선 하면 패드에 외부 연결 단자(500)를 부착한다. 이후 복수개의 제1 반도체 소자(110)를 포함하는 웨이퍼 구조체(WFa)가, 각각 제1 반도체 소자(110)를 가지는 복수개의 상부 반도체 칩(UCa)으로 분리되도록, 웨이퍼 구조물(WFa)이 포함하는 제1 반도체 기판(100)과 제1 배선 구조체(120), 충전 절연층(250), 그리고 재배선 구조체(400)에 대하여 소잉 공정을 수행하여, 복수의 반도체 패키지(3)를 형성한다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법 중 결합 패드가 형성되는 과정을 개념적으로 설명하기 위한 단면도들로, 도 2b 및 도 2c, 그리고 도 6b 및 도 6c를 함께 참조하면 결합 패드(300)가 형성되는 과정을 함께 참조하여 통하여 설명한다.
도 7a를 참조하면, (a)에 보인 것과 같이, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230)는 다른 수평 폭을 가질 수 있고, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230)를 형성하는 평탄화 공정의 조건을 조절하여, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 중 하나의 상면은 볼록하게 돌출되도록 하고, 다른 하나의 상면은 오목하게 함몰되도록 할 수 있다. 일부 실시 예에서, 제2 전면 연결 패드(230)의 수평 폭은 제1 전면 연결 패드(130)의 수평 폭보다 작은 값을 가질 수 있다.
제1 온도의 열을 가하며 (b)에 보인 것과 같이, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 서로 접할 수 있다. 일부 실시 예에서, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 공유 결합을 이루며 접합될 수 있다. 제2 온도의 열을 가하면 (c)에 보인 것과 같이 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 각각이 확장하여 서로 접한 후, (d)에 보인 것과 같이 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 각각이 포함하는 금속 원자들의 확산을 통하여 일체를 이루는 결합 패드(300)가 될 수 있다.
도 7b를 참조하면, (a)에 보인 것과 같이, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230)는 동일한 수평 폭을 가질 수 있고, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230)를 형성하는 평탄화 공정의 조건을 조절하여, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 중 하나의 상면은 볼록하게 돌출되도록 하고, 다른 하나의 상면은 오목하게 함몰되도록 할 수 있다. 제1 온도의 열을 가하며 (b)에 보인 것과 같이, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 서로 접할 수 있다. 일부 실시 예에서, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 공유 결합을 이루며 접합될 수 있다. 제2 온도의 열을 가하면 (c)에 보인 것과 같이 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 각각이 확장하여 서로 접한 후, (d)에 보인 것과 같이 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 각각이 포함하는 금속 원자들의 확산을 통하여 일체를 이루는 복수의 결합 패드(300)가 될 수 있다.
도 7c를 참조하면, (a)에 보인 것과 같이, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 각각의 상면은 제1 배선 절연층(126) 및 제2 배선 절연층(226)의 상면과 동일 평면상에 위치할 수 있다. 일부 실시 예에서, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230)는 동일한 수평 폭을 가질 수 있다. 다른 일부 실시 예에서, 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230)는 다른 수평 폭을 가질 수 있다. 제1 온도의 열을 가하며 (b)에 보인 것과 같이, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 서로 접할 수 있다. 일부 실시 예에서, 제1 배선 절연층(126)과 제2 배선 절연층(226)은 공유 결합을 이루며 접합될 수 있다. 제2 온도의 열을 가하면 (c)에 보인 것과 같이 제1 전면 연결 패드(130) 및 제2 전면 연결 패드(230) 각각이 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩된 복수의 결합 패드(300)가 될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3 : 반도체 패키지, UC, UCa : 상부 반도체 칩, DC : 하부 반도체 칩, WF, WFa : 웨이퍼 구조물, 100 : 제1 반도체 기판, 110 : 제1 반도체 소자, 120 : 제1 배선 구조체, 122 : 제1 배선층, 124 : 제1 비아 플러그, 126 : 제1 배선 절연층, 130 : 제1 전면 연결 패드, 132 : 비아 연결 패드, 200P : 예비 반도체 기판, 200 : 제2 반도체 기판, 210 : 제2 반도체 소자, 220 : 제2 배선 구조체, 222 : 제2 배선층, 224 : 제2 비아 플러그, 226 : 제2 배선 절연층, 230 : 제2 전면 연결 패드, 240 : 관통 전극, 250 : 충전 절연층, 250P : 예비 충전 절연층, 300 : 결합 패드, 400 : 재배선 구조체, 410 : 재배선 절연층, 420 : 재배선 패턴, 422 : 재배선 라인 패턴, 424 : 재배선 비아, 450 : 외부 연결 패드, 500 : 외부 연결 단자

Claims (20)

  1. 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치되는 제1 배선 구조체, 및 상기 제1 배선 구조체에 적어도 일부분이 매립되는 복수의 제1 전면 연결 패드를 가지는 웨이퍼 구조물을 준비하는 단계;
    예비 반도체 기판, 상기 예비 반도체 기판 내에 매립된 복수의 관통 전극, 상기 예비 반도체 기판 상에 배치되는 제2 배선 구조체, 및 상기 제2 배선 구조체에 적어도 일부분이 매립되는 복수의 제2 전면 연결 패드를 가지는 하부 반도체 칩을, 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 서로 대응되도록 상기 웨이퍼 상에 부착하는 단계;
    서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드를 결합하여 복수의 결합 패드를 형성하는 단계; 및
    상기 복수의 관통 전극을 노출되도록 상기 예비 반도체 기판의 일부분을 제거하여, 상기 제2 배선 구조체의 수평 폭보다 작은 값의 수평 폭을 가지는 제2 반도체 기판을 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 반도체 기판은, 상기 제1 반도체 소자가 배치되는 제1 면, 및 상기 제1 면에 반대되는 제2 면을 가지고, 상기 제2 반도체 기판은, 상기 제2 반도체 소자가 배치되며 상기 제1 면과 서로 마주보는 제3 면, 및 상기 제3 면에 반대되는 제4 면을 가지고, 상기 예비 반도체 기판은 상기 제3 면 및 상기 제3 면에 반대되는 제5 면을 가지고,
    상기 제2 반도체 기판을 형성하는 단계는, 상기 예비 반도체 기판의 상기 제5 면으로부터 제거 두께만큼의 부분, 및 상기 예비 반도체 기판의 측면으로부터 제거 폭만큼의 부분을 제거하여 상기 제2 반도체 기판을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제2 항에 있어서,
    상기 제거 두께와 상기 제거 폭은 실질적으로 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제2 항에 있어서,
    상기 제거 두께 및 상기 제거 폭 각각은, 상기 제2 반도체 기판의 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제2 항에 있어서,
    상기 제2 반도체 기판을 형성하는 단계는, 상기 관통 전극이 일단으로부터 타단까지 상기 제2 반도체 기판을 관통하여, 상기 관통 전극의 타단이 상기 제2 반도체 기판의 상기 제4 면으로부터 돌출되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제5 항에 있어서,
    상기 하부 반도체 칩을 덮되 상기 복수의 관통 전극을 노출시키는 충전 절연층을 상기 웨이퍼 구조물 상에 형성하는 단계; 및
    상기 웨이퍼 구조물, 및 상기 충전 절연층에 대하여 소잉 공정을 수행하여, 상기 하부 반도체 칩, 및 상기 하부 반도체 칩 상에 배치되며 상기 웨이퍼 구조물의 일부분인 상부 반도체 칩을 포함하는 상기 반도체 패키지를 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
  7. 제6 항에 있어서,
    상기 충전 절연층을 형성하는 단계는, 상기 충전 절연층이 상기 제2 반도체 기판의 상기 제4 면으로부터 돌출되는 부분의 주위를 포위하되, 상기 관통 전극의 타단을 노출시키고, 상기 제2 반도체 기판의 측면 및 상기 제2 배선 구조체의 측면을 덮도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제6 항에 있어서,
    상기 반도체 패키지를 형성하는 단계는,
    상기 상부 반도체 칩이 포함하는 상기 제1 반도체 기판 및 상기 제1 배선 구조체 각각의 수평 폭이, 상기 제2 배선 구조체의 수평 폭보다 큰 값을 가지도록 상기 소잉 공정을 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제6 항에 있어서,
    상기 충전 절연층 및 상기 복수의 관통 전극 상에, 상기 복수의 관통 전극과 전기적으로 연결되는 복수의 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;를 더 포함하며,
    상기 반도체 패키지를 형성하는 단계는, 상기 재배선 구조체를 함께 소잉하여, 상기 반도체 패키지가 상기 재배선 구조체, 상기 재배선 구조체 상의 상기 하부 반도체 칩, 및 상기 하부 반도체 칩 상의 상부 반도체 칩을 포함하도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제9 항에 있어서,
    상기 웨이퍼 구조물을 준비하는 단계는, 상기 웨이퍼 구조물이 상기 제1 배선 구조체에 적어도 일부분이 매립되는 복수의 비아 연결 패드를 더 가지도록 하며,
    상기 충전 절연층을 관통하여 상기 복수의 비아 연결 패드와 연결되는 복수의 관통 비아를 형성하는 단계;를 더 포함하며,
    상기 재배선 구조체를 형성하는 단계는, 복수의 재배선 패턴 중 다른 일부개가 상기 복수의 관통 비아와 전기적으로 연결되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 복수의 제1 반도체 소자가 배치되는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치되는 제1 배선 구조체, 및 상기 제1 배선 구조체에 적어도 일부분이 매립되는 복수의 제1 전면 연결 패드를 가지는 웨이퍼 구조물을 준비하는 단계;
    제2 반도체 소자가 배치되는 예비 반도체 기판, 상기 예비 반도체 기판 내에 매립된 복수의 관통 전극, 상기 예비 반도체 기판 상에 배치되는 제2 배선 구조체, 및 상기 제2 배선 구조체에 적어도 일부분이 매립되는 복수의 제2 전면 연결 패드를 각각을 가지는 복수의 하부 반도체 칩을, 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 서로 대응되도록 상기 웨이퍼 상에 서로 이격되도록 부착하는 단계;
    서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드를 결합하여 복수의 결합 패드를 형성하는 단계;
    상기 복수의 관통 전극의 일부분이 돌출되도록 상기 예비 반도체 기판의 일부분을 제거하여, 상기 제2 배선 구조체의 수평 폭보다 작은 값의 수평 폭을 가지는 제2 반도체 기판을 형성하는 단계;
    상기 복수의 하부 반도체 칩을 덮고 상기 복수의 관통 전극의 돌출되는 일부분의 주위를 감싸되 상기 복수의 관통 전극을 노출시키는 충전 절연층을 상기 웨이퍼 구조물 상에 형성하는 단계;
    상기 충전 절연층 및 상기 복수의 관통 전극 상에, 상기 복수의 관통 전극과 전기적으로 연결되는 복수의 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계; 및
    상기 웨이퍼 구조물, 상기 충전 절연층, 및 상기 재배선 구조체에 대하여 소잉 공정을 수행하여, 하나의 상기 하부 반도체 칩, 및 하나의 상기 하부 반도체 칩 상에 배치되며 상기 복수의 제1 반도체 소자 중 하나의 제1 반도체 소자를 가지는 상부 반도체 칩을 각각 포함하는 복수의 반도체 패키지를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 배선 구조체는 복수의 제1 배선층, 복수의 제1 비아 플러그, 및 상기 복수의 제1 배선층과 상기 복수의 제1 비아 플러그를 감싸는 제1 배선 절연층을 포함하고,
    상기 제2 배선 구조체는 복수의 제2 배선층, 복수의 제2 비아 플러그, 및 상기 복수의 제2 배선층과 상기 복수의 제2 비아 플러그를 감싸는 제2 배선 절연층을 포함하고,
    상기 복수의 결합 패드를 형성하는 단계는, 상기 복수의 결합 패드 각각의 일부분이 상기 제1 배선 절연층 내에 매립되고, 나머지 부분이 상기 제2 배선 절연층 내에 매립되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제11 항에 있어서,
    상기 복수의 결합 패드를 형성하는 단계는,
    상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 포함하는 금속 원자들이 확산을 통하여 확산 본딩되어, 서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 일체를 이루도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제11 항에 있어서,
    상기 제2 반도체 기판을 형성하는 단계는, 상기 하부 반도체 칩이 상기 제2 반도체 기판과 상기 제2 배선 구조체의 경계에서 단차를 가지는 계단 형상을 가지도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제11 항에 있어서,
    상기 제2 반도체 기판을 형성하는 단계는,
    상기 제2 반도체 기판의 두께를, 수평 방향으로 상기 제2 반도체 기판의 가장자리와 상기 제2 배선 구조체의 가장자리 사이의 이격 거리보다 작은 값을 가지도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제11 항에 있어서,
    상기 제2 반도체 기판을 형성하는 단계는,
    평면적으로 볼 때, 상기 제2 반도체 기판 및 상기 제2 배선 구조체 각각의 4개의 가장자리 중 서로 대응되는 가장자리들 사이에서 이격 거리가 실질적으로 동일한 값을 가지도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제11 항에 있어서,
    상기 복수의 반도체 패키지를 형성하는 단계는,
    상기 복수의 반도체 패키지 각각의 상기 제2 반도체 기판의 가장자리, 상기 제1 배선 구조체의 가장자리, 상부 반도체 칩의 가장자리, 상기 충전 절연층의 가장자리, 및 상기 재배선 구조체의 가장자리 각각을 수직 방향으로 서로 정렬되도록 하고,
    상기 제2 배선 구조체의 가장자리가 상기 제1 배선 구조체의 가장자리보다 내측에 위치하도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 복수의 제1 반도체 소자가 배치되는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치되며 제1 배선 절연층을 가지는 제1 배선 구조체, 및 상기 제1 배선 절연층에 의하여 측면이 감싸지는 복수의 제1 전면 연결 패드를 가지는 웨이퍼 구조물을 준비하는 단계;
    제2 반도체 소자가 배치되는 예비 반도체 기판, 상기 예비 반도체 기판 내에 매립된 복수의 관통 전극, 상기 예비 반도체 기판 상에 배치되며 제2 배선 절연층을 가지는 제2 배선 구조체, 및 상기 제2 배선 절연층에 의하여 측면이 감싸지는 복수의 제2 전면 연결 패드를 각각을 가지는 복수의 하부 반도체 칩을, 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드가 서로 대응되도록 상기 웨이퍼 상에 서로 이격되도록 부착하는 단계;
    서로 대응되는 상기 복수의 제1 전면 연결 패드와 상기 복수의 제2 전면 연결 패드를 확산 본딩으로 결합하여, 각각 일체를 이루는 복수의 결합 패드를 형성하는 단계;
    상기 복수의 관통 전극의 일부분이 돌출되도록 상기 예비 반도체 기판을 상면으로부터 제게 두께만큼의 부분 및 측면으로부터 제거 폭만큼의 부분을 제거하여, 상기 제2 배선 구조체의 가장자리보다 내측에 위치하는 가장자리 및 상기 제거 폭보다 작은 값의 두께를 가지는 제2 반도체 기판을 형성하는 단계;
    상기 웨이퍼 구조물 상에서, 상기 복수의 관통 전극의 돌출되는 일부분의 주위를 감싸며 상기 복수의 하부 반도체 칩을 덮되 상기 복수의 관통 전극을 노출시키는 충전 절연층을 형성하는 단계;
    상기 충전 절연층 및 상기 복수의 관통 전극 상에, 상기 복수의 관통 전극과 전기적으로 연결되는 복수의 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계; 및
    상기 웨이퍼 구조물, 상기 충전 절연층, 및 상기 재배선 구조체에 대하여 소잉 공정을 수행하여, 상기 제2 반도체 기판의 가장자리, 상기 제1 배선 구조체의 가장자리, 상부 반도체 칩의 가장자리, 상기 충전 절연층의 가장자리, 및 상기 재배선 구조체의 가장자리 각각을 수직 방향으로 서로 정렬되도록 하고, 상기 제2 배선 구조체의 가장자리가 상기 제1 배선 구조체의 가장자리보다 내측에 위치하며 하나의 상기 하부 반도체 칩, 및 하나의 상기 하부 반도체 칩 상에 배치되며 상기 복수의 제1 반도체 소자 중 하나의 제1 반도체 소자를 가지는 상부 반도체 칩을 각각 포함하는 복수의 반도체 패키지를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  19. 제18 항에 있어서,
    상기 제거 두께 및 상기 제거 폭은 15㎛ 내지 45㎛의 실질적으로 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법
  20. 제18 항에 있어서,
    상기 제2 반도체 기판을 형성하는 단계는, 상기 제거 폭을 상기 제2 반도체 기판의 두께보다 2배 내지 4배 큰 값을 가지도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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