JP2021536131A - ウェハレベルパッケージング方法およびパッケージング構造 - Google Patents

ウェハレベルパッケージング方法およびパッケージング構造 Download PDF

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chip
wafer
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packaging
dielectric layer
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海龍 羅
クリフォード イアン ドロウィレイ
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中芯集成電路（寧波）有限公司
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Abstract

本発明は、ウェハレベルパッケージング方法およびパッケージング構造を提供し、前記ウェハレベルパッケージング方法は、その中に複数の第１チップが形成されている第１ウェハを提供するステップにおいて、第１チップの表面に第１電極が設けられ、第１ウェハの表面に第１電極から露出した第１誘電体層が設けられている、ステップと、その表面に第２電極が設けられ、その上に第２電極から露出した第２誘電体層が形成されている複数の第２チップを提供するステップと、第２チップを第１ウェハに接合させ、かつ、第２チップを第１チップの位置に対応させ、第１電極と第２電極との間にキャビティを形成するように、第２誘電体層と第１誘電体層を対向配置させるステップと、第１電極と第２電極とを電気的に接続させるチップ相互接続構造を、キャビティ内に形成するステップと、第２チップを覆うパッケージング層を形成するステップと、を含む。本発明は、パッケージングプロセスを単純化した。【選択図】図８

Description

本発明は、半導体技術分野に関し、特にウェハレベルパッケージング方法およびパッケージング構造に関する。
超大規模集積回路の開発動向に伴い、集積回路の特徴サイズは、縮小し続けており、それに応じて集積回路のパッケージング技術に対する人々の要求が高まっている。従来のパッケージング技術は、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ，ＢＧＡ）、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ，ＣＳＰ）、ウェハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ，ＷＬＰ）、３次元パッケージング（３Ｄ）、システムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ，ＳｉＰ）などを含む。
現在、集積回路パッケージングのより低いコスト、高い信頼性、高速化および高密度化という目標を達成するために、先進的なパッケージング方法では、主にウェハレベルパッケージシステムインパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ，ＷＬＰＳｉＰ）が使用されている。従来のシステムパッケージングと比較して、ウェハレベルパッケージシステムインパッケージは、ウェハ上でパッケージング集積プロセスを完了することであり、これには、パッケージング構造の面積を大幅に削減し、製造コストを削減し、電気的性能を最適化し、バッチ製造するという利点があり、これにより、ワークロードと機器の要件を大幅に削減することができる。
ウェハレベルパッケージシステムインパッケージには、主に物理的接続と電気的接続という２つの重要なプロセスが含まれている。例えば、ボンディングプロセスを使用して、集積されるチップとウェハとの間の物理的接続を実現し、電気めっき技術によって、半導体デバイス間の電気的接続を実現し、シリコン貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ，ＴＳＶ）を介して、チップと外部回路の電気的接続を実現する。
ただし、現在のウェハレベルパッケージシステムインパッケージ方法は、さらに簡素化される必要がある。
本発明によって解決される問題は、パッケージプロセスを単純化するために、ウェハレベルパッケージング方法およびパッケージング構造を提供することである。
本発明によれば、複数の第１チップが形成されている第１ウェハを提供するステップであって、前記第１チップの表面に第１電極が設けられ、前記第１ウェハの表面に前記第１電極を露出した第１誘電体層が設けられているステップと、その表面に第２電極が設けられ、前記第２電極を露出した第２誘電体層が形成されている複数の第２チップを提供するステップと、前記第２チップを前記第１ウェハに接合させ、かつ、前記第２チップを前記第１チップの位置に対応させ、前記第１電極と前記第２電極との間にキャビティを形成するように、前記第２誘電体層と前記第１誘電体層を対向配置させるステップと、前記第１電極と前記第２電極とを電気的に接続させるチップ相互接続構造を、前記キャビティ内に形成するステップと、前記第２チップを覆うパッケージング層を形成するステップと、を含むウェハレベルパッケージング方法が提供される。
任意的には、
前記第２チップは、前記第２電極を有する表面が正面であり、正面と背向する表面が背面であり、前記第２チップを前記第１ウェハに接合する前に、複数の前記第２チップの背面を第２ウェハに仮接合し、前記第２チップを覆う前記パッケージング層を形成する前に、前記第２ウェハを剥離する。
任意的には、複数の前記第２チップは、接着層または静電接合によって、前記第２ウェハに仮接合される。
任意的には、前記第１電極と前記第２電極とを電気的に接続させる前記チップ相互接続構造を、前記キャビティ内に形成するステップの前に、前記第２ウェハを剥離する。
任意的には、前記チップ相互接続構造を形成してから前記パッケージング層を形成する前に、前記第２ウェハを剥離する。
任意的には、溶融接合、接着接合またはガラス誘電体接合によって、前記第２チップを前記第１ウェハに接合する。
任意的には、前記第１誘電体層と前記第２誘電体層の材料は、両方とも酸化ケイ素である。
任意的には、前記第２チップを覆う前記パッケージング層を形成するステップは、射出成形プロセスによって、前記パッケージング層を形成するステップを含む。
任意的には、前記第１誘電体層と背向する前記第１ウェハの表面が背面であり、前記パッケージング層を形成した後に、前記第１ウェハの背面を薄化処理させ、前記スルーホール相互接続構造を、薄化処理された前記第１ウェハ内に形成する。
任意的には、前記第１電極は、前記第１チップの端部に設けられ、前記第２電極は、前記第２チップの端部に設けられ、前記第２誘電体層と前記第１誘電体層を対向配置させるとき、前記第２チップと前記第１チップが対向配置され、前記第１電極、前記第１誘電体層、前記第２誘電体層および前記第２チップによりキャビティが囲まれ、かつ、前記第２電極と前記第１誘電体層の間位置する前記キャビティには、開口が形成される。
任意的には、電気めっきプロセスによって、前記チップ相互接続構造を形成する。
任意的には、前記電気めっきプロセスは、無電解めっきである。
任意的には、前記チップ相互接続構造の材料は、銅、ニッケル、亜鉛、スズ、銀、金、タングステンおよびマグネシウムの一つまたは複数を含む。
それに応じて、本発明によれば、複数の第１チップが形成されている第１ウェハであって、前記第１チップの表面に第１電極が設けられ、前記第１ウェハの表面に前記第１電極を露出した第１誘電体層が設けられる第１ウェハと、前記第１ウェハに接合され、かつ、前記複数の第１チップの位置に対応した複数の第２チップであって、前記第１ウェハに対向する前記第２チップの表面に、前記第１電極に対向配置される第２電極が設けられ、前記第１ウェハに対向する前記第２チップの表面上に、前記第２電極を露出した第２誘電体層がさらに形成されている複数の第２チップと、前記第１電極と前記第２電極との間に形成されるチップ相互接続構造と、前記第２チップを覆うパッケージング層と、を含むウェハレベルパッケージング構造をさらに提供する。
任意的には、前記第２チップは、溶融接合、接着接合またはガラス誘電体で、前記第１ウェハに接合されている。
任意的には、前記第１誘電体層および前記第２誘電体層の材料は、両方とも酸化ケイ素である。
任意的には、前記パッケージング層は、射出成形層である。
任意的には、前記チップ相互接続構造は、電気めっきチップ相互接続構造である。
任意的には、前記チップ相互接続構造の材料は、銅、ニッケル、亜鉛、スズ、銀、金、タングステンおよびマグネシウムの一つまたは複数を含む。
任意的には、前記第１ウェハの厚さは、５μｍ〜１０μｍである。
従来の技術と比較して、本発明の技術案は、以下の利点を有する。
本発明のウェハレベルパッケージング方法において、前記第２チップを前記第１ウェハに接合するとき、前記第２チップを前記第１チップの位置に対応させ、第１電極と第２電極との間にキャビティを形成させ、第１電極と第２電極とを電気的に接続可能なチップ相互接続構造を、キャビティ内に形成させ、前記チップ相互接続構造により、第２チップと第１チップの電気的接続を実現し、本発明は、第２チップと個別に電気的に接続される接続構造を別個に形成する必要がなく、パッケージング方法を単純化した。
本発明のウェハレベルパッケージング構造において、第１ウェハ内に複数の第１チップが形成され、前記第１チップの表面に第１電極が設けられ、前記パッケージング構造は、前記第１ウェハに接合され、かつ、第１チップに対向配置される第２チップをさらに含み、前記第２チップの表面に第２電極が設けられ、前記第２電極が前記第１電極に対向配置され、かつ、前記第２電極と前記第１電極との間に、第１チップと第２チップとの電気的接続を実現するためのチップ相互接続構造が形成され、本発明は、第２チップと個別に電気的に接続される接続構造を別個に形成する必要がなく、パッケージング構造を単純化した。
本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。
従来の技術におけるパッケージング構造のプロセスは比較的複雑であることが背景技術から知ることができ、その理由が以下のように分析される。従来の技術では、集積されるベアチップをウェハに接合した後、ベアチップに電気的に接続される第１接続構造、ウェハ内のチップに電気的に接続される第２接続構造、および第１接続構造と第２接続構造に電気的に接続される相互接続構造を形成する必要があり、プロセスが比較的複雑である。
また、ベアチップをウェハに接合する前に、射出成形プロセスを用いて前記ベアチップを固定する射出成形層を形成し、ベアチップをウェハに接合した後に、前記射出成形層を除去または部分的に除去し、このステップが比較的に複雑である。
前記技術的問題を解決するために、本発明は、その中に複数の第１チップが形成されている第１ウェハを提供するステップにおいて、前記第１チップの表面に第１電極が設けられ、前記第１ウェハの表面に前記第１電極から露出した第１誘電体層が設けられている、ステップと、その表面に第２電極が設けられ、その上に前記第２電極から露出した第２誘電体層が形成されている複数の第２チップを提供するステップと、前記第２チップを前記第１ウェハに接合させ、かつ、前記第２チップを前記第１チップの位置に対応させ、前記第１電極と前記第２電極との間にキャビティを形成するように、前記第２誘電体層と前記第１誘電体層を対向配置させるステップと、前記第１電極と前記第２電極とを電気的に接続させるチップ相互接続構造を、前記キャビティ内に形成するステップと、前記第２チップを覆うパッケージング層を形成するステップと、を含むウェハレベルパッケージング方法を提供する。
本発明では、前記第２チップを前記第１ウェハに接合するとき、前記第２チップを前記第１チップの位置に対応させ、第１電極と第２電極との間にキャビティを形成させ、第１電極と第２電極とを電気的に接続可能なチップ相互接続構造を、キャビティ内に形成させ、前記チップ相互接続構造により、第２チップと第１チップの電気的接続を実現し、本発明は、第２チップと個別に電気的に接続される接続構造を形成する必要がなく、電気的接続を実現可能であり、パッケージング方法を単純化した。
本発明の上記の目的、特徴および利点をより明らかでかつ理解しやすくにするために、本発明の具体的な実施例を、添付の図面を参照して以下に詳細に説明する。
図１〜図８は、本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する概略構造図である。本実施例のウェハレベルパッケージング方法は、
図１に示すように、第１ウェハ３００を提供するステップを含み、前記第１ウェハ３００内に複数の第１チップ４００が形成され、前記第１チップ４００の表面に第１電極４１０が設けられ、前記第１ウェハ３００の表面に前記第１電極４１０から露出した第１誘電体層４２０が形成されている。
前記第１ウェハ３００は、デバイスを完了するために作製したパッケージングすべきウェハであり、本実施例では、前記第１ウェハ３００は、デバイスウェハ（ＣＭＯＳ Ｗａｆｅｒ）である。本実施例では、前記第１ウェハ３００の半導体基板はシリコン基板である。他の実施例では、前記半導体基板の材料はまた、ゲルマニウム、シリコンゲルマニウム、炭化ケイ素、ガリウムヒ素またはインジウムガリウムオキシドなどの他の材料であってもよく、前記半導体基板はまた、絶縁体上のシリコン基板または絶縁体上のゲルマニウム基板などの他のタイプの基板であってもよい。前記半導体基板の材料は、プロセス要件に適した材料、または集積が容易な材料であってもよい。実際のプロセス要件によれば、前記第１ウェハ３００の厚さは、１０マイクロメートル〜１００マイクロメートルである。
前記第１ウェハ３００内に形成された複数の第１チップ４００は、同じタイプまたは異なるタイプのチップであってもよい。なお、前記第１ウェハ３００は、集積回路製造技術で製造することができ、例えば、Ｎ型金属酸化物半導体（Ｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＮＭＯＳ）デバイスおよびＰ型金属酸化物半導体（Ｐ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＰＭＯＳ）デバイスなどのデバイスを、堆積、エッチングなどのプロセスを通じて第１半導体基板上に形成し、誘電体層、金属相互接続構造、および前記金属相互接続構造に電気的に接続されるパッドなどの構造を、前記デバイスに形成し、それにより、少なくとも１つの第１チップ４００を、前記第１ウェハ３００に集積させる。
前記第１チップ４００の表面に設けられる第１電極４１０は、前記第１チップ４００と他の半導体デバイスとの電気的接続を実現するために用いられる。具体的には、前記第１電極４１０は、リードパッド（Ｐａｄ）であってもよい。
前記第１誘電体層４２０は、後続の接合ステップでキャビティを形成するための空間を提供するために、特定の厚さを有し、また、前記第１誘電体層４２０は、絶縁特性を有し、チップ相互接続構造をキャビティ内に形成した後、チップ相互接続構造を他のコンポーネントから絶縁するためにも用いられる。
本実施例では、第１誘電体層４２０はまた、前記第１ウェハ３００と集積されるチップとの間の物理的接続を実現するための接合層として用いられる。
具体的には、本実施例では、前記第１誘電体層４２０は、後続の溶融接合（Ｆｕｓｉｏｎ Ｂｏｎｄｉｎｇ）プロセスのための接合層として機能する第１酸化物層であり、後続のステップでは、前記接合層の接触面に共有接合を形成することにより接合を実現し、これは、接合強度を向上させることに役立つ。
本実施例では、前記第１酸化物層の材料は酸化ケイ素である。酸化ケイ素材料は、プロセス適合性が比較的に高く、かつ酸化ケイ素が一般的に使用される低コストの材料であるため、酸化ケイ素材料を選択して、プロセス難度の低減とプロセスコストの削減に有益であり、形成されたパッケージング構造の特性への影響を減らすことに利く。
他の実施例では、前記第１酸化物層は、酸化ハフニウム、酸化アルミニウム、または酸化ランタンなどの酸化物材料であってもよい。
図２に示すように、複数の第２チップ２００を提供し、前記第２チップ２００の表面に第２電極２１０が設けられ、前記第２チップ２００に前記第２電極２１０から露出した第２誘電体層２５０が形成されている。
前記第２チップ２００は、ウェハレベルパッケージシステム内の集積されるチップとして用いられ、本実施例におけるウェハレベルパッケージシステムインパッケージ方法は、異種集積を実施するために用いられる。同様に、前記複数の第２チップ２００は、シリコンウェハで作られたチップであってもよく、他の材料で形成されたチップであってもよい。
前記複数の第２チップ２００の機能は異なる。前記第２チップ２００は、集積回路製造技術で作製され、メモリチップ、通信チップ、プロセッサ、またはロジックチップであってもよい。前記第２チップ２００は、通常、半導体基板上に形成されたＮＭＯＳデバイスまたはＰＭＯＳデバイスを含む。
前記第２チップ２００の表面に設けられる第２電極２１０はリードパッド（Ｐａｄ）であり、前記第２チップ２００と他の半導体デバイスとの電気的接続を実現するために用いられる。具体的には、前記第２電極２１０は、リードパッド（Ｐａｄ）であってもよい。
前記第２誘電体層２５０は、後続の接合ステップでキャビティを形成するための空間を提供するために、特定の厚さを有し、また、前記第２誘電体層２５００は、絶縁特性を有し、チップ相互接続構造をキャビティ内に形成した後、チップ相互接続構造を他のコンポーネントから絶縁するためにも用いられる。
本実施例では、前記第２誘電体層２５０は、また、集積されるウェハとの間の物理的接続を実現するための接合層としても用いられる。
具体的には、本実施例では、前記第２誘電体層２５０は、後続の溶融接合（Ｆｕｓｉｏｎ Ｂｏｎｄｉｎｇ）プロセスのための接合層として機能する第２酸化物層であり、後続のステップでは、前記接合層の接触面に共有接合を形成することにより接合を実現し、これは、接合強度を向上させることに役立つ。
本実施例では、前記第２酸化物層の材料は酸化ケイ素である。酸化ケイ素材料は、より高いプロセス適合性を有し、かつ酸化ケイ素が一般的に使用される低コストの材料であるため、酸化ケイ素材料を選択して、プロセスの難度の低減とプロセスコストの削減に有益であり、形成されたパッケージング構造の特性への影響を減らすことに利く。
他の実施例では、前記第２酸化物層はまた、酸化ハフニウム、酸化アルミニウムまたは酸化ランタンなどの酸化物材料であってもよい。
第２電極２１０を備えた前記第２チップ２００の表面は正面２０１であり、正面２０１の反対側の表面は背面２０２である。なお、本実施例では、複数の第２チップ２００を提供するステップは、前記複数の第２チップ２００の背面２０２が一時接合された第２ウェハ１００を提供するステップを含む。具体的には、前記複数の第２チップ２００が前記第２ウェハ１００上に形成され、前記第２ウェハ１００は、前記複数の第２チップ２００を仮固定するためのキャリアウェハとして機能する。前記第２ウェハ１００は、第２チップ２００と第１ウェハ３００（図１に示すように）との接合プロセスでは、第２チップを支持して、接合の信頼性を向上させる。前記第２ウェハ１００はまた、第２チップ２００と第１ウェハ３００（図１に示すように）が接合された後に、剥離されて、前記第２チップ２００から分離することができる。
本実施例では、前記第２ウェハ１００に接着層１５０が形成され、前記複数の第２チップ２００は、前記接着層１５０を介して前記第２ウェハ１００に一時接合されている。
具体的には、前記接着層１５０は、ダイアタッチフィルム（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ，ＤＡＦ）およびドライフィルム（Ｄｒｙ Ｆｉｌｍ）の一方または両方である。ここで、ドライフィルムは、半導体チップのパッケージングやプリント回路基板の製造時に使用される粘性フォトレジストフィルムである。ドライフィルムは、無溶剤フォトレジストを、ポリエステルフィルムベースにコーティングして、それをポリエチレンフィルムで覆うことによって製造された。使用する場合は、ポリエチレンフィルムを取り除き、無溶剤フォトレジストを基板に押し付けて、露光および現像処理した後、前記ドライフィルム内にグラフィックを形成することができる。
他の実施例では、前記第２チップ２００を、静電接合によって前記第２ウェハに仮接合することができる。静電接合技術は、任意の接着剤なしで接合を実現する方法である。接合プロセスでは、接合される第２チップと第２ウェハを、それぞれ異なる電極に接続させ、電圧の作用下で第２チップと第２ウェハの表面に電荷を形成し、かつ前記第２チップと第２ウェハの表面の電荷が異なるため、第２チップと第２ウェハの接合プロセス中に比較的大きな静電引力が発生し、両者の物理的な接続を実現する。
なお、本実施例では、前記第２ウェハ１００は、第２チップ２００に支持強度を提供するためのキャリアウェハとして使用される。他の実施例では、前記第２ウェハ１００を配置しなくてもよい。
図３に示すように、前記第２チップ２００を前記第１ウェハに接合させ、かつ、前記第２チップを前記第１チップの位置に対応させ、前記第１電極と前記第２電極との間にキャビティを形成するように、第２誘電体層２５０と第１誘電体層４２０を対向配置させる。
ここで、前記第２チップ２００と前記第１チップ４００の位置が互いに対応することは、前記第２チップ２００と前記第１チップ４００が接合されたときに互いに位置合わせられ、かつ前記第２チップにおける前記第２電極２１０と前記第１チップ４００における第１電極４１０も対向配置され、かつ互いに位置合わせられていることを意味する。
第２誘電体層２５０と第１誘電体層４２０は両方とも、特定の厚さを有するので、前記第２誘電体層２５０と前記第１誘電体層４２０が互いに対向配置され、かつ互いに密着されている場合、２つの誘電体層の支持作用により、第１誘電体層４２０から露出された前記第１電極４１０と前記第２誘電体層２５０から露出された第２電極２１０との間にキャビティ２２０が形成される。前記キャビティ２２０には、導電性材料が充填されて、前記第１電極４１０と前記第２電極２１０とを電気的に接続するチップ相互接続構造を形成する。
なお、本実施例では、前記第１電極４１０は、前記第１チップ４００の端部に設けられ、前記第２電極２１０は、前記第２チップ２００の端部に設けられ、前記第２誘電体層２５０と前記第１誘電体層４２０とを対向配置させるとき、前記第２チップと前記第１チップとを対向配置させ、前記第１電極４１０、第１誘電体層４２０、第２誘電体層２５０および第２チップ２００によりキャビティを囲んでなり、また、前記第２誘電体層２５０が、第２電極２１０の位置で第１誘電体層４２０と接触しないので、前記キャビティは、第２電極２１０と第１誘電体層４２０との間に開口部を形成する。
本実施例では、前記第２チップ２００の背面２０２（図２に示すように）を第２ウェハ１００に一時接合させ、前記第２誘電体層２５０と前記第１誘電体層４２０とを対向配置させ、前記第２チップ２００を前記第１ウェハ３００に接合するステップは、第２ウェハ１００における第２チップ２００の正面２０１（図２に示すように）を第１ウェハ３００に接合するように、前記第２ウェハ１００と前記第１ウェハ３００とを対向配置させるステップを含む。このようにして、第２チップ２００を第１ウェハ３００に接合するプロセスでは、前記第２ウェハ１００は、第２チップ２００により大きな支持強度を提供し、それにより、第１チップ４００と前記第２ウェハとの間の接合信頼性を向上させることができる。
本実施例では、前記第２誘電体層２５０は第１酸化物層で、前記第１誘電体層４２０は第２酸化物層であり、前記第２チップ２００と前記第１ウェハ３００とが第１酸化物層および第２酸化物層の溶融接合プロセスによって接合されている。具体的には、前記第１酸化物層および第２酸化物層の材料は酸化ケイ素である。前記第２チップ２００と前記第１ウェハ３００は、酸化ケイ素−酸化ケイ素の溶融接合方法によって物理的な接続を実現する。
溶融接合は、主に界面の化学力を利用して接合を完了するプロセスであり、前記溶融接合プロセスでは、前記第１酸化物層と第２酸化物層の表面活性が増加し、前記第１酸化物層と第２酸化物層の接触面間に共有接合を形成して共有接合によって接合を実現し、前記第１酸化物層と第２酸化物層との間により高い接合強度を持っているため、ウェハレベルパッケージシステムインパッケージのパッケージング歩留まりを向上させる。
なお、他の実施例では、前記第２チップ２００と前記第１ウェハ３００はまた、接着接合またはガラス誘電体接合などの他の方法で接合されてもよい。
具体的には、接着接合の接合温度は低く、ＣＭＯＳと互換性があり、異種集積プロセスでウェハ接着接合を行う。具体的な接着接合プロセスは、チップと前記ウェハの接合面上に、通常ポリマーである接着剤を形成するステップと、ポリマーをソフトベーキングまたは予備硬化することによって、前記接着剤を非重合、または部分的に重合した状態にするステップと、チップとウェハをキャビティ内に対向配置し、真空引いて、チップをウェハの接合面と接触させ、次に、圧力を加えて、接合される表面をしっかりと接合させるステップを含む。
ガラス誘電体接合とは、ガラスはんだをウェハに印刷して閉ループを形成し、次にこのカバーをリフローオーブンに入れて予備焼結することを指す。チップを前記閉ループに配置するように、予備焼結されたウェハとチップを位置合わせて配置し、次に、ボンディング装置に入れて焼結させ、密封されたキャビティを形成する。ガラス誘電体接合のプロセスが簡単で、接合強度が高く、密封効果が高く、特に大量生産に適している。
図４に示すように、キャビティ２２０を形成した後、前記第２ウェハ１００を剥離させ（図３に示すように）、前記第２ウェハ１００を前記第２チップ２００から分離する。
本実施例では、前記第２ウェハ１００は、接着層１５０（図３に示すように）を介して、前記第２チップ２００と密着し、それに応じて、剥離プロセス中に、化学的または機械的剥離によって前記第２ウェハ１００を前記第２チップ２００から分離させる。
他の実施例では、前記第２ウェハ１００を、他の方法で前記第２チップ２００から分離することができる。
図５に示すように、前記第１電極４１０と前記第２の電極２１０とを電気的に接続するチップ相互接続構造３１０を、前記キャビティ２２０（図４に示すように）内に形成する。
前記チップ相互接続構造３１０は、前記キャビティ２２０（図４に示すように）に充填され、前記第１電極４１０と前記第２電極２１０の両方とも接触し、したがって、第１電極４１０と前記第２電極２１０の電気的接続を実現し、それにより、第１チップ４００と第２チップ２００との間の電気的接続を実現する。
チップ相互接続構造３１０を、電気めっきプロセスによって形成することができる。電気めっき法によって形成されたチップ相互接続構造３１０は、キャビティ２２０（図４に示すように）内で良好な充填効果を達成することができ、それにより、第１電極４１０と第２電極２１０との間の電気的接続の信頼性を向上させる。
本実施例では、前記電気めっきプロセスは無電解めっきである。具体的には、接合された第２チップ２００および前記第１ウェハ３００を、金属イオンを含む溶液（例えば、無電解銀めっき、ニッケルめっき、銅めっきなどの溶液）に入れ、酸化還元反応の原理に従って、強い還元剤を使用して、前記金属イオンを金属に還元し、第１電極４１０または第２電極２１０の表面に堆積して、金属めっき層を形成する。一定の反応時間の後、金属めっき層は、キャビティ２２０（図４に示すように）をいっぱいまで充填し、チップ相互接続構造３１０を形成する。前記チップ相互接続構造３１０は、前記第１電極４１０および前記第２電極２１０の両方と接触しており、それにより、第２チップ２００と前記第１ウェハ３００との間の電気的接続を実現する。
前記チップ相互接続構造３１０の材料は、銅、ニッケル、亜鉛、スズ、銀、金、タングステンおよびマグネシウムの１種または複数種を含む。
具体的には、前記チップ相互接続構造３１０は、溶接接続ブロックであってもよい。
図６に示すように、前記第２チップ２００を覆うパッケージング層５００を形成する。
本実施例では、前記パッケージング層５００は、前記第２チップ２００を覆い、つまり、前記パッケージング層５００は、前記第２チップ２００間のギャップを埋め、かつ第１ウェハ３００の表面の第１誘電体層４２０を覆い、これは、第１誘電体層と接触して、空気と湿気をよりよく隔離するように密封を達成し、それによってパッケージング効果を向上させた。
具体的には、前記パッケージング層５００を、射出成形プロセスによって形成することができる。射出成形プロセスの充填性能がより良く、射出成形剤を、複数の第２チップ２００の間によりよく充填することができ、したがって、第２チップ２００は、良好なパッケージ効果を有する。
他の実施例では、他のプロセスを使用して、前記パッケージング層を形成することもできる。
図７および図８に示すように、前記第１チップ４００に電気的に接続されるスルーホール相互接続構造３０１を、前記第１ウェハ３００内に形成する。
具体的には、図７に示すように、前記第１誘電体層４２０の反対側の前記第１ウェハ３００の表面が背面３１１であり、前記パッケージング方法は、前記第２チップ２００を覆うパッケージング層を形成した後、前記第１ウェハ３００の背面３１１をを介して、前記第１ウェハ３００を薄化処理させるステップをさらに含む。
前記第１ウェハ３００の厚さを薄くするために、前記第１ウェハ３００の背面３１１を薄化処理し、それによって前記第１ウェハ３００の熱放散効果を改善し、また、前記第１ウェハ３００の厚さを薄くすることは、スルーホール相互接続構造を形成する難度を低減し、パッケージングした後のパッケージング構造の全体的な厚さを低減することに利き、それによって前記パッケージング構造の性能を向上させることができる。
本実施例では、前記薄化処理で使用されるプロセスは、背面研削プロセス、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）プロセス、およびウェットエッチングプロセスのうちの１種または複数種であってもよい。
前記薄化処理の停止位置を効果的に制御するために、前記第１ウェハ３００の製造プロセスでは、通常、前記停止位置を制限するためのディープトレンチアイソレーション構造を、前記第１ウェハ３００の半導体基板内に形成し、前記薄化処理プロセスを、前記ディープトレンチアイソレーション構造の底部で停止させる。
別の実施例では、前記第１ウェハの製造プロセスにおいて、中性ドーピングイオン（例えば、酸素イオンおよび窒素イオンの１つまたは２つ）を使用して、前記第１ウェハ３００の半導体基板内に停止領域を形成し、前記薄化処理を前記停止領域の底部で停止させる。
他の実施例では、前記第１ウェハの半導体基板が絶縁体上のシリコン基板または絶縁体上のゲルマニウム基板である場合、前記半導体基板の底部基板層も薄化処理することができ、これは前記絶縁体層の底部でよりよく停止することができる。
なお、前記薄化処理プロセスの後、前記第１ウェハ３００の厚さは、小さすぎても厚すぎてもいけない。前記第１ウェハ３００の厚さが薄すぎる場合、前記第１ウェハ３００の機械的特性はそれに応じて劣り、前記第１ウェハ３００内に形成されるデバイスなどの構造に悪影響を及ぼしやすく、前記第１ウェハ３００の厚さが大きすぎるため、前記パッケージ構造の性能を向上させることに役立たない。このため、本実施例では、薄化処理した後の前記第１ウェハ３００の厚さは、５μｍから１０μｍである。
前記薄化処理の後、前記第１チップ４００に電気的に接続されるスルーホール相互接続構造３０１を、前記第１ウェハ３００内に形成する。前記スルーホール相互接続構造３１０を介して、第１チップ４００と他の回路との間の電気的接続を実現する。前記第１チップ４００と前記第２チップ２００は、チップ相互接続構造３１０をを介して電気的に接続されているので、前記第２チップ２００は、前記チップ相互接続構造３１０、第１チップ４００内に形成された相互接続構造およびスルーホール相互接続構造３０１を介して、他の回路に電気的に接続される。
なお、第１電極４１０を備えた前記第１チップ４００の表面が正面であり、前記正面の反対側の表面が背面である。本実施例の前記スルーホール相互接続構造３１０は、前記背面と接触して、スルーホール相互接続構造３１０と前記第１チップ４００との電気的接続を実現する。
本実施例では、前記スルーホール相互接続構造３０１を、シリコン貫通電極技術によって、前記第１ウェハ３００のシリコン基板に形成させる。他の実施例では、前記スルーホール相互接続構造を、他のプロセスによって形成することもできる。
本実施例では、前記スルーホール相互接続構造３０１の材料は銅である。他の実施例では、前記スルーホール相互接続構造３０１の材料はまた、アルミニウム、タングステンおよびチタンなどの導電性材料であってもよい。
なお、上記パッケージング方法の実施例では、前記第１電極と第２電極とを電気的に接続させるチップ相互接続構造を、前記キャビティ内に形成するステップの前に、前記第２ウェハを剥離する。他の実施例では、前記第１電極と第２電極とを電気的に接続させるチップ相互接続構造を、前記キャビティ内に形成した後、前記第２チップを覆うパッケージング層を形成するステップの前に、前記第２ウェハを剥離することができる。
本発明は、ウェハレベルパッケージング構造をさらに提供する。図８に示すように、本発明のパッケージング構造の一実施例の概略構造図を示す。
前記パッケージング構造は、その中に複数の第１チップ４００が形成された第１ウェハ３００において、前記第１チップ４００の表面に第１電極４１０が設けられ、前記第１ウェハ３００の表面に前記第１電極４１０から露出した第１誘電体層４２０が形成されている、第１ウェハ３００と、前記第１ウェハ３００に接合され、かつ前記複数の第１チップ４００の位置に対応した複数の第２チップ２００において、第１ウェハ３００に面する前記第２チップ２００の表面に第２電極２１０が設けられ、第１ウェハ３００に面する前記第２チップ２００の表面に前記第２電極２１０から露出した第２誘電体層２５０がさらに形成され、前記第２電極２１０と前記第１電極４１０が対向配置される、複数の第２チップ２００と、第１電極４１０と第２電極２１０との間に設けられるチップ相互接続構造３１０と、前記第２チップ２００を覆うパッケージング層５００と、前記第１ウェハ３００内に設けられ、かつ前記第１チップ４００に電気的に接続されるスルーホール相互接続構造３０１と、を含む。
本実施例のパッケージング構造において、第１ウェハ３００内に複数の第１チップ４００が形成され、前記第１チップ４００の表面に第１電極４１０が設けられ、前記パッケージング構造は、前記第１ウェハ３００に接合され、かつ、第１チップ４００に対向する第２チップ２００をさらに含み、前記第２チップ２００の表面に第２電極２１０が設けられ、前記第２電極２１０が前記第１電極４１０と対向配置され、前記第２電極２１０と前記第１電極４１０との間に、第１チップ４００と第２チップ２００との間の電気的接続を実現するためのチップ相互接続構造３１０が形成され、前記第１チップ２００がスルーホール相互接続構造３０１を介して外部回路との電気的接続を実現し、前記第２チップ２００は、前記チップ相互接続構造３１０、第１チップ４００内部の相互接続構造および前記スルーホール相互接続構造３０１を介して、外部回路との電気的接続を実現し、つまり、第２チップ２００に電気的に接続された接続構造を個別に形成する必要がなく、パッケージング構造を単純化した。
前記第１ウェハ３００は、デバイスを製造するために作製されたパッケージングすべきウェハであり、本実施例では、前記第１ウェハ３００はデバイスウェハ（ＣＭＯＳ Ｗａｆｅｒ）である。本実施例では、前記第１ウェハ３００の半導体基板はシリコン基板である。他の実施例では、前記半導体基板の材料は、ゲルマニウム、シリコンゲルマニウム、炭化ケイ素、ガリウムヒ素またはインジウムガリウム化物などの他の材料であってもよい。前記半導体基板はまた、絶縁体上のシリコン基板または絶縁体上のゲルマニウムライニングであってもよい。パッケージング構造において、前記第１ウェハ３００は、薄化処理した後のウェハであり、前記第１ウェハ３００の厚さは、５μｍから１０μｍである。
前記第１ウェハ３００内に形成された複数の第１チップ４００は、同じタイプまたは異なるタイプのチップであってもよい。
なお、前記第１ウェハ３００は、集積回路製造技術で作製することができ、例えば、Ｎ型金属酸化物半導体（Ｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＮＭＯＳ）デバイスおよびＰ型金属酸化物半導体（Ｐ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＰＭＯＳ）デバイスなどのデバイスを、堆積、エッチングなどのプロセスを通じて第１半導体基板上に形成し、誘電体層、金属相互接続構造、および前記金属相互接続構造に電気的に接続されるパッドなどの構造を、前記デバイスに形成し、それにより、少なくとも１つの第１チップ４００を、前記第１ウェハ３００に集積させる。
前記第１チップ４００の表面に設けられる第１電極４１０は、第１チップ４００と他の半導体デバイスとの電気的接続を実現するために用いられる。具体的には、前記第１電極４１０は、リードパッド（Ｐａｄ）であってもよい。
前記第１誘電体層４２０は、チップ相互接続構造３１０を他の部材から絶縁するために使用される。本実施例では、前記第１誘電体層４２０はまた、前記第１ウェハ３００と集積されるチップとの間の物理的接続を実現するための接合層として使用される。
前記第２チップ２００は、ウェハレベルパッケージシステムインパッケージの集積されるチップとして使用され、本実施例のパッケージング構造は、異種集積されたものであり、それに応じて、前記複数の第２チップ２００は、シリコンウェハで作られたチップであってもよく、他の材料で形成されたチップであってもよい。
前記第２チップ２００は複数あり、前記複数の第２チップ２００の機能は異なる。前記第２チップ２００は、集積回路製造技術で作製され、メモリチップ、通信チップ、プロセッサ、またはロジックチップであってもよい。前記第２チップ２００は、通常、半導体基板上に形成されたＮＭＯＳデバイスまたはＰＭＯＳデバイスなどのデバイスを含む。
前記第２チップ２００の表面に設けられる第２電極２１０は、第２チップ２００の電気的接続を実現するためのリードパッド（Ｐａｄ）である。
前記第２誘電体層２５０は、チップ相互接続構造３１０を他の部材から絶縁するために用いられる。本実施例では、前記第２誘電体層２５０はまた、集積されるチップとの間の物理的接続を実現するための接合層として用いられる。
具体的には、本実施例では、前記第２誘電体層２５０は第２酸化物層である。前記第２チップ２００は、前記第１酸化物層および前記第２酸化物層を介して前記第１ウェハ３００に溶融接合されている。溶融接合とは、主に界面の化学力を利用して接合を完了するプロセスであり、前記溶融接合プロセスでは、前記第１酸化物層と第２酸化物層の表面活性が増加し、前記第１酸化物層と第２酸化物層表面のダングリングボンドを増加し、前記第１酸化物層と第２酸化物層の接触面との間に共有接合を形成して共有接合によって接合を実現し、前記第１酸化物層と第２酸化物層との間により高い接合強度を持っているため、本実施例のパッケージング構造の信頼性を向上させた。
他の実施例では、第２チップはまた、前記第１ウェハに接着接合またはガラス誘電体接合されてもよい。
具体的には、接着接合の接合温度は低く、ＣＭＯＳと互換性があり、異種集積プロセスでウェハ接着接合を行う。具体的な接着接合プロセスは、チップと前記ウェハの接合面上に、通常ポリマーである接着剤を形成するステップと、ポリマーをソフトベーキングまたは予備硬化することによって、前記接着剤を非重合、または部分的に重合した状態にするステップと、チップとウェハをキャビティ内に対向配置し、真空引いて、チップをウェハの接合面と接触させるステップと、圧力を加えて、接合される表面をしっかりと接合させるステップを、含む。
ガラス誘電体接合とは、ガラスはんだをウェハに印刷して閉ループを形成し、次にこのカバーをリフローオーブンに入れて予備焼結することを指す。チップを前記閉ループに配置するように、予備焼結されたウェハとチップを位置合わせて配置し、次に、ボンディング装置に入れて焼結し、密封されたキャビティを形成する。ガラス誘電体接合のプロセスが簡単で、接合強度が高く、密封効果が高く、特に大量生産に適している。
本実施例では、前記第１誘電体層４２０および前記第２誘電体層２５０の材料は、酸化ケイ素である。酸化ケイ素材料は、プロセス適合性が比較的に高く、かつ酸化ケイ素が一般的に使用される低コストの材料であるため、酸化ケイ素材料を選択して、プロセスの難度の低減とプロセスコストの削減に有益であり、形成されたパッケージング構造の特性への影響を減らすことに利く。
前記チップ相互接続構造３１０は、電気めっきチップ相互接続構造である。つまり、前記チップ相互接続構造３１０は、電気めっき法によって形成され、電気めっき法によって形成されたチップ相互接続構造３１０は、第１電極４１０と第２電極２１０との間に、良好な充填効果を達成することができ、それにより、第１電極４１０と第２電極２１０との間の電気的接続の信頼性を向上させる。
具体的には、前記チップ相互接続構造３１０の材料は、銅、ニッケル、亜鉛、スズ、銀、金、タングステンおよびマグネシウムの１種または複数種を含む。
前記第２チップ２００を覆う前記パッケージング層５００は、前記第２チップ２００間のギャップを埋め、かつ第１ウェハ３００の表面の第１誘電体層４２０を覆い、これは、第１誘電体層と接触して、空気と湿気をよりよく隔離するように密封を達成し、それによってパッケージング効果を向上させた。
前記第１ウェハ３００内に設けられ、前記第１チップ４００に電気的に接続されるスルーホール相互接続構造３０１である。前記スルーホール相互接続構造３１０を介して、第１チップ４００と他の回路との間の電気的接続を実現する。前記第１チップ４００と前記第２チップ２００は、チップ相互接続構造３１０を介して電気的に接続されているので、前記第２チップ２００は、前記チップ相互接続構造３１０、第１チップ４００内に形成された相互接続構造およびスルーホール相互接続構造３０１を介して、他の回路に電気的に接続される。
第１電極４１０を備えた前記第１チップ４００の表面が正面であり、前記正面の反対側の表面が背面である。本実施例の前記スルーホール相互接続構造３１０は、前記背面と接触して、スルーホール相互接続構造３１０と前記第１チップ４００との電気的接続を実現する。本実施例では、前記第１ウェハ３００はシリコン基板であり、前記スルーホール相互接続構造は、シリコン貫通電極の相互接続構造である。
本実施例では、前記スルーホール相互接続構造３０１の材料は銅である。他の実施例では、前記スルーホール相互接続構造３０１の材料はまた、アルミニウム、タングステンおよびチタンなどの導電性材料であってもよい。
本発明は上記のように開示されているが、本発明はこれに限定されない。当業者は、本発明の精神および範囲から逸脱せずに、様々な変更および修正を行うことができる。したがって、本発明の保護範囲は、特許請求の範囲によって定義される範囲に従うべきである。

Claims (20)

  1. 複数の第１チップが形成されている第１ウェハを提供するステップであって、前記第１チップの表面に第１電極が設けられ、前記第１ウェハの表面に前記第１電極を露出した第１誘電体層が設けられているステップと、
    その表面に第２電極が設けられ、前記第２電極を露出した第２誘電体層が形成されている複数の第２チップを提供するステップと、
    前記第２チップを前記第１ウェハに接合させ、かつ、前記第２チップを前記第１チップの位置に対応させ、前記第１電極と前記第２電極との間にキャビティを形成するように、前記第２誘電体層と前記第１誘電体層を対向配置させるステップと、
    前記第１電極と前記第２電極とを電気的に接続させるチップ相互接続構造を、前記キャビティ内に形成するステップと、
    前記第２チップを覆うパッケージング層を形成するステップと、を含む
    ことを特徴とするウェハレベルパッケージング方法。
  2. 前記第２チップは、前記第２電極を有する表面が正面であり、正面と背向する表面が背面であり、
    前記第２チップを前記第１ウェハに接合する前に、複数の前記第２チップの背面を第２ウェハに仮接合し、
    前記第２チップを覆う前記パッケージング層を形成する前に、前記第２ウェハを剥離する
    ことを特徴とする請求項１に記載のパッケージング方法。
  3. 複数の前記第２チップは、接着層または静電接合によって、前記第２ウェハに仮接合される
    ことを特徴とする請求項２に記載のパッケージング方法。
  4. 前記第１電極と前記第２電極とを電気的に接続させる前記チップ相互接続構造を前記キャビティ内に形成する前に、前記第２ウェハを剥離する
    ことを特徴とする請求項２に記載のパッケージング方法。
  5. 前記チップ相互接続構造を形成してから前記パッケージング層を形成する前に、前記第２ウェハを剥離する
    ことを特徴とする請求項２に記載のパッケージング方法。
  6. 溶融接合、接着接合またはガラス誘電体接合によって、前記第２チップを前記第１ウェハに接合する
    ことを特徴とする請求項１に記載のパッケージング方法。
  7. 前記第１誘電体層と前記第２誘電体層の材料は、両方とも酸化ケイ素である
    ことを特徴とする請求項１または６に記載のパッケージング方法。
  8. 前記第２チップを覆う前記パッケージング層を形成するステップは、射出成形プロセスによって、前記パッケージング層を形成するステップを含む
    ことを特徴とする請求項１に記載のパッケージング方法。
  9. 前記第１誘電体層と背向する前記第１ウェハの表面が背面であり、
    前記パッケージング層を形成した後に、前記第１ウェハの背面を薄化処理させ、
    スルーホール相互接続構造を、薄化処理された前記第１ウェハ内に形成する
    ことを特徴とする請求項１に記載のパッケージング方法。
  10. 前記第１電極は、前記第１チップの端部に設けられ、
    前記第２電極は、前記第２チップの端部に設けられ、
    前記第２誘電体層と前記第１誘電体層を対向配置させるとき、前記第２チップと前記第１チップが対向配置され、前記第１電極、前記第１誘電体層、前記第２誘電体層および前記第２チップによりキャビティが囲まれ、
    かつ、前記第２電極と前記第１誘電体層の間位置する前記キャビティには、開口が形成される
    ことを特徴とする請求項１に記載のパッケージング方法。
  11. 電気めっきプロセスによって、前記チップ相互接続構造を形成する
    ことを特徴とする請求項１に記載のパッケージング方法。
  12. 前記電気めっきプロセスは、無電解めっきである
    ことを特徴とする請求項１１に記載のパッケージング方法。
  13. 前記チップ相互接続構造の材料は、銅、ニッケル、亜鉛、スズ、銀、金、タングステンおよびマグネシウムの一つまたは複数を含む
    ことを特徴とする請求項１に記載のパッケージング方法。
  14. 複数の第１チップが形成されている第１ウェハであって、前記第１チップの表面に第１電極が設けられ、前記第１ウェハの表面に前記第１電極を露出した第１誘電体層が設けられる第１ウェハと、
    前記第１ウェハに接合され、かつ、前記複数の第１チップの位置に対応した複数の第２チップであって、前記第１ウェハに対向する前記第２チップの表面に、前記第１電極に対向配置される第２電極が設けられ、前記第１ウェハに対向する前記第２チップの表面上に、前記第２電極を露出した第２誘電体層がさらに形成されている複数の第２チップと、
    前記第１電極と前記第２電極との間に形成されるチップ相互接続構造と、
    前記第２チップを覆うパッケージング層と、を含む
    ことを特徴とするウェハレベルパッケージング構造。
  15. 前記第２チップは、溶融接合、接着接合またはガラス誘電体で、前記第１ウェハに接合されている
    ことを特徴とする請求項１４に記載のパッケージング構造。
  16. 前記第１誘電体層および前記第２誘電体層の材料は、両方とも酸化ケイ素である
    ことを特徴とする請求項１４または１５に記載のパッケージング構造。
  17. 前記パッケージング層は、射出成形層である
    ことを特徴とする請求項１４に記載のパッケージング構造。
  18. 前記チップ相互接続構造は、電気めっきチップ相互接続構造である
    ことを特徴とする請求項１４に記載のパッケージング構造。
  19. 前記チップ相互接続構造の材料は、銅、ニッケル、亜鉛、スズ、銀、金、タングステンおよびマグネシウムの一つまたは複数を含む
    ことを特徴とする請求項１４に記載のパッケージング構造。
  20. 前記第１ウェハの厚さは、５μｍ〜１０μｍである
    ことを特徴とする請求項１４に記載のパッケージング構造。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113937017A (zh) * 2020-07-14 2022-01-14 中芯集成电路（宁波）有限公司上海分公司 晶圆级封装方法
KR20230012365A (ko) 2021-07-15 2023-01-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN113691233A (zh) * 2021-08-27 2021-11-23 中国电子科技集团公司第二十六研究所 一种高可靠性晶圆级封装的声表滤波器结构及其制备方法
CN114883440A (zh) * 2022-05-19 2022-08-09 史先德 一种适用于深海高压强环境下的感光芯片封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311188A1 (en) * 2014-04-24 2015-10-29 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Methods of Fabrication and Testing of Three-Dimensional Stacked Integrated Circuit System-In-Package
JP2015233049A (ja) * 2014-06-09 2015-12-24 株式会社ディスコ 積層デバイスの製造方法
JP2016171212A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5988485A (en) 1998-03-17 1999-11-23 Advanced Micro Devices, Inc. Flux cleaning for flip chip technology using environmentally friendly solvents
US6926190B2 (en) 2002-03-25 2005-08-09 Micron Technology, Inc. Integrated circuit assemblies and assembly methods
DE10303588B3 (de) 2003-01-29 2004-08-26 Infineon Technologies Ag Verfahren zur vertikalen Montage von Halbleiterbauelementen
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311188A1 (en) * 2014-04-24 2015-10-29 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Methods of Fabrication and Testing of Three-Dimensional Stacked Integrated Circuit System-In-Package
JP2015233049A (ja) * 2014-06-09 2015-12-24 株式会社ディスコ 積層デバイスの製造方法
JP2016171212A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体装置の製造方法

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