CN113937017A - 晶圆级封装方法 - Google Patents

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Abstract

一种晶圆级封装方法，方法包括：提供形成有多个第一芯片的第一器件晶圆，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一互连电极和外接电极；形成覆盖所述外接电极的遮挡层；提供多个第二芯片，所述第二芯片的表面具有裸露的第二互连电极；利用键合层将所述第二芯片键合于所述第一芯片的第一表面上，所述第二互连电极和第一互连电极上下相对，围成空腔，且所述第二芯片露出所述外接电极；形成所述遮挡层后，形成填充于所述空腔中的芯片互连结构；形成所述芯片互连结构后，去除所述遮挡层。本发明在实现晶圆级封装的同时，提高封装可靠性、降低封装成本。

Description

晶圆级封装方法
技术领域
本发明实施例涉及半导体封装技术领域，尤其涉及一种晶圆级封装方法。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ball gridarray，BGA)、芯片尺寸封装(chip scale package，CSP)、晶圆级封装(wafer levelpackage，WLP)、三维封装(3D)和系统封装(system in package，SiP)。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用三维立体堆叠模式的晶圆级系统封装(wafer level package systemin package，WLPSIP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
在晶圆级系统封装工艺中，不仅需要将两片裸芯片键合在一起以实现物理连接，同时还需要连接其互连引线，从而实现电性连接。
发明内容
本发明实施例解决的问题是提供一种晶圆级封装方法，在实现晶圆级封装的同时，提高封装可靠性、降低封装成本。
为解决上述问题，本发明实施例提供一种晶圆级封装方法，包括：提供形成有多个第一芯片的第一器件晶圆，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一互连电极和外接电极；形成覆盖所述外接电极的遮挡层；提供多个第二芯片，所述第二芯片的表面具有裸露的第二互连电极；利用键合层将所述第二芯片键合于所述第一芯片的第一表面上，所述第二互连电极和第一互连电极上下相对，围成空腔，且所述第二芯片露出所述外接电极；形成所述遮挡层后，形成填充于所述空腔中的芯片互连结构；形成所述芯片互连结构后，去除所述遮挡层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供形成有多个第一芯片的第一器件晶圆以及第二芯片，第一芯片的第一表面具有裸露的且相间隔的第一互连电极和外接电极，第二芯片的表面具有裸露的第二互连电极，形成覆盖外接电极的遮挡层后，利用键合层将第二芯片键合于第一表面上，第二互连电极和第一互连电极上下相对，围成空腔，且第二芯片露出外接电极，随后形成填充于空腔中的芯片互连结构；其中，本发明实施例通过形成填充于空腔中的芯片互连结构，从而实现晶圆级封装，而且，在形成芯片互连结构的过程中，所述遮挡层用于保护外接电极，以免外接电极暴露在形成芯片互连结构的环境中，从而避免在外接电极表面形成外接互连凸块，由于芯片互连结构具有一定的体积，这相应能否避免外接互连凸块与芯片互连结构发生连接的问题，这降低了第一互连电极和外接电极发生电连接的概率，进而提高封装可靠性，此外，第二芯片键合于第一芯片表面，并露出外接电极，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势；综上，本发明实施例在实现晶圆级封装的同时，提高封装可靠性、降低封装成本。
可选方案中，遮挡层与所述外接电极的刻蚀选择比大于10:1，从而在去除所述遮挡层时，对外接电极的损伤较小，保持外接电极的表面平坦度，从而保证后续焊线粘结可靠性。
可选方案中，去除所述遮挡层的工艺包括等离子体氧化工艺和等离子体氮化工艺中的一种或两种，通过在含氧气体(例如，氧气)或含氮气体(例如，氮气)条件下的气化方式去除遮挡层，不容易损伤外接电极，保持外接电极的表面平坦度，从而保证后续焊线粘结可靠性。
附图说明
图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
在集成电路封装领域中，需要将两种不同功能或者结构的裸芯片集成在一起，也就是采用三维立体堆叠模式的SIP，这种封装不仅需要将两片裸芯片键合以实现物理连接，同时还需要实现两者的电性连接。
其中，最典型的封装方式可以是：1)通过固化胶将上下裸芯片立体堆叠至基板上，并采用引线互连(wire bond)工艺将两个裸芯片的引线焊盘引线至基板上；2)通过固化胶将上下裸芯片立体堆叠至基板上，并采用wire bond工艺将上裸芯片的引线焊盘引线至下裸芯片的引线焊盘上，再将下裸芯片的引线焊盘引线至基板上；3)通过预制于上裸芯片表面的凸点焊(bump)或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用wire bond将下裸芯片的引线焊盘引线至基板上；4)通过预制于上裸芯片表面的凸点焊或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用预制于下裸芯片内的硅通孔互连(TSV)结构将下裸芯片的引线焊盘连至下裸芯片的背面。
其中，凸点倒装焊接工艺得到越来越多的应用，但是，该工艺容易造成高成本、低效率和高难度的不必要的工艺模块，因此，目前仍具有降低总体加工成本、以及提高成品率的空间。
为了解决所述技术问题，本发明实施例提供形成有多个第一芯片的第一器件晶圆以及第二芯片，第一芯片的第一表面具有裸露的且相间隔的第一互连电极和外接电极，第二芯片的表面具有裸露的第二互连电极，形成覆盖外接电极的遮挡层后，利用键合层将第二芯片键合于第一表面上，第二互连电极和第一互连电极上下相对，围成空腔，且第二芯片露出外接电极，随后形成填充于空腔中的芯片互连结构；其中，本发明实施例通过形成填充于空腔中的芯片互连结构，从而实现晶圆级封装，而且，在形成芯片互连结构的过程中，所述遮挡层用于保护外接电极，以免外接电极暴露在形成芯片互连结构的环境中，从而避免在外接电极表面形成外接互连凸块，由于芯片互连结构具有一定的体积，这相应能否避免外接互连凸块与芯片互连结构发生连接的问题，这降低了第一互连电极和外接电极发生电连接的概率，进而提高封装可靠性，此外，第二芯片键合于第一芯片表面，并露出外接电极，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势；综上，本发明实施例在实现晶圆级封装的同时，提高封装可靠性、降低封装成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
参考图1，提供形成有多个第一芯片110的第一器件晶圆(CMOS Wafer)100，第一芯片110包括相对的第一表面110a和第二表面110b，第一表面110a具有裸露的且相间隔的第一互连电极130和外接电极120。
所述封装方法用于实现晶圆级系统封装，第一器件晶圆100用于在后续工艺中与待集成芯片进行键合。
本实施例中，第一器件晶圆100采用集成电路制作技术所制成，第一器件晶圆100包括衬底。作为一种示例，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，第一器件晶圆100包括相对的晶圆正面和晶圆背面，晶圆背面指的是第一器件晶圆100中衬底的底部表面。
第一器件晶圆100中形成有多个第一芯片110，第一芯片110的第一表面110a具有第一互连电极130和外接电极120，且在第一表面110a的边缘处，第一互连电极130和外接电极120被裸露。其中，第一表面110a与晶圆正面为同一表面，第一互连电极130和外接电极120均为第一芯片110的互连引线焊盘(Pad)，用于实现第一芯片110与其他芯片或电路结构的电连接。
本实施例中，第一互连电极130和外接电极120与第一芯片110中不同的电路结构电连接。
本实施例中，后续在第一芯片110上键合第二芯片，第一互连电极130用于实现与第二芯片的电连接。外接电极120用于将第一芯片110和第二芯片构成的堆叠体的电性引出，从而实现该堆叠体与其他具有电路结构的基板的电连接。
需要说明的是，第一互连电极130和外接电极120露出的位置利用介质层(未标示)进行保护以防止短路，且在第一器件晶圆100的制作过程中，通过对介质层进行刻蚀以暴露第一互连电极130和外接电极120，因此，第一互连电极130和外接电极120的表面低于第一表面110a，即第一表面110a形成有分别露出第一互连电极130和外接电极120的凹槽。
还需要说明的是，为了便于图示，本实施例以第一器件晶圆100中形成有五个第一芯片110为例进行说明。但第一芯片110的数量不仅限于五个。
参考图2，形成覆盖外接电极120的遮挡层150。
所述遮挡层150用于保护外接电极120。
后续会在第一表面110a上键合第二芯片，第二芯片的第二互连电极和第一互连电极130上下相对，围成空腔，且第二芯片露出外接电极，随后形成填充于空腔中的芯片互连结构；在形成芯片互连结构的过程中，所述遮挡层150用于保护外接电极120，以免外接电极120暴露在形成芯片互连结构的环境中，从而避免在外接电极120表面形成外接互连凸块，由于芯片互连结构具有一定的体积，这相应能否避免外接互连凸块与芯片互连结构发生连接的问题，这降低了第一互连电极130和外接电极120发生电连接的概率，进而提高封装可靠性。例如，当采用电镀工艺形成填充于空腔中的芯片互连结构时，在电镀工艺过程中，所述遮挡层能够防止在外接电极120的表面进行电镀，从而避免在外接电极120表面形成外接互连凸块，由于电镀工艺形成的电镀体均具有一定的体积，这相应能否避免外接互连凸块与芯片互连结构发生连接的问题。
需要说明的是，后续会在第一互连电极130表面进行电镀，因此，为了减小遮挡层150的形成对后续电镀工艺的影响，形成遮挡层150的工艺对第一互连电极130的损伤小。而且，后续还会去除遮挡层150，相应的，去除遮挡层150的工艺对第一互连电极130的损伤小，且能够保持第一互连电极130的表面平坦度，从而保证后续电镀工艺的可靠性。
同理，后续去除所述遮挡层150时，对外接电极120的损伤较小，且能够保持外接电极120的表面平坦度，从而保证后续焊线粘结可靠性。
因此，遮挡层150的材料满足：遮挡层150与第一互连电极130的刻蚀选择比大于10:1，遮挡层150与外接电极120的刻蚀选择比大于10:1。
本实施例中，所述遮挡层150的材料包括聚酰亚胺(polyimide，PI)和含碳介质中的一种或两种。
聚酰亚胺为有机材料，因此，聚酰亚胺层的去除工艺对第一互连电极130和外接电极120的损伤较小。含碳介质能够与气相刻蚀剂相反应以形成气体，去除含碳介质的工艺对第一互连电极130和外接电极120的损伤也较小。作为一种示例，含碳介质可以包括非晶碳。
作为一种示例，所述遮挡层150的材料为聚酰亚胺。
具体地，形成遮挡层150的步骤包括：在第一器件晶圆100上沉积遮挡材料层；刻蚀外接电极120露出的其余区域的遮挡材料层，形成遮挡层150。
本实施例中，遮挡层150与第一互连电极130的刻蚀选择比，因此，刻蚀外接电极120露出的其余区域的遮挡材料层的步骤中，对第一互连电极130的损伤小。
需要说明的是，遮挡层150的厚度不宜过小，也不宜过大。如果遮挡层150的厚度过小，在后续的电镀工艺过程中，金属离子容易透过遮挡层150与外接电极120接触，从而容易在外接电极120表面形成随机分布的电镀层，进而导致外接电极120的表面平坦度下降，相应影响后续焊线粘结可靠；如果遮挡层150的厚度过大，则刻蚀遮挡材料层以及后续去除遮挡层150所需的工艺时间较长，不利于提高封装效率，而且，在去除遮挡层150时，第一互连电极130长时间暴露在去除遮挡层150的工艺环境中，第一互连电极130受损的概率变高。为此，本实施例中，遮挡层150的厚度为0.1微米至1微米。例如，遮挡层150的厚度可以为0.3微米、0.5微米、0.7微米或0.9微米。
参考图3，提供多个第二芯片200，第二芯片200的表面具有裸露的第二互连电极210。
第二芯片200作为晶圆级系统封装中的待集成芯片。
第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第二芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片等功能芯片。
后续将多个第二芯片200集成于第一器件晶圆100上，并在第一器件晶圆100上完成封装集成制程，以实现晶圆级封装，从而大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显降低工作量与设备需求。
本实施例中，第二芯片200的数量与第一芯片110的数量相同。在其他实施例中，第一芯片和第二芯片的数量也可以不同。
本实施例中，第二芯片200采用集成电路制作技术所制成，第二芯片200包括衬底。对第二芯片200的衬底的描述，可结合参考前述对第一芯片110的相关描述，在此不再赘述。
第二芯片200的表面具有第二互连电极210，且在第二芯片200的表面边缘处，第二互连电极210被裸露，第二互连电极210为第二芯片200的互连引线焊盘。本实施例中，第二芯片200包括相对的芯片正面和芯片背面，第二互连电极210位于芯片正面，即芯片正面露出第二互连电极210。其中，芯片背面指的是第二芯片200中衬底的底部表面。
需要说明的是，第二芯片200可以具有第一芯片110类似的表面结构，第二互连电极210露出的位置利用介质层(未标示)进行保护以防止短路，且第二互连电极210的表面低于第二芯片200的表面，即第二芯片200的表面形成有露出第二互连电极210的凹槽。
还需要说明的是，第二芯片200的尺寸小于第一芯片110的尺寸，从而在将第二芯片200键合至第一芯片110上后，第二芯片200能够露出第一芯片110的外接电极120。
继续参考图3，利用键合层140将第二芯片200键合于第一芯片110的第一表面110a(如图1所示)上，第二互连电极210和第一互连电极130上下相对，围成空腔10，且第二芯片200露出第一芯片110的外接电极120。
通过将第二芯片200键合于第一芯片110上，实现第二芯片200与第一晶圆100的系统集成。
而且，第二芯片200键合于第一表面110a上，以便于实现第二芯片200与第一芯片110的电连接。
此外，第二芯片200露出第一芯片110的外接电极120，使所述封装方法能够与打线工艺相兼容，也就是说，能够为连接外接电极120的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，且不会导致封装结构高度的增加。
本实施例中，在键合后，第二互连电极210和第一互连电极130上下相对，围成空腔10，第二互连电极210和第一互连电极130位于空腔10内。
空腔10用于为后续形成电连接第二互连电极210和第一互连电极130的芯片互连结构提供空间位置。第一互连电极130所在的凹槽和第二互连电极210所在的凹槽扣合形成空腔10，空腔10不密闭，以便于电镀体能够填充至空腔10中。
作为一种示例，每个第二芯片200以芯片级的方式单独与第一器件晶圆100上对应的第一芯片110实施键合，以便于能够精准地将每个第二芯片200键合至预设的位置处。
本实施例中，利用键合层140将第二芯片200键合于第一表面110a上。键合层140具有一定厚度，以便于形成不密闭的空腔10。
本实施例中，键合层140具有粘性，从而能够实现黏着键合，黏着键合的键合温度低，有利于减小对芯片性能的影响，而且，黏着键合的工艺简单。
具体地，键合层140的材料为光敏材料，从而能够通过光刻工艺实现图形化，进而降低对电极的损伤。
本实施例中，键合层140为干膜(Dry Film)。在其他实施例中，也可以采用其他类型的粘接层，例如，粘片膜(Die Attach Film，DAF)。
如图2所示，本实施例中，在键合之前，在第一互连电极130和外接电极120露出的第一表面110a形成所述键合层140。
键合层140形成于第一器件晶圆100上，从而能够在同一步骤中，在多个第一芯片110上形成键合层140，进而提高封装效率。
而且，键合层140露出第一互连电极130和外接电极120，从而形成不密闭的空腔10。
需要说明的是，键合层140的厚度不宜过小，也不宜过大。如果键合层140的厚度过小，容易导致键合层140的粘接力不足，从而降低第二芯片200与第一器件晶圆100的键合强度，而且，键合层140的厚度会影响空腔10的高度，如果键合层140的厚度过小，则容易导致空腔10的高度过小，从而增加后续电镀体填充于空腔10时的难度；如果厚度过大，则相应会导致后续所形成封装结构的厚度过大，不利于器件小型化的发展。为此，本实施例中，键合层140的厚度是5微米至50微米。例如，键合层140的厚度可以为10微米、20微米、30微米或40微米。
本实施例中，在形成遮挡层150之后，形成键合层140。通过先形成遮挡层150，从而利用遮挡层150对外接电极120起到保护作用，进而避免形成键合层140的工艺对外接电极120造成影响。
在其他实施例中，根据工艺需求，也可以在第二芯片上形成键合层后，再将第二芯片键合至第一芯片上。
本实施例中，利用光学对准工艺实现键合。
在第二芯片200和第一器件晶圆100的制备过程中，第二芯片200和第一芯片110的表面有相对应的光学对准标记，因此，能够采用光学对准工艺实现键合，从而有利于提高键合精度。
其中，所述光学对准工艺采用的光源包括红外光源或可见光源。作为一种示例，所述光学对准工艺采用红外光源，以进一步提高对准精度。
在其他实施例中，根据实际情况，也可以采用机械对准的方式实现键合。例如，当芯片表面未形成有对准标记时。
需要说明的是，本实施例以黏着键合为例进行说明，在其他实施例中，还可以采用其他键合方式将第二芯片键合至第一器件晶圆上，例如，通过氧化硅-氧化硅熔融键合的方式实现键合，相应的，用于实现键合的介质层作为键合层，介质层可以为氧化硅层。
还需要说明的是，本实施例中，在将第二芯片键合至第一器件晶圆100上之前，形成遮挡层150，以便于遮挡材料层的沉积和刻蚀，从而降低了形成遮挡层150的工艺难度，且有利于将第一互连电极130表面的遮挡材料层去除干净，从而露出第一互连电极130。
在其他实施例中，根据实际情况，也可以在键合之后，形成覆盖外接电极的遮挡层，或者，在第一器件晶圆上形成键合层之后，在键合之前，形成覆盖外接电极的遮挡层。
参考图4，形成遮挡层150后，形成填充于空腔10(如图3所示)中的芯片互连结构31。
芯片互连结构31用于实现第一互连电极130和第二互连电极210之间的电连接，从而实现第二芯片200和第一器件晶圆100的互连封装。
而且，本实施例通过形成填充于空腔10中的芯片互连结构31，从而能够实现晶圆级封装。
本实施例中，利用电镀工艺形成芯片互连结构31，通过电镀工艺，可在空腔10中实现良好的填充效果，从而提高电连接的可靠性，相应提高了封装可靠性，而且，通过选用电镀工艺，能够实现晶圆级封装。
本实施例中，进行电镀工艺，使电镀体从第二芯片200的边界填充至空腔10中，空腔10中的电镀体与第一互连电极130和第二互连电极210均相接触，从而实现第一互连电极130和第二互连电极210的电连接。
其中，由于外接电极120被遮挡层150覆盖，电镀体无法沉积在外接电极120表面，因此，电镀体仅填充于空腔10中。
本实施例中，电镀工艺为无极电镀(即化学镀)。具体地，键合后的第二芯片200和第一器件晶圆100放置到含有金属离子的溶液(例如，化学镀银、镀镍、镀铜等溶液)中，不需要通电，根据氧化还原反应原理，利用强还原剂使金属离子还原成金属而沉积在第一互连电极130和第二互连电极210的表面，形成致密金属镀层，经过一段反应时间之后，金属镀层将空腔10填满，从而形成芯片互连结构31。
通过采用无极电镀，不需要通电，电镀体沉积在裸露的电极表面，从而减小对电极在芯片内部的互连方式的要求，工艺灵活性更高。
本实施例中，芯片互连结构31的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
参考图5，形成芯片互连结构31后，去除遮挡层150(如图4所示)。
去除遮挡层150，露出外接电极120，从而为后续实现外接电极120与其他基板、芯片或互连结构的电连接做准备。
本实施例中，根据遮挡层150的材料，去除遮挡层150的工艺包括等离子体氧化工艺和等离子体氮化工艺中的一种或两种，与刻蚀工艺相比，通过在含氧气体(例如，氧气)或含氮气体(例如，氮气)条件下的气化方式去除遮挡层150，不容易损伤外接电极120，能够保持外接电极120的表面平坦度，从而保证后续焊线粘结可靠性。
本实施例中，遮挡层150的材料为含碳介质，因此，采用等离子体氧化工艺去除遮挡层150。等离子体氧化工艺采用的含氧气体(例如，氧气)能够将含碳介质氧化为二氧化碳，从而将反应副产物直接排除反应腔室，因此，对电极的损伤较小，而且，还有利于降低产生遮挡层150残留或反应副产物的概率。
在其他实施例中，当遮挡层的材料为聚酰亚胺时，则采用等离子体氧化工艺，去除遮挡层。
参考图6，形成芯片互连结构31后，切割第一器件晶圆100(如图5所示)形成芯片模块(未标示)，所述芯片模块包括键合在一起的第二芯片200和第一芯片110。
切割第一器件晶圆100后，第二芯片200与相对应的第一芯片110构成独立的芯片模块，从而为后续将芯片模块固定至其他基板上做准备。
第一器件晶圆100中通常设有纵横交错的切割道(scribe line)，且该切割道设置于第一器件晶圆100上任意相邻的两个第一芯片110之间，因此，沿切割道对第一器件晶圆100进行切割。
本实施例中，先从第一表面110a(如图1所示)对第一芯片110之间的第一器件晶圆100进行部分刻蚀，形成沟槽(图未示)，然后对第二表面110b(如图1所示)进行背面减薄处理，以暴露出沟槽，从而将各个第一芯片110分离。
由于刻蚀工艺具有范围较宽的工艺窗口，因此能够刻蚀出较窄的切割道，从而能够降低第二芯片200和芯片互连结构31受损的概率，也能够改善第一芯片110的崩边现象，降低第一芯片110内部的有效电路受损的概率，从而有利于获得完好的独立堆叠体，进而有利于提高封装可靠性。
而且，对第二表面110b进行背面减薄处理，可实现更轻、更薄以及体积更小的晶圆级芯片封装。
在其他实施例中，也可以采用激光切割的方式或者机械切割的方式进行切割。
需要说明的是，本实施例中，第二芯片200以芯片级的方式键合于第一器件晶圆100上。在其他实施例中，第二芯片也可以以晶圆级的方式键合于第一器件晶圆上。
具体地，提供多个第二芯片200的步骤中，第二芯片200位于第二器件晶圆中；在键合的步骤中，相应将第二器件晶圆键合至第一器件晶圆上。因此，切割第一器件晶圆之前，所述封装方法还包括：切割第二器件晶圆，分离各个第二芯片200。
作为一种示例，在形成芯片互连结构之前，切割第二器件晶圆，分离各个第二芯片200。通过先切割第二器件晶圆，能够更好地暴露空腔，以便于芯片互连结构的材料进入空腔中。对第二器件晶圆的切割工艺的描述，可参考前述对第一器件晶圆的切割工艺的相应描述，在此不再赘述。
参考图7，切割第一器件晶圆100(如图5所示)后，所述封装方法还包括：将芯片模块粘接至基板300上，基板300中具有电路结构310。
具体地，将第一芯片110的第二表面110b(如图1所示)粘接至基板300上。
通过将第二表面110b粘接至基板300上，从而为后续的打线工艺做准备，以便于利用基板300中的电路结构310向由第一芯片110和第二芯片200构成的堆叠体提供电路信号，或者，利用基板300中的电路结构310实现该堆叠体与其他芯片或其他基板的电连接。
本实施例中，基板300可以为PCB板(printed circuit board，印刷电路板)。在其他实施例中，基板也可以为FPC板(flexible printed circuit board，柔性电路板)或转接(interposer)板等其他类型的基板。
本实施例中，通过粘合层230，将第二表面110b粘接至基板300上。作为一种示例，粘合层230可以为粘片膜。
需要说明的是，本实施例中，在形成芯片互连结构31之后，切割第一器件晶圆100之前，去除遮挡层150，从而能够同时去除各个外接电极120上的遮挡层150，进而提高封装效率。
在其他实施例中，根据工艺需求，也可以在将第一芯片的第二表面粘接至基板上后，去除遮挡层，从而降低外接电极被氧化的概率，进而有利于提高后续打线(wire bond)工艺的可靠性。
继续参考图7，去除遮挡层150(如图4所示)之后，利用打线(wire bond)工艺形成焊线220，焊线220电连接外接电极120与基板300中的电路结构310。
焊线220使得外接电极120与电路结构310实现电连接，从而实现由第一芯片110和第二芯片200构成的独立芯片模块和基板300的系统集成。
打线工艺是集成电路封装工艺中最常采用的电路连接方式，其方式使将细金属线或金属带按顺序打在芯片与引脚架或封装基板的键合点上而形成电路连接。打线工艺与目前封装工艺的兼容性较高，具有工艺简单、成本低的优势，因此，通过采用打线工艺，有利于降低封装成本。
本实施例中，焊线220为金属导线，例如为：金线或铝线。
本实施例中，焊线220的最高处低于第二芯片200背向第一芯片110的表面。后续制程还会形成至少覆盖芯片互连结构31和焊线220的覆盖层，通过使焊线220的最高处低于第二芯片200背向第一芯片110的表面，能够将芯片互连结构31和焊线220均掩埋在覆盖层中，同时，易于使得封装结构的厚度较小。
在其他实施例中，焊线的最高处也可以和第二芯片背向芯片的表面齐平。
参考图8，形成焊线220后，所述封装方法还包括：形成至少覆盖芯片互连结构31和焊线220的覆盖层250。
覆盖层250对第一芯片110和第二芯片200起到固定作用，用于使第一芯片110和第二芯片200实现封装集成。而且，覆盖层250用于实现对芯片互连结构31和焊线220的绝缘、密封以及保护。
因此，覆盖层250的材料为绝缘材料。本实施例中，覆盖层250的材料包括介电材料和塑封材料中的一种或两种，介电材料可以为氧化硅、氮化硅或者其他介电材料。
本实施例中，覆盖层250的材料为塑封材料。具体地，覆盖层250的材料可以为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。
作为一种示例，可以采用注塑(injection molding)工艺形成覆盖层250。
本实施例中，覆盖层250还覆盖第二芯片200背向第一芯片110的表面，从而将第二芯片200、第一芯片110、芯片互连结构31和焊线220均掩埋在内，进而有利于提高封装可靠性。
在其他实施例中，覆盖层的顶面也可以和第二芯片背向第一芯片的表面齐平，或者，覆盖层覆盖第二芯片的部分侧壁。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种晶圆级封装方法，其特征在于，包括：
提供形成有多个第一芯片的第一器件晶圆，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一互连电极和外接电极；
形成覆盖所述外接电极的遮挡层；
提供多个第二芯片，所述第二芯片的表面具有裸露的第二互连电极；
利用键合层将所述第二芯片键合于所述第一芯片的第一表面上，所述第二互连电极和第一互连电极上下相对，围成空腔，且所述第二芯片露出所述外接电极；
形成所述遮挡层后，形成填充于所述空腔中的芯片互连结构；
形成所述芯片互连结构后，去除所述遮挡层。
2.如权利要求1所述的晶圆级封装方法，其特征在于，所述晶圆级封装方法还包括：形成所述芯片互连结构后，切割所述第一器件晶圆形成芯片模块，所述芯片模块包括键合在一起的所述第二芯片和所述第一芯片。
3.如权利要求2所述的晶圆级封装方法，其特征在于，切割所述第一器件晶圆后，所述晶圆级封装方法还包括：将所述芯片模块粘接至基板上，所述基板中具有电路结构；
利用打线工艺形成焊线，所述焊线电连接所述外接电极与所述电路基板中的电路结构。
4.如权利要求1所述的晶圆级封装方法，其特征在于，采用电镀工艺形成所述芯片互连结构，所述电镀工艺包括无极电镀工艺。
5.如权利要求1所述的晶圆级封装方法，其特征在于，在键合之前，形成所述遮挡层。
6.如权利要求2所述的晶圆级封装方法，其特征在于，在形成所述芯片互连结构之后，切割所述第一器件晶圆之前，去除所述遮挡层。
7.如权利要求1所述的晶圆级封装方法，其特征在于，所述遮挡层与所述第一互连电极的刻蚀选择比大于10:1，所述遮挡层与所述外接电极的刻蚀选择比大于10:1。
8.如权利要求1所述的晶圆级封装方法，其特征在于，所述遮挡层的材料包括聚酰亚胺和含碳介质中的一种或两种。
9.如权利要求1所述的晶圆级封装方法，其特征在于，去除所述遮挡层的工艺包括等离子体氧化工艺和等离子体氮化工艺中的一种或两种。
10.如权利要求1所述的晶圆级封装方法，其特征在于，形成所述遮挡层的步骤包括：在所述第一器件晶圆上沉积遮挡材料层；刻蚀所述外接电极露出的其余区域的所述遮挡材料层，形成遮挡层。
11.如权利要求1所述的晶圆级封装方法，其特征在于，所述遮挡层的厚度为0.1微米至1微米。
12.如权利要求1所述的晶圆级封装方法，其特征在于，所述键合层包括干膜或粘片膜，所述键合层的厚度是5微米至50微米。
13.如权利要求1所述的晶圆级封装方法，其特征在于，每个所述第二芯片单独与所述第一器件晶圆上对应的所述第一芯片实施键合。
14.如权利要求1所述的晶圆级封装方法，其特征在于，提供所述多个第二芯片的步骤中，所述第二芯片位于第二器件晶圆中；
在键合的步骤中，将所述第二器件晶圆键合至所述第一器件晶圆上。
15.如权利要求14所述的晶圆级封装方法，其特征在于，在形成所述芯片互连结构之前，所述晶圆级封装方法还包括：切割所述第二器件晶圆，分离各个所述第二芯片。
16.如权利要求1所述的晶圆级封装方法，其特征在于，利用光学对准工艺实现键合。
17.如权利要求3所述的晶圆级封装方法，其特征在于，形成所述焊线后，所述晶圆级封装方法还包括：形成至少覆盖所述芯片互连结构和焊线的覆盖层。
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