CN110875201B - 晶圆级封装方法以及封装结构 - Google Patents
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Abstract
本发明提供一种晶圆级封装方法和封装结构，所述晶圆级封装方法包括：提供器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片包括第一电极，且所述第一电极由所述器件晶圆露出，所述器件晶圆露出所述第一电极的面为晶圆正面；提供多个第二芯片，所述第二芯片包括第二电极，且所述第二电极由所述第二芯片露出，所述第二芯片露出所述第二电极的面为芯片正面，与所述芯片正面相背的面为芯片背面；使所述第二芯片的芯片背面键合于所述第一芯片之间的晶圆正面；在所述第二芯片的侧壁上形成绝缘侧墙；形成保形覆盖所述芯片正面、绝缘侧墙和晶圆正面的导电层。本发明仅通过一层导电层实现了第一芯片和第二芯片之间的电性连接，工艺较为简单。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶圆级封装方法以及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)。与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺。比如：采用键合工艺实现待集成芯片与晶圆之间的物理连接，通过电镀技术实现半导体器件之间的电性连接，通过硅通孔(Through-SiliconVia，TSV)实现芯片与外部电路的电性连接。
但是，目前晶圆级系统封装的电性连接的方法有待进一步简化。
发明内容
本发明解决的问题是提供一种晶圆级封装方法以及封装结构，简化封装工艺。
本发明提供一种晶圆级封装方法，包括：提供器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片包括第一电极，且所述第一电极由所述器件晶圆露出，所述器件晶圆露出所述第一电极的面为晶圆正面；提供多个第二芯片，所述第二芯片包括第二电极，且所述第二电极由所述第二芯片露出，所述第二芯片露出所述第二电极的面为芯片正面，与所述芯片正面相背的面为芯片背面；使所述第二芯片的芯片背面键合于所述第一芯片之间的晶圆正面；在所述第二芯片的侧壁上形成绝缘侧墙；形成保形覆盖所述芯片正面、绝缘侧墙和晶圆正面的导电层。
可选的，所述在所述第二芯片的侧壁上形成绝缘侧墙的步骤包括：形成保形覆盖所述第二芯片和第二芯片之间晶圆正面的绝缘层；去除第二芯片正面和晶圆正面的绝缘层，保留在第二芯片侧壁上的绝缘层构成所述绝缘侧墙。
可选的，通过干法刻蚀去除第二芯片正面和晶圆正面的绝缘层。
可选的，所述形成保形覆盖所述第二芯片和第二芯片之间晶圆正面的绝缘层的步骤包括：所述绝缘层的厚度在0.1至5微米的范围内……的范围内。
可选的，所述绝缘层的材料为氮化硅、氧化硅或氮氧化硅。
可选的，通过化学气相沉积的方法形成所述绝缘层。
可选的，所述绝缘侧墙完全露出所述第一电极和所述第二电极。
可选的，所述导电层的材料为铜、铝、锡和镍中的一种或多种。
可选的，通过化学气相沉积的方法形成导电层。
可选的，所述形成保形覆盖所述芯片正面、绝缘侧墙和晶圆正面的导电层的步骤包括：所述导电层的厚度在0.1至5微米的范围内。
可选的，所述封装方法还包括：在形成所述导电层之后，在所述导电层上覆盖封装层。
可选的，提供器件晶圆的步骤包括：所述第一芯片之间的晶圆正面形成有第一介质层；提供多个第二芯片的步骤包括：所述第二芯片的芯片背面形成有第二介质层；使所述第二芯片的芯片背面键合于所述第一芯片之间的晶圆正面的步骤包括：通过所述第一介质层和所述第二介质层的键合，使所述第二芯片的芯片背面键合于所述第一芯片之间的晶圆正面。
可选的，所述第一介质层和所述第二介质层的键合为熔融键合。
相应的，本发明还提供一种晶圆级封装结构，包括：器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片包括第一电极，且所述第一电极由所述器件晶圆露出，所述器件晶圆露出所述第一电极的面为晶圆正面；多个第二芯片，键合于所述晶圆正面，所述第二芯片与所述晶圆正面键合的面为芯片背面，与所述芯片背面相背的面为芯片正面，所述第二芯片包括第二电极，由所述芯片正面露出；绝缘侧墙，位于所述第二芯片侧壁；导电层，保形覆盖于所述芯片正面、绝缘侧墙和晶圆正面。
可选的，所述绝缘侧墙的材料为氮化硅、氧化硅或氮氧化硅。
可选的，所述导电层的材料为铜、铝、锡和镍中的一种或多种。
可选的，所述导电层的厚度在0.1至5微米的范围内。
可选的，所述绝缘侧墙的厚度在0.1至5微米的范围内。
可选的，所述封装结构还包括：位于所述导电层上的封装层。
可选的，所述封装结构还包括：位于所述第一芯片之间晶圆正面的第一介质层；位于第二芯片的芯片背面的第二介质层，与所述第一介质层相对键合。
与现有技术相比，本发明的技术方案具有以下优点：
本发明先在所述第二芯片的侧壁上形成绝缘侧墙，再形成保形覆盖于所述芯片正面、绝缘侧墙和晶圆正面的导电层。所述导电层覆盖在芯片正面，与位于芯片正面的第二电极相接触；所述导电层还覆盖在所述晶圆正面，与晶圆正面露出的第一电极相接触，本发明通过一层导电层的实现了第一电极与第二电极之间的电连接，进而实现了第一芯片和第二芯片的电连接，工艺较为简单；此外，所述导电层还覆盖在第二芯片的绝缘侧墙上，从而实现了导电层与第二芯片侧壁之间绝缘，所述绝缘侧墙使所述导电层与所述第二芯片之间相互绝缘，从而避免了导电层对第二芯片性能的影响。
附图说明
图1至图4是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图；
图5至图10是本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术封装结构的工艺较为复杂，分析其原因在于：现有技术中，在将待集成的裸芯片键合于晶圆之后，需形成与裸芯片相连的第一连接结构、与晶圆中的芯片相连的第二连接结构以及与第一连接结构和第二连接结构相连的互连结构，工艺较为复杂。
为了解决所述技术问题，本发明提供一种晶圆级封装方法，包括：提供器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片包括第一电极，且所述第一电极由所述器件晶圆露出，所述器件晶圆露出所述第一电极的面为晶圆正面；提供多个第二芯片，所述第二芯片包括第二电极，且所述第二电极由所述第二芯片露出，所述第二芯片露出所述第二电极的面为芯片正面，与所述芯片正面相背的面为芯片背面；使所述第二芯片的芯片背面键合于所述第一芯片之间的晶圆正面；在所述第二芯片的侧壁上形成绝缘侧墙；形成保形覆盖所述芯片正面、绝缘侧墙和晶圆正面的导电层。
本发明先在所述第二芯片的侧壁上形成绝缘侧墙，再形成保形覆盖于所述芯片正面、绝缘侧墙和晶圆正面的导电层。所述导电层覆盖在芯片正面，与位于芯片正面的第二电极相接触；所述导电层还覆盖在所述晶圆正面，与晶圆正面露出的第一电极相接触，本发明通过一层导电层的实现了第一电极与第二电极之间的电连接，进而实现了第一芯片和第二芯片的电连接，工艺较为简；此外，所述导电层还覆盖在第二芯片的绝缘侧墙上，从而实现了导电层与第二芯片侧壁之间绝缘，所述绝缘侧墙使所述导电层与所述第二芯片之间相互绝缘，从而避免了导电层对第二芯片性能的影响。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至4是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。本实施例晶圆级封装方法包括：
如图1所示，提供器件晶圆10，所述器件晶圆10包括多个第一芯片11，所述第一芯片11包括第一电极110，且所述第一电极110由所述器件晶圆10露出，所述器件晶圆10露出所述第一电极110的面为晶圆正面101。
具体地，所述器件晶圆10为完成器件制作的待封装晶圆(CMOS Wafer)。本实施例中，所述器件晶圆10的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述器件晶圆10的厚度为10微米至100微米。
具体地，形成于所述器件晶圆10中的多个第一芯片11可以为同一类型或不同类型的芯片。需要说明的是，所述器件晶圆10可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆10中集成多个第一芯片11。
具体地，位于所述第一芯片11表面的第一电极110用于实现所述第一芯片11与其他半导体器件的电性连接。具体地，所述第一电极110可以是引线焊盘(pad)。
如图2所示，提供多个第二芯片12，所述第二芯片12包括第二电极120，且所述第二电极120由所述第二芯片12露出，所述第二芯片12露出所述第二电极120的面为芯片正面121，与所述芯片正面121相背的面为芯片背面122。
具体地，所述第二芯片12用于作为晶圆级系统封装中的待集成芯片。
本实施例封装方法用于实现异质集成，相应地，所述多个第二芯片12的可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述第二芯片12的数量至少为一个，且当所述第二芯片12的数量为多个时，所述多个第二芯片12的功能可以相同也可以不相同。所述第二芯片12可以采用集成电路制造技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述第二芯片12通常包括形成于半导体衬底上的NMOS器件或PMOS器件等器件。
具体地，位于所述第二芯片12表面的第二电极120用于实现所述第二芯片12与其他半导体器件的电性连接。具体地，所述第二电极120可以是引线焊盘(Pad)。
继续参考图3，使所述第二芯片12的芯片背面122键合于所述第一芯片11之间的晶圆正面101。
具体地，键合于所述器件晶圆10的第二芯片12与所述器件晶圆10中的第一芯片11相互错开，即所述第一芯片11与所述第二芯片12在所述器件晶圆10上的投影不重合。这样在保形覆盖导电层时，所述导电层能覆盖在所述第二芯片12以及位于器件晶圆10的第一芯片11上。
具体地，可以是通过粘结键合或玻璃介质键合等方式实现第二芯片12与器件晶圆10的键合。
如图3所示，在所述第二芯片12的侧壁上形成绝缘侧墙131。
具体地，所述在所述第二芯片12的侧壁上形成绝缘侧墙131的步骤包括：形成保形覆盖所述第二芯片12和第二芯片12之间晶圆正面101的绝缘层；去除第二芯片正面121和第一芯片正面111的绝缘层，保留在第二芯片12侧壁上的绝缘层构成所述绝缘侧墙131。
本实施例中，所述绝缘侧墙131完全露出所述第一电极110和第二电极120。也就是说，所述绝缘侧墙131对位于晶圆正面101上第一芯片11上的第一电极110没有遮挡，对位于第二芯片12上的第二电极120没有覆盖。这样可以增加后续导电层与所述第一电极110和第二电极120的接触面积，从而增加电连接的可靠性。
在其他实施例中，所述绝缘侧墙还可以对第一电极有部分遮挡或对第二电极有部分覆盖，只要导电层能与第一电极或第二电极相接触就能实现第一电极和第二电极的电连接。
具体地，所述形成保形覆盖所述第二芯片12和第二芯片12之间晶圆正面101的绝缘层的步骤包括：通过化学气相沉积的方法形成所述绝缘层。
需要说明的是，如果绝缘层的厚度过大，相应的绝缘侧墙131厚度过大，容易对第一芯片11造成遮挡或增加封装结构的体积；如果绝缘层的厚度过程小，相应的绝缘侧墙131的厚度过小，则容易影响导电层与第二芯片12之间的绝缘性。因此，所述形成保形覆盖所述第二芯片12和第二芯片12之间晶圆正面101的绝缘层的步骤包括：所述绝缘层的厚度在0.1至5微米的范围内。
具体地，所述形成保形覆盖所述第二芯片12和第二芯片12之间晶圆正面101的绝缘层的步骤包括：所述绝缘层的材料为氮化硅、氧化硅或氮氧化硅。
具体地，所述去除第二芯片正面121和第一芯片正面111的绝缘层的步骤包括：通过干法刻蚀去除第二芯片正面121和第一芯片正面111的绝缘层。
如图4所示，形成保形覆盖所述芯片正面121、绝缘侧墙131和晶圆正面101的导电层14。
具体地，所述芯片正面121、绝缘侧墙131和晶圆正面101的导电层14的步骤包括：通过化学气相沉积的方法形成导电层14。
需要说明的是，如果导电层14的厚度过小，覆盖力不够，容易影响电连接；如果导电层14的厚度过大，容易造成第二芯片12上导电层14之间的桥接。所以，对所述导电层14的厚度在0.1至5微米的范围内。
具体地，所述导电层14的材料为铜、铝、锡和镍中的一种或多种。
如图4所示，晶圆级封装方法还包括：在形成所述导电层14之后，在所述导电层14上覆盖封装层(图未示)。
封装层能够起到绝缘、密封以及防潮的作用，可以减小所述第一芯片11和第二芯片12受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
图5至10是本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。
本实施例与前一实施例不同之处在于，第二芯片200与器件晶圆300相键合的步骤。
如图5所示，提供器件晶圆300，所述器件晶圆300包括多个第一芯片310，所述第一芯片310包括第一电极320，且所述第一电极320由所述器件晶圆300露出，所述器件晶圆300露出所述第一电极320的面为晶圆正面301；在第一芯片310之间的晶圆正面301形成有第一介质层350。
所述第一介质层350用于实现器件晶圆300与第二芯片之间的键合。本实施例中，所述第一介质层130与所述第一芯片310间隔设置，且与待键合的第二芯片位置相对应。
具体地，所述第一介质层350用于通过熔融键合的方式实现器件晶圆300与第二芯片的键合。
本实施例中所述第一介质层350的材料为氧化硅。或者，所述第一介质层350的材料还可以是其他氧化物材料。
可以通过化学气相沉积的工艺在器件晶圆300的正面覆盖介质层材料，之后对所述介质层材料执行图形化工艺(比如光刻和刻蚀)，在所述器件晶圆300中第一芯片310之间的表面上形成第一介质层350。
如图6所示，提供多个第二芯片200，所述第二芯片200包括第二电极210，且所述第二电极210由所述第二芯片200露出，所述第二芯片200露出所述第二电极210的面为芯片正面202，所述第二芯片200中与所述芯片正面202相背的面为芯片背面201。所述芯片背面201形成有第二介质层250。
所述第二介质层250用于实现第二芯片200与器件晶圆300之间的键合。
具体地，所述第二介质层250用于通过熔融键合的方式实现器件晶圆300与第二芯片的键合。
本实施例中所述第二介质层250的材料为氧化硅。或者，所述第二介质层250的材料还可以是其他氧化物材料。
可以通过热氧化工艺，在第二芯片200的芯片背面201形成氧化硅。
本实施例中，第一介质层350和第二介质层250有利于将所述晶圆正面301与待集成的第二芯片背面201键合，从而实现晶圆300与第二芯片200的物理连接。
具体地，使所述第二芯片背面201键合于所述第一芯片310之间的晶圆正面301的步骤包括：将所述第一介质层350和所述第二介质层250相对设置并键合，使所述第二芯片200与所述器件晶圆300键合。
本实施例中，所述第一介质层350和所述第二介质层250的键合为熔融键合。
熔融键合是一种主要利用界面化学力完成键合的工艺，在所述熔融键合工艺过程中，在所述第一介质层350和所述第二介质层250的接触面形成共价键并以共价键结合的方式实现键合，且所述第一介质层350和所述第二介质层250之间具有较高的键合强度，从而提高了所述器件晶圆300和第二芯片200的键合强度，且后续工艺对所述键合强度的影响较小，相应提高了晶圆级系统封装的封装成品率。而且，通过采用低温熔融键合工艺的方式，合理降低熔融键合工艺中退火处理的工艺温度，从而减小所述熔融键合工艺对其他膜层的影响。
具体地，所述熔融键合工艺的步骤包括：对所述第一介质层350和所述第二介质层250表面进行等离子体活化处理，以及去离子水润湿和干燥。在等离子体活化处理后，根据所述器件晶圆300和第二芯片200的预设相对位置关系，将所述第一介质层350和所述第二介质层250相对设置并贴合，对所述器件晶圆300和第二芯片200施加键合压力，进行预键合处理。
所述熔融键合工艺的步骤还包括：在所述预键合处理后，对所述器件晶圆300和第二芯片200进行退火处理。
如图7至8所示，在所述第二芯片200的侧壁上形成绝缘侧墙450。
具体地，所述在所述第二芯片200的侧壁上形成绝缘侧墙450的步骤包括：形成保形覆盖所述第二芯片200和第二芯片200之间晶圆正面301的绝缘层400。
本实施例中，所述绝缘层400还覆盖所述第一介质层350和第二介质层250。
-去除所述第二芯片正面202和第一芯片正面311的绝缘层400，保留在所述第二芯片200侧壁上的绝缘层400构成所述绝缘侧墙450；所述绝缘侧墙450完全露出所述第一电极320和第二电极210。
本实施例中，所述绝缘侧墙450还覆盖在相对设置的第一介质层350和第二介质层250的侧壁上。
如图9所示，形成保形覆盖所述第一芯片正面311、第二芯片正面202、绝缘侧墙450和晶圆正面301的导电层500。
所述导电层500覆盖在芯片正面121，与位于芯片正面121的第二电极120相接触；所述导电层500还覆盖在所述晶圆正面301，与晶圆正面301面露出的第一电极320相接触，本实施例通过一层导电层500的实现了第一电极320320与第二电极210之间的电连接，进而实现了第一芯片310和第一芯片200的电连接，工艺较为简单。
具体地，所述形成保形覆盖所述第一芯片正面311、第二芯片正面202、绝缘侧墙450和晶圆正面301的导电层500的步骤包括：通过化学气相沉积的方法形成导电层500；所述导电层500的厚度在0.1至5微米的范围内。
具体地，所述导电层500的材料为铜、铝、锡和镍中的一种或多种。
如图10所示，所述封装方法还包括：在形成所述导电层500之后，在所述导电层500上覆盖封装层600。
具体地，所述封装层600的材料为聚合物或电介质。
本实施例中，形成封装层600的步骤包括：通过注塑工艺形成所述封装层600。注塑工艺的填充性能较好，可以使所述封装层600对所述第一芯片310和第二芯片200具有良好的绝缘和密封效果。
本实施例中，所述封装层600的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层还可以是氧化铝或氮化铝等介电材料。
本发明还提供一种晶圆级封装结构。请参考图4，示出了本发明晶圆级封装结构的一实施例的结构示意图。
所述晶圆级封装结构包括：器件晶圆10，所述器件晶圆10包括多个第一芯片11，所述第一芯片11包括第一电极110，且所述第一电极110由所述器件晶圆10露出，所述器件晶圆10露出所述第一电极110的面为晶圆正面101。
具体地，所述器件晶圆10为完成器件制作的待封装晶圆(CMOS Wafer)。本实施例中，所述器件晶圆10的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述器件晶圆10的厚度为10微米至100微米。
具体地，形成于所述器件晶圆10中的多个第一芯片11可以为同一类型或不同类型的芯片。需要说明的是，所述器件晶圆10可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆10中集成多个第一芯片11。
具体地，位于所述第一芯片11表面的第一电极110用于实现所述第一芯片11与其他半导体器件的电性连接。具体地，所述第一电极110可以是引线焊盘(pad)。
多个第二芯片12，键合于所述晶圆正面101上，所述第二芯片12与所述晶圆正面101键合的面为芯片背面122，与所述第二芯片背面122相背的面为芯片正面121，所述第二芯片12包括第二电极120，由所述第二芯片正面121露出。
具体地，所述第二芯片12用于作为晶圆级系统封装中的待集成芯片。
本实施例封装结构为异质集成，相应地，所述多个第二芯片12的可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述第二芯片12的数量至少为一个，且当所述第二芯片12的数量为多个时，所述多个第二芯片12的功能可以相同也可以不相同。所述第二芯片12可以采用集成电路制造技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述第二芯片12通常包括形成于半导体衬底上的NMOS器件或PMOS器件等器件。
本实施例中，所述第二芯片12键合在第一芯片11之间的晶圆正面101上。具体地，键合于所述器件晶圆10的第二芯片12与所述器件晶圆10中的第一芯片11相互错开，即所述第一芯片11与所述第二芯片12在所述器件晶圆10上的投影不重合。这样在键合结构上依次保形覆盖绝缘层时，所述绝缘层能覆盖在所述第一芯片11和第二芯片12上。
具体地，位于所述第二芯片12表面的第二电极120用于实现所述第二芯片12与其他半导体器件的电性连接。具体地，所述第二电极120可以是引线焊盘(Pad)。
具体地，第二芯片12粘结键合或玻璃介质键合于器件晶圆10。
绝缘侧墙131，位于所述第二芯片12的侧壁上；用于起到使所述第二芯片的侧壁与其他器件绝缘的作用。
所述绝缘侧墙131的材料为氮化硅、氧化硅或氮氧化硅等的绝缘材料。
如果绝缘侧墙131的厚度过大，容易对第一芯片造成遮挡或增加封装结构的体积；如果绝缘侧墙131的厚度过小，则容易影响导电层与第二芯片之间的绝缘性。因此，绝缘侧墙131的厚度在0.1至5微米的范围内。
导电层14，保形覆盖于所述芯片正面121、绝缘侧墙131和晶圆正面101。所述导电层14覆盖在芯片正面121，与位于芯片正面121的第二电极120相接触；所述导电层14还覆盖在所述晶圆正面101，与晶圆正面101面露出的第一电极110相接触，本实施例通过导电层14的实现了第一电极110与第二电极120之间的电连接，进而实现了第一芯片11和第二芯片12的电连接，工艺较为简单。
具体地，所述导电层14的厚度在0.1至5微米的范围内。
具体地，所述导电层14的材料为铜、铝、锡和镍中的一种或多种。
所述封装结构还包括位于所述导电层14上的封装层。
具体地，封装层能够起到绝缘、密封以及防潮的作用，可以减小第二芯片12受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
具体地，所述封装层的材料可以为聚合物或电介质。
本实施例中，所述封装层的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层还可以是氧化铝或氮化铝等介电材料。
参考图10，还示出了本发明晶圆级封装结构另一实施例的示意图。本实施例封装结构与前一实施例的相同之处不在赘述，本实施例晶圆级封装结构与前一实施例的不同之处在于：
所述封装结构还包括：位于所述第一芯片310之间晶圆正面的第一介质层350；位于第二芯片200的芯片背面的第二介质层250，与所述第一介质层350相对键合。
所述第一介质层350和所述第二介质层250相对设置并键合，用于实现所述器件晶圆300和第二芯片200的物理连接。
本实施例中，所述第一介质层350和所述第二介质层250的键合为熔融键合。
具体地，所述第一介质层350的材料为氧化硅。或者，所述第一介质层350的材料还可以是其他氧化物材料。
具体地，所述第二介质层250的材料为氧化硅。或者，所述第二介质层250的材料还可以是其他氧化物材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种晶圆级封装方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片包括第一电极，且所述第一电极由所述器件晶圆露出，所述器件晶圆露出所述第一电极的面为晶圆正面；
提供多个第二芯片，所述第二芯片包括第二电极，且所述第二电极由所述第二芯片露出，所述第二芯片露出所述第二电极的面为芯片正面，与所述芯片正面相背的面为芯片背面；
使所述第二芯片的所述芯片背面键合于所述第一芯片之间的所述晶圆正面；
在所述第二芯片的侧壁上形成绝缘侧墙，所述绝缘侧墙露出所述第一电极和所述第二电极；
形成保形覆盖所述芯片正面、绝缘侧墙和晶圆正面的导电层。
2.如权利要求1所述的封装方法，其特征在于，所述在所述第二芯片的侧壁上形成绝缘侧墙的步骤包括：形成保形覆盖所述第二芯片和第二芯片之间所述晶圆正面的绝缘层；
去除所述第二芯片正面和晶圆正面的绝缘层，保留在所述第二芯片侧壁上的所述绝缘层构成所述绝缘侧墙。
3.如权利要求2所述的封装方法，其特征在于，通过干法刻蚀去除所述第二芯片正面和晶圆正面的绝缘层。
4.如权利要求2所述的封装方法，其特征在于，所述形成保形覆盖所述第二芯片和第二芯片之间晶圆正面的绝缘层的步骤包括：所述绝缘层的厚度在0.1至5微米的范围内。
5.如权利要求2所述的封装方法，其特征在于，所述绝缘层的材料为氮化硅、氧化硅或氮氧化硅。
6.如权利要求2所述的封装方法，其特征在于，通过化学气相沉积的方法形成所述绝缘层。
7.如权利要求1所述的封装方法，其特征在于，所述导电层的材料为铜、铝、锡和镍中的一种或多种。
8.如权利要求1所述的封装方法，其特征在于，通过化学气相沉积的方法形成所述导电层。
9.如权利要求1所述的封装方法，其特征在于，所述形成保形覆盖所述芯片正面、绝缘侧墙和晶圆正面的导电层的步骤包括：所述导电层的厚度在0.1至5微米的范围内。
10.如权利要求1所述的封装方法，其特征在于，所述封装方法还包括：在形成所述导电层之后，在所述导电层上覆盖封装层。
11.如权利要求1所述的封装方法，其特征在于，提供器件晶圆的步骤包括：所述第一芯片之间的晶圆正面形成有第一介质层；
提供多个第二芯片的步骤包括：所述第二芯片的芯片背面形成有第二介质层；
使所述第二芯片的所述芯片背面键合于所述第一芯片之间的所述晶圆正面的步骤包括：通过所述第一介质层和所述第二介质层的键合，使所述第二芯片的所述芯片背面键合于所述第一芯片之间的所述晶圆正面。
12.如权利要求11所述的封装方法，其特征在于，所述第一介质层和所述第二介质层的键合为熔融键合。
13.一种晶圆级封装结构，其特征在于，包括：
器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片包括第一电极，且所述第一电极由所述器件晶圆露出，所述器件晶圆露出所述第一电极的面为晶圆正面；
多个第二芯片，键合于所述晶圆正面，所述第二芯片与所述晶圆正面键合的面为芯片背面，与所述芯片背面相背的面为芯片正面，所述第二芯片包括第二电极，由所述芯片正面露出；
绝缘侧墙，位于所述第二芯片侧壁，所述绝缘侧墙露出所述第一电极和所述第二电极；
导电层，保形覆盖于所述芯片正面、绝缘侧墙和晶圆正面。
14.如权利要求13所述的封装结构，其特征在于，所述绝缘侧墙的材料为氮化硅、氧化硅或氮氧化硅。
15.如权利要求13所述的封装结构，其特征在于，所述导电层的材料为铜、铝、锡和镍中的一种或多种。
16.如权利要求13所述的封装结构，其特征在于，所述导电层的厚度在在0.1至5微米的范围内。
17.如权利要求13所述的封装结构，其特征在于，所述绝缘侧墙的厚度在0.1至5微米的范围内。
18.如权利要求13所述的封装结构，其特征在于，所述封装结构还包括：位于所述导电层上的封装层。
19.如权利要求13所述的封装结构，其特征在于，所述封装结构还包括：
位于所述第一芯片之间晶圆正面的第一介质层；
位于第二芯片的芯片背面的第二介质层，与所述第一介质层相对键合。
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