CN106783748A - 一种芯片的封装工艺和封装结构 - Google Patents

一种芯片的封装工艺和封装结构 Download PDF

Info

Publication number
CN106783748A
CN106783748A CN201611130985.5A CN201611130985A CN106783748A CN 106783748 A CN106783748 A CN 106783748A CN 201611130985 A CN201611130985 A CN 201611130985A CN 106783748 A CN106783748 A CN 106783748A
Authority
CN
China
Prior art keywords
insulating barrier
chip
boss
wire
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611130985.5A
Other languages
English (en)
Inventor
林挺宇
陈�峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201611130985.5A priority Critical patent/CN106783748A/zh
Publication of CN106783748A publication Critical patent/CN106783748A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供了一种芯片的封装工艺和封装结构，包括：在衬底中形成腔体，将至少一个设置有第一凸台的第一芯片设置在腔体底面，使衬底表面低于第一凸台的表面；在第一芯片和衬底上形成保护层，在保护层上形成与各第一凸台电连接的第一导线；在第一导线上形成第一绝缘层和与各第一导线电连接的连接柱；在第一绝缘层上设置至少一个第二芯片，并在各第二芯片和第一绝缘层上形成第二绝缘层；在第二绝缘层上形成与各连接柱和各第二凸台的上表面电连接的多条第二导线以及第三绝缘层；在第三绝缘层上形成窗口，以设置与各第二导线电连接的焊球。本发明使用腔体和保护层保护芯片并用导线和焊球将芯片的电极引出到焊球上，通过焊球与芯片进行数据传输。

Description

一种芯片的封装工艺和封装结构
技术领域
本发明实施例涉及芯片封装领域，尤其涉及一种芯片的封装工艺和封装结构。
背景技术
芯片封装是指把生产出来的集成电路裸片放在一块起到承载作用的基板上，把电极引出来，然后固定包装成为一个整体。在芯片的封装过程中，一般是将裸片放置在封装基板上并对准放置位点，使得焊球对准基板上的预焊料。基板通常由有机材料或层压材料组成，后续再利用加热回焊，形成芯片与封装基板之间的电连接。芯片封装是半导体行业极其重要的一个组成部分，现有的封装结构对芯片不能进行针对性和有效地保护。
发明内容
本发明提供一种芯片的封装工艺和封装结构，以实现对芯片进行更完善的保护。
第一方面，本发明实施例提供了一种芯片的封装工艺，包括：
提供衬底；
在所述衬底中形成腔体，将至少一个设置有第一凸台的第一芯片设置在所述腔体的底面，并使所述衬底的上表面低于所述第一凸台的上表面，其中所述第一凸台位于所述第一芯片的电极上；
在各所述第一芯片和所述衬底上形成保护层，并在所述保护层上形成与各所述第一凸台上表面电连接的多条第一导线；
在所述第一导线上形成第一绝缘层以及与各所述第一导线电连接的连接柱，其中所述连接柱的上表面高于所述第一绝缘层的上表面；
在所述第一绝缘层上设置至少一个第二芯片，并在各所述第二芯片和所述第一绝缘层上形成第二绝缘层，其中，所述第二芯片的电极上设置有第二凸台；
在所述第二绝缘层上形成与各连接柱和各所述第二凸台的上表面电连接的多条第二导线以及第三绝缘层；
在所述第三绝缘层上形成至少一个窗口，以设置与各所述第二导线电连接的焊球。
可选的，在上述封装工艺中，所述在各所述第一芯片和所述衬底上形成保护层，并在所述保护层上形成与各所述第一凸台上表面电连接的多条第一导线包括：
在各所述第一芯片和所述衬底上形成保护层；
漏出各所述第一凸台的上表面；
采用重布线层工艺在所述保护层上形成与各所述第一凸台上表面连接的多条第一导线。
可选的，在上述封装工艺中，所述漏出各所述第一凸台的上表面包括：
减薄所述保护层以露出各所述第一凸台的上表面，且使各所述第一凸台的上表面平齐。
可选的，在上述封装工艺中，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层由同种材料构成。
可选的，在上述封装工艺中，所述第一芯片为有源芯片或无源芯片。
可选的，在上述封装工艺中，所述第一导线和第二导线均为金属线。
可选的，在上述封装工艺中，在所述提供衬底之前，包括：
在第一芯片的各电极上分别形成第一凸台；
在第二芯片的各电极上分别形成第二凸台。
可选的，在上述封装工艺中，所述第一凸台为金属块或金属柱；所述第二凸台为金属块或金属柱。
可选的，在上述封装工艺中，所述连接柱为金属块或金属柱。
第二方面，本发明实施例提供了一种芯片的封装结构，包括：
衬底，所述衬底中形成有腔体；
至少一个第一芯片，设置在所述腔体的底面，所述第一芯片的电极上形成有第一凸台且所述衬底的上表面低于所述第一凸台的上表面；
保护层，形成于各所述第一芯片和所述衬底上；
多条第一导线，形成于所述保护层上，且与各所述第一凸台上表面连接；
第一绝缘层，形成于各所述第一导线和所述保护层上，所述第一绝缘层上设置有至少一个第二芯片；
多个连接柱，形成于所述第一绝缘层上，与各所述第一导线电连接，其中各所述连接柱的上表面高于所述第一绝缘层的上表面；
第二绝缘层，形成于所述至少一个第二芯片和所述第一绝缘层上，所述第二绝缘层上形成有至少一个窗口；
多条第二导线，形成于第二绝缘层上，与各连接柱和各第二凸台的上表面电连接；
第三绝缘层，形成于多条第二导线和第三绝缘层上，第三绝缘层中形成有至少一个窗口，以设置与各所述第二导线电连接的焊球。
多个焊球，形成于所述第三绝缘层上，通过至少一个窗口与各连接柱和各第二凸台的上表面电连接。
本发明实施例提供了一种芯片的封装工艺和封装结构，首先提供衬底，在衬底中形成腔体，将至少一个设置有第一凸台的第一芯片设置在腔体的底面，并使衬底的上表面低于第一凸台的上表面，在各第一芯片和衬底上形成保护层，通过使用腔体和保护层将第一芯片密封起来，避免受到损伤；然后在保护层上形成与各第一凸台上表面电连接的多条第一导线，在第一导线上形成第一绝缘层以及与各第一导线电连接的连接柱，在第一绝缘层上设置至少一个第二芯片，并在各第二芯片和第一绝缘层上形成第二绝缘层，在第二绝缘层上形成与各连接柱和各第二凸台的上表面电连接的多条第二导线以及第三绝缘层，在第三绝缘层上形成至少一个窗口，并设置与各第二导线连接的焊球。本发明实施例提供的封装工艺和结构通过使用第一导线、第二导线、第一凸台、第二凸台和连接柱将第一芯片和第二芯片的电极引出到焊球上，使得通过焊球能够与第一芯片和第二芯片进行数据传输。
附图说明
图1A是本发明实施例一中提供的一种芯片的封装工艺流程示意图；
图1B-1H是本发明实施例一中提供的一种芯片的封装工艺中各步骤的结构剖面示意图；
图2是本发明实施例二中提供的一种芯片的封装结构的剖面示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1A是本发明实施例一中提供的一种芯片的封装工艺流程示意图，图1B-1H是本发明实施例一中提供的一种芯片的封装工艺中各步骤的结构剖面示意图。参考图1A-1H，本实施例提供的封装工艺具体包括如下步骤：
步骤110、提供衬底，在衬底中形成腔体。
参考图1B，通过刻蚀、电镀、注塑、压铸等工艺，可以制出带有腔体111的衬底11。如果芯片的功率较大，则可以选用金属衬底来封装芯片；如果芯片，是高频率芯片，则可以选用陶瓷衬底来封装芯片。实际设计中，会根据芯片的特点来选择合适的衬底材料。
步骤120、将至少一个设置有第一凸台的第一芯片设置在腔体的底面，并使衬底的上表面低于第一凸台的上表面。
参考图1C，第一凸台121形成在第一芯片12的电极上，第一凸台121用于延伸第一芯片12。然后将带有第一凸台121的第一芯片12贴在腔体111的底面上，可以使用贴片工艺来实现贴片。另外，第一芯片12可以有多个，图1C中示意性的仅画出一个。另外，衬底11的上表面低于第一凸台121的上表面。
步骤130、在各第一芯片和衬底上形成保护层，并在保护层上形成与各第一凸台上表面电连接的多条第一导线。
参考图1D，在各第一芯片12和衬底11上形成保护层13，在形成保护层13后，使第一凸台121的上表面漏出，然后在保护层13上形成与第一凸台121的上表面电连接的多条第一导线14。
可选的，在各第一芯片和衬底上形成保护层，并在保护层上形成与各第一凸台上表面电连接的多条第一导线包括：在各第一芯片12和衬底11上形成保护层13后，漏出各第一凸台121的上表面，并采用重布线层工艺在保护层13上形成与各第一凸台121上表面电连接的多条第一导线14。
可选的，漏出各第一凸台的上表面包括：减薄保护层13以露出各第一凸台121的上表面，且使各第一凸台121的上表面平齐。可以选择通过对保护层13进行研磨或者刻蚀等处理，使各第一凸台121的上表面平齐，以便于在其上方形成其他层，比如便于第一导线121层的形成。
步骤140、在第一导线上形成第一绝缘层以及与各第一导线电连接的连接柱，其中连接柱的上表面高于第一绝缘层的上表面。
参考图1E，在所有的第一导线14和保护层13上形成第一绝缘层15，在第一绝缘层15中形成至少一个窗口，用于将第一导线14露出。在形成窗口时，可以选择刻蚀工艺或者其他工艺来完成这一过程。在上述窗口位置处形成连接柱16，连接柱16用于将第一导线14引出。
步骤150、在第一绝缘层上设置至少一个第二芯片，并在各第二芯片和第一绝缘层上形成第二绝缘层，其中，第二芯片的电极上设置有第二凸台。
参考图1F，在第一绝缘层15上设置至少一个第二芯片17，图1F中仅示意性的画出一个第二芯片17，然后在各第二芯片17和第一绝缘层15上形成第二绝缘层18，第二绝缘层18与第一绝缘层15可以采用同种绝缘材料构成，也可以采用不同的绝缘材料构成。其中，第二芯片17的电极上设置有第二凸台171。
步骤160、在第二绝缘层上形成与各连接柱和各第二凸台的上表面电连接的多条第二导线以及第三绝缘层，在第三绝缘层上形成至少一个窗口。
参考图1G，在第二绝缘层18上形成有与各连接柱16和各第二凸台171的上表面电连接的多条第二导线19以及第三绝缘层20，在第三绝缘层20上形成至少一个窗口21。第三绝缘层20与第二绝缘层18和第一绝缘层15均可以采用同种绝缘材料构成，也可以采用不同的绝缘材料构成。第二导线19用于将各连接柱16和各第二凸台171引出，窗口21用于在其中形成焊球以将第二导线19引出。
步骤170、通过窗口设置与各连接柱和各第二凸台的上表面电连接的焊球。
参考图1H，在窗口21处形成焊球22，用于将各连接柱16和各第二凸台171引出，通过使用第一导线14、第二导线19、第一凸台121、第二凸台171和连接柱16将第一芯片12和第二芯片17的电极引出到焊球22上，使得通过焊球22能够与第一芯片17和第二芯片22进行数据传输。
可选的，在上述实施例的基础上，第一绝缘层15、第二绝缘层18和第三绝缘层20由同种材料构成。
可选的，在上述实施例的基础上，第一芯片12为有源芯片或无源芯片。
可选的，在上述实施例的基础上，第二芯片17为有源芯片或无源芯片。
可选的，在上述实施例的基础上，在提供衬底之前，还包括：在第一芯片12的各电极上分别形成第一凸台121；在第二芯片17的各电极上分别形成第二凸台171。可以选择通过电镀、植球或印刷等工艺在第一芯片12的各电极上形成第一凸台121，在第二芯片17的各电极上分别形成第二凸台171。
可选的，在上述实施例的基础上，第一凸台121为金属块或金属柱；第二凸台171为金属块或金属柱。根据实际需要，第一凸台121和第二凸台171也可以设计为其他形状。
可选的，在上述实施例的基础上，衬底11可以由金属、塑料、陶瓷或树脂中的至少一种构成。根据要封装保护的第一芯片12的特点，可以选择相应的衬底材料来形成衬底，使得能够更有效的保护第一芯片12。
可选的，在上述实施例的基础上，第一导线14和第二导线19均为金属线，根据实际需要，也可以为其他导电材料，比如透明电极材料等。
可选的，在上述实施例的基础上，连接柱16为金属块或金属柱。
本发明实施例提供了一种芯片的封装工艺，首先提供衬底，在衬底中形成腔体，将至少一个设置有第一凸台的第一芯片设置在腔体的底面，并使衬底的上表面低于第一凸台的上表面，在各第一芯片和衬底上形成保护层，通过使用腔体和保护层将第一芯片密封起来，避免受到损伤；然后在保护层上形成与各第一凸台上表面电连接的多条第一导线，在第一导线上形成第一绝缘层以及与各第一导线电连接的连接柱，在形成的第一绝缘层上设置至少一个第二芯片，并在各第二芯片和第一绝缘层上形成第二绝缘层，在第二绝缘层上形成与各连接柱和各第二凸台的上表面电连接的多条第二导线以及第三绝缘层，在第三绝缘层上形成至少一个窗口，并设置与各第二导线连接的焊球。本发明实施例提供的封装工艺通过使用第一导线、第二导线、第一凸台、第二凸台和连接柱将第一芯片和第二芯片的电极引出到焊球上，使得通过焊球能够与第一芯片和第二芯片进行数据传输。
实施例二
图2为本发明实施例二中提供的一种芯片的封装结构剖面示意图，参考图2，本发明实施例中提供的一种芯片的封装结构，具体包括：衬底21、至少一个第一芯片22、保护层23、多条第一导线24、第一绝缘层25、连接柱26、第二芯片27、第二绝缘层28、多条第二导线29、第三绝缘层30和多个焊球31。
参考图2，具体的，所述衬底21中形成有腔体；
至少一个第一芯片22，设置在所述腔体的底面，所述第一芯片22的电极上形成有第一凸121台且所述衬底的上表面低于所述第一凸台121的上表面；
保护层23，形成于各所述第一芯片22和所述衬底21上；
多条第一导线24，形成于所述保护层23上，且与各所述第一凸台121上表面连接；
第一绝缘层25，形成于各所述第一导线24和所述保护层23上，所述第一绝缘层25上设置有至少一个第二芯片27；
多个连接柱26，形成于所述第一绝缘层25上，与各所述第一导线25电连接，其中各所述连接柱26的上表面高于所述第一绝缘层25的上表面；
第二绝缘层28，形成于所述至少一个第二芯片27和所述第一绝缘层25上；
多条第二导线29，形成于第二绝缘层28上，与各连接柱26和各第二凸台271的上表面电连接；
第三绝缘层30，形成于多条第二导线29和第二绝缘层28上，第三绝缘层30中形成有至少一个窗口，以设置与各所述第二导线29电连接的焊球。
多个焊球31，形成于所述第三绝缘层30上，通过至少一个窗口与各连接柱26和各第二凸台271的上表面电连接。
本发明实施例提供了一种芯片的封装结构，首先提供衬底，在衬底中形成腔体，将至少一个设置有第一凸台的第一芯片设置在腔体的底面，并使衬底的上表面低于第一凸台的上表面，在各第一芯片和衬底上形成保护层，通过使用腔体和保护层将第一芯片密封起来，避免受到损伤；然后在保护层上形成与各第一凸台上表面电连接的多条第一导线，在第一导线上形成第一绝缘层以及与各第一导线电连接的连接柱，在形成的第一绝缘层上设置至少一个第二芯片，并在各第二芯片和第一绝缘层上形成第二绝缘层，在第二绝缘层上形成与各连接柱和各第二凸台的上表面电连接的多条第二导线以及第三绝缘层，在第三绝缘层上形成至少一个窗口，并设置与各第二导线连接的焊球。本发明实施例提供的封装结构通过使用第一导线、第二导线、第一凸台、第二凸台和连接柱将第一芯片和第二芯片的电极引出到焊球上，使得通过焊球能够与第一芯片和第二芯片进行数据传输。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片的封装工艺，其特征在于，
提供衬底；
在所述衬底中形成腔体，将至少一个设置有第一凸台的第一芯片设置在所述腔体的底面，并使所述衬底的上表面低于所述第一凸台的上表面，其中所述第一凸台位于所述第一芯片的电极上；
在各所述第一芯片和所述衬底上形成保护层，并在所述保护层上形成与各所述第一凸台上表面电连接的多条第一导线；
在所述第一导线上形成第一绝缘层以及与各所述第一导线电连接的连接柱，其中所述连接柱的上表面高于所述第一绝缘层的上表面；
在所述第一绝缘层上设置至少一个第二芯片，并在各所述第二芯片和所述第一绝缘层上形成第二绝缘层，其中，所述第二芯片的电极上设置有第二凸台；
在所述第二绝缘层上形成与各连接柱和各所述第二凸台的上表面电连接的多条第二导线以及第三绝缘层；
在所述第三绝缘层上形成至少一个窗口，以设置与各所述第二导线电连接的焊球。
2.根据权利要求1所述的封装工艺，其特征在于，所述在各所述第一芯片和所述衬底上形成保护层，并在所述保护层上形成与各所述第一凸台上表面电连接的多条第一导线包括：
在各所述第一芯片和所述衬底上形成保护层；
漏出各所述第一凸台的上表面；
采用重布线层工艺在所述保护层上形成与各所述第一凸台上表面连接的多条第一导线。
3.根据权利要求2所述的封装工艺，其特征在于，所述漏出各所述第一凸台的上表面包括：
减薄所述保护层以露出各所述第一凸台的上表面，且使各所述第一凸台的上表面平齐。
4.根据权利要求1所述的封装工艺，其特征在于，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层由同种材料构成。
5.根据权利要求1所述的封装工艺，其特征在于，所述第一芯片为有源芯片或无源芯片。
6.根据权利要求1所述的封装工艺，其特征在于，所述第一导线和第二导线均为金属线。
7.根据权利要求1所述的封装工艺，其特征在于，在所述提供衬底之前，包括：
在第一芯片的各电极上分别形成第一凸台；
在第二芯片的各电极上分别形成第二凸台。
8.根据权利要求1所述的封装工艺，其特征在于，所述第一凸台为金属块或金属柱；所述第二凸台为金属块或金属柱。
9.根据权利要求1所述的封装工艺，其特征在于，所述连接柱为金属块或金属柱。
10.一种芯片的封装结构，其特征在于，包括：
衬底，所述衬底中形成有腔体；
至少一个第一芯片，设置在所述腔体的底面，所述第一芯片的电极上形成有第一凸台且所述衬底的上表面低于所述第一凸台的上表面；
保护层，形成于各所述第一芯片和所述衬底上；
多条第一导线，形成于所述保护层上，且与各所述第一凸台上表面连接；
第一绝缘层，形成于各所述第一导线和所述保护层上，所述第一绝缘层上设置有至少一个第二芯片；
多个连接柱，形成于所述第一绝缘层上，与各所述第一导线电连接，其中各所述连接柱的上表面高于所述第一绝缘层的上表面；
第二绝缘层，形成于所述至少一个第二芯片和所述第一绝缘层上，所述第二绝缘层上形成有至少一个窗口；
多条第二导线，形成于第二绝缘层上，与各连接柱和各第二凸台的上表面电连接；
第三绝缘层，形成于多条第二导线和第三绝缘层上，第三绝缘层中形成有至少一个窗口，以设置与各所述第二导线电连接的焊球；
多个焊球，形成于所述第三绝缘层上，通过至少一个窗口与各连接柱和各第二凸台的上表面电连接。
CN201611130985.5A 2016-12-09 2016-12-09 一种芯片的封装工艺和封装结构 Pending CN106783748A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611130985.5A CN106783748A (zh) 2016-12-09 2016-12-09 一种芯片的封装工艺和封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611130985.5A CN106783748A (zh) 2016-12-09 2016-12-09 一种芯片的封装工艺和封装结构

Publications (1)

Publication Number Publication Date
CN106783748A true CN106783748A (zh) 2017-05-31

Family

ID=58879599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611130985.5A Pending CN106783748A (zh) 2016-12-09 2016-12-09 一种芯片的封装工艺和封装结构

Country Status (1)

Country Link
CN (1) CN106783748A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755374A (zh) * 2019-03-20 2019-05-14 中芯长电半导体（江阴）有限公司 晶圆级扇出型led的封装结构及封装方法
CN109994462A (zh) * 2019-03-29 2019-07-09 上海天马微电子有限公司 芯片封装结构及其封装方法
WO2020047971A1 (zh) * 2018-09-04 2020-03-12 中芯集成电路（宁波）有限公司 晶圆级封装方法以及封装结构
US10756051B2 (en) 2018-09-04 2020-08-25 Ningbo Semiconductor International Corporation Wafer-level system packaging method and package structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231709A (zh) * 2007-01-18 2008-07-30 育霈科技股份有限公司 记忆卡的结构与其方法
US20090071705A1 (en) * 2007-09-18 2009-03-19 Samsung Electro-Mechanics Co., Ltd. Printed circuit board having embedded components and method for manufacturing thereof
CN103311192A (zh) * 2013-06-25 2013-09-18 华进半导体封装先导技术研发中心有限公司 细间距pop式封装结构和封装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231709A (zh) * 2007-01-18 2008-07-30 育霈科技股份有限公司 记忆卡的结构与其方法
US20090071705A1 (en) * 2007-09-18 2009-03-19 Samsung Electro-Mechanics Co., Ltd. Printed circuit board having embedded components and method for manufacturing thereof
CN103311192A (zh) * 2013-06-25 2013-09-18 华进半导体封装先导技术研发中心有限公司 细间距pop式封装结构和封装方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020047971A1 (zh) * 2018-09-04 2020-03-12 中芯集成电路（宁波）有限公司 晶圆级封装方法以及封装结构
US10756051B2 (en) 2018-09-04 2020-08-25 Ningbo Semiconductor International Corporation Wafer-level system packaging method and package structure
CN109755374A (zh) * 2019-03-20 2019-05-14 中芯长电半导体（江阴）有限公司 晶圆级扇出型led的封装结构及封装方法
CN109994462A (zh) * 2019-03-29 2019-07-09 上海天马微电子有限公司 芯片封装结构及其封装方法

Similar Documents

Publication Publication Date Title
CN206657808U (zh) 电子装置
US7960841B2 (en) Through-hole via on saw streets
CN103620762B (zh) 半导体装置
CN104681456B (zh) 一种扇出型晶圆级封装方法
CN106783748A (zh) 一种芯片的封装工艺和封装结构
CN103295986B (zh) 形成用于堆叠封装件的连接件的机构
US10283376B2 (en) Chip encapsulating method and chip encapsulating structure
CN102842557B (zh) 一种封装结构及其制造方法
TWM515202U (zh) 高密度電路薄膜
TW201330212A (zh) 再造晶片的堆疊封裝及其製造方法
CN104538416B (zh) 高可靠性全封闭cmos影像传感器结构及其制作方法
CN104051443B (zh) 高密度可堆叠封装结构及制作方法
TWI251246B (en) Circuit device and fabricating method of the same
CN106601634A (zh) 芯片封装工艺以及芯片封装结构
CN104701272B (zh) 一种芯片封装组件及其制造方法
CN106531644A (zh) 一种芯片的封装工艺和封装结构
CN104347572B (zh) 一种导线架及其制造方法
CN206293435U (zh) 半导体器件与半导体封装件
US20160056094A1 (en) Ball grid array package with more signal routing structures
CN102683298B (zh) 无承载板的封装件及其制法
CN104916599B (zh) 芯片封装方法和芯片封装结构
US20120273931A1 (en) Integrated circuit chip package and manufacturing method thereof
CN106449555A (zh) 一种芯片的封装工艺和封装结构
CN104617075B (zh) 一种引线框架的封装结构及其制造方法
CN107919333A (zh) 一种三维pop封装结构及其封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170531

RJ01 Rejection of invention patent application after publication