TWM515202U - 高密度電路薄膜 - Google Patents

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Description

高密度電路薄膜
本創作係有關於一種高密度電路薄膜，特別是有關於一種晶片封裝用高密度電路薄膜；結構內不含矽插入層(silicon interposer)也不含玻璃插入層(glass interposer)。
圖1顯示晶片封裝基材的習知技藝
圖1顯示晶片封裝基材的習知技藝，美國專利資料US2014/0102777A1公開了一種包含有矽中介層(silicon interposer)20的封裝基材(package substrate)。矽中介層20具有四個垂直邊206，封裝材料22包裹著矽中介層20且圍繞著四個垂直邊206。複數個縱向導通金屬200設置於矽中介層20中。絕緣內襯201設置於縱向導通金屬200與矽中介層20的中間，提供電性絕緣。上層電路重新佈線層21設置於矽中介層20的上方，複數個金屬墊210裸露於上方。金屬墊210上方為晶片端(chip side)提供晶片(圖中未表示)安置用。電路增層25設置於矽中介層20的下方，具有複數個金屬墊220設置於下方。複數個錫鉛球4設置於下方，每一個錫鉛球4分別設置於一個對應的金屬墊220的下方。
本創作揭露一種晶片封裝用高密度電路薄膜，包含下層電路重新佈線層RDL1以及上層電路重新佈線層RDL2，上層電路重新佈線層RDL2製作於下層電路重新佈線層RDL1上方。下層電路重新佈線層RDL1係依據積體電路設計準則(IC design rules)製成，具有下層電路與下層絕緣層；下層電路具有複數個第一下層金屬墊以及複數個第一上層金屬墊；其中第一下層金屬墊的密度高於第一上層金屬墊。上層電路重新佈線層RDL2，係依據印刷電路板設計準則(PCB design rules)所製成，具有上層電路與上層絕緣層，上層電路具有複數個第二下層金屬墊與複數個第二上層金屬墊；其中第二下層金屬墊電性耦合於第一上層金屬墊，且第二下層金屬墊的密度高於第二上層金屬墊。 本創作免除了習知技藝的中介層(interposer)，直接將兩層或是更多層電路分布層疊合製作，製出更薄的晶片封裝基材，節省上下方向的空間，使得晶片封裝更薄型化。
4‧‧‧錫鉛球
20‧‧‧矽中介層
200‧‧‧縱向導通金屬
201‧‧‧絕緣內襯
206‧‧‧垂直邊
21‧‧‧上層電路重新佈線層
210‧‧‧金屬墊
22‧‧‧封裝材料
220‧‧‧金屬墊
25‧‧‧電路增層
RDL1、RDL2、RDL3‧‧‧重新佈線層
I‧‧‧第一暫時承載器
31、311‧‧‧釋放層
32‧‧‧種子層
33‧‧‧光阻
341‧‧‧金屬墊
342‧‧‧電路
343‧‧‧金屬墊
351、451‧‧‧絕緣層
441‧‧‧金屬墊
442‧‧‧金屬墊
51‧‧‧晶片
511‧‧‧封裝膠體
52‧‧‧錫鉛球
521‧‧‧絕緣層(抗銲漆)
53‧‧‧散熱單元
55‧‧‧纖維增強材料
60‧‧‧奈米晶片
B01、B02、M01、M02、T01、T02‧‧‧金屬墊
圖1顯示晶片封裝基材的習知技藝
圖2A~2S顯示本創作的高密度電路薄膜製程一
圖3顯示本創作的修飾一產品。
圖4顯示本創作的修飾二產品。
圖5顯示本創作的修飾三產品。
圖2A~2M顯示本創作的高密度電路薄膜製程一
圖2A顯示一個第一暫時承載器I被準備了，第一釋放層31塗佈於第一暫時承載器I的上方；以及一個種子層32，例如鈦/銅(Ti/Cu)，形成於第一釋放層31的上方。
圖2B顯示一個圖案化的光阻33形成於種子層32的上方。
圖2C顯示複數個第一下層金屬墊341(第一下層金屬墊)形成於種子層32的上方。
圖2D顯示圖案化的光阻33被移除了，然後複數個第一下層金屬墊341呈現出來。
圖2E顯示金屬墊341之間的種子層32被移除。
圖2F顯示電路342被形成，其係使用下層金屬墊341作為起始，依據積體電路設計準則(IC design rules)製成；包含下述步驟：第一絕緣層351塗佈於下層金屬墊341的上方，然後，依據習知技藝製作電路342與絕緣層。
圖2G顯示複數個第一上層金屬墊343被形成了，其製程包含：第二絕緣層352塗佈於電路342的上方，複數個第一上層金屬墊343藉著習知技藝而製作完成。電路342以及複數個第一上層金屬墊343係舉例說明，依據設計需求，重新佈線電路層可以有更多層，提供電路更複雜的重新佈線。第一下層金屬墊341、電路342、第一上層金屬墊343、與絕緣層，構成第一重新佈線電路層RDL1。
圖2H顯示第一暫時承載器I被移除了，產出第一重新佈線電路層RDL1，然後，切割程序被執行，以產出複數個第一重新佈線電路層RDL1個別單元。
圖2I顯示第一重新佈線電路層RDL1的個別單元
圖2J顯示第一暫時承載器I被準備了；第二釋放層311塗佈於第二暫時承載器II的上方；複數個第一重新佈線電路層RDL1，設置於第二釋放層311上方。
圖2K顯示第二下層金屬墊441被形成，且係依據印刷電路板設計準則(PCB design rules)製成，且係以第一上層金屬墊343作為起始，其製程包含：第三絕緣層451塗佈於第一電路重新佈線層RDL1的上方與周圍，然後，依據習知技藝，製作第二下層金屬墊441於第一電路重新佈線層RDL1的上方。
本創作在PCB製程所使用的絕緣層，可以是Ajinomoto build-up films(ABF)或是Pre-preg(PP)。
圖2L顯示複數個第二上層金屬墊442被形成，其製程包含：第四絕緣層452塗佈於第二下層金屬墊441的上方；然後，依據習知技藝製成絕緣層452以及複數個第二上層金屬墊442。複數個第二下層金屬墊441與複數個第二上層金屬墊442，係舉例說明；依據不同的設計需求，重新佈線電路可以有更多層提供更複雜的電路佈線。第二下層金屬墊441、第二上層金屬墊442、與絕緣層，整體構成第二重新佈線電路層RDL2。高密度電路薄膜(RDL1+RDL2)形成於第二釋放層311的上方。
圖2M顯示第二暫時承載器II被移除了，然後產出高密度電路薄膜(RDL1+RDL2)。
圖2N~2S顯示本創作的晶片封裝製程
圖2N顯示至少一片晶片51安置於下層金屬墊341的下方。
圖2O顯示封裝膠體511封裝晶片51周邊與下方。
圖2P顯示一個薄化程序，磨薄封裝膠體511使晶片51的底面裸露，提供晶片51散熱用。
圖2Q顯示一個絕緣層(抗銲漆)521設置於RDL2上方，並裸露第二上層金屬墊442，複數個錫鉛球52被設置了，每一個錫鉛球52設置於對應的第二上層金屬墊442上方。
圖2R顯示一個散熱單元53設置於晶片51的底面，提供晶片51進一步的散熱用。
圖2S顯示圖2R切割以後，產出的一個晶片封裝單元。
下述說明本創作的高密度電路薄膜製程一，包含下述步驟：一種高密度電路薄膜製程，包含：依據IC設計準則，製作下層電路重新佈線層RDL1，下層重新佈線層RDL1具有下層電路與下層絕緣層；其中的下層電路，具有複數個第一下層金屬墊341形成於底面，以及複數個第一上層金屬墊343形成於上表面；其中所述之第一下層金屬墊341的密度高於第一上層金屬墊343的密度；以及依據PCB的設計準則，製作上層電路重新佈線層RDL2，上層電路重新佈線層RDL2包含有第二下層金屬墊441與第二上層金屬墊442。第二下層金屬墊441電性耦合於第一上層金屬墊343，依據製作完成上層電路重新佈線層RDL2；其中第二下層金屬墊441的密度，高於第二上層金屬墊442的密度。
下述說明本創作的高密度電路薄膜製程二，包含下述步驟：一種高密度電路薄膜製程，包含：準備第一暫時承載器I；塗佈第一釋放層31於所述之第一暫時承載器I的上方；形成第一種子層32於所述之第一釋放層31的上方；形成複數個第一下層金屬墊341於所述之種子層32上面；去除第一下層金屬墊341之間的種子層32；依據IC設計準則，製作下層電路，其係使用所述之複數個底面金屬墊341作為起始製作電路；並且製作複數個第一上層金屬墊343於上表面；以習知技藝完成下層電路重新佈線層RDL1；移除第一暫時承載器I以釋放所述之下層電路重新佈線層RDL1；切割所述之下層電路重新佈線層RDL1，以產生複數個RDL1單元；準備第二暫時承載器II；塗佈第二釋放層311於所述之第二暫時承載器II上方；安排複數個RDL1單元於所述之第二釋放層311上方； 依據PCB設計準則，形成上層電路於所述之RDL1上方，其係使用所述之第一上層金屬墊343作為起始；並且製作複數個第二下層金屬墊441，製作複數個第二上層金屬墊442於上表面；最後，製作完成上層電路重新佈線層RDL2；以及移除第二暫時承載器II以釋放高密度電路薄膜(RDL1+RDL2)。
下述說明本創作積體電路晶片的封裝製程，包含下述步驟：一種使用高密度電路薄膜，封裝積體電路晶片，包含：準備所述之高密度電路薄膜(RDL1+RDL2)，其係依據圖3或是圖4所製作者；安置至少一顆晶片51，設置於所述之第一下層金屬墊341的底面；以封裝膠體511封裝所述之晶片51；磨薄所述之封裝膠體511使露出所述之晶片51的底面；安置散熱單元53於所述之晶片51的底面；以及切割，使產生複數個單元。
圖3顯示本創作的修飾一產品。
本創作的高密度電路薄膜(RDL1+RDL2)，厚度非常薄，大約在50-200um；為了提高整體薄片的堅固程度，便於後續封裝方便；本創作更將「纖維增強材料55」設置於高密度電路薄膜中的至少一層絕緣層之中。
圖4顯示本創作的修飾二產品。
圖4顯示三層RDL結構，包含底層RDL1、中間層RDL2與上層RDL3。其中，底層RDL1係依據電路設計準則0.1~0.2um製成；適合奈米晶片(nanochip)60的封裝。中間層RDL2係依據電路設計準則1~2um製成；上層RDL3係依據電路設計準則10~20um製成。
下層電路重新佈線層RDL1，具有下層電路與下層絕緣層；下層電路具有複數個第一下層金屬墊B01以及複數個第一上層金屬墊B02；其中第一下層金屬墊B01的密度高於第一上層金屬墊B02。
中間層電路重新佈線層RDL2，具有中間層電路與中間層絕緣層，中間層電路具有複數個第二下層金屬墊M01與複數個第二上層金屬墊M02；其中第二下層金 屬墊M01電性耦合於第一上層金屬墊B02，且第二下層金屬墊M01的密度高於第二上層金屬墊M02。
上層電路重新佈線層RDL3，具有上層電路與上層絕緣層，上層電路具有複數個第三下層金屬墊T01與複數個第三上層金屬墊T02；其中第三下層金屬墊T01電性耦合於第二上層金屬墊M02，且第三下層金屬墊T01的密度高於第三上層金屬墊T02。
圖5顯示本創作的修飾三產品。
本創作的高密度電路薄膜(RDL1+RDL2_RDL3)，厚度非常薄，大約在50-200um；為了提高整體薄片的堅固程度，便於後續封裝方便；本創作更將「纖維增強材料55」設置於高密度電路薄膜中的至少一層絕緣層之中。
前述描述揭示了本創作之較佳實施例以及設計圖式，惟，較佳實施例以及設計圖式僅是舉例說明，並非用於限制本創作之權利範圍於此，凡是以均等之創作手段實施本創作者、或是以下述之「申請專利範圍」所涵蓋之權利範圍而實施者，均不脫離本創作之精神而為申請人之權利範圍。
341‧‧‧金屬墊
343‧‧‧金屬墊
52‧‧‧錫鉛球
521‧‧‧絕緣層(抗銲漆)
442‧‧‧金屬墊
51‧‧‧晶片
511‧‧‧封裝膠體
53‧‧‧散熱單元
RDL1‧‧‧下層電路重新佈線層
RDL2‧‧‧上層電路重新佈線層

Claims (11)

  1. 一種高密度電路薄膜，包含：下層電路重新佈線層，具有下層電路與下層絕緣層，其中所述之下層電路具有複數個第一下層金屬墊，以及複數個第一上層金屬墊；其中，第一下層金屬墊的密度高於第一上層金屬墊的密度；以及上層電路重新佈線層，設置於所述之下層電路重新佈線層的上方；具有上層電路與上層絕緣層；其中所述之上層電路具有複數個第二下層金屬墊與第二上層金屬墊；其中，所述之第二下層金屬墊，電性耦合於所述之第一上層金屬墊；所述之第二下層金屬墊的密度高於所述之第二上層金屬墊的密度。
  2. 如申請專利範圍第1項所述之高密度電路薄膜，更包含：至少一顆晶片，電性耦合至所述之下層金屬墊。
  3. 如申請專利範圍第2項所述之高密度電路薄膜，更包含：封裝材料，封裝所述之晶片。
  4. 如申請專利範圍第3項所述之高密度電路薄膜，其中所述之封裝材料，具有一個底面與所述之晶片的底面為共平面。
  5. 如申請專利範圍第4項所述之高密度電路薄膜，更包含複數個錫鉛球，每一個分別安置於對應的第二上層金屬墊上。
  6. 如申請專利範圍第1項所述之高密度電路薄膜，更包含：纖維增強材料，填充於至少一層所述之絕緣層中。
  7. 如申請專利範圍第1項所述之高密度電路薄膜，更包含：第二上層電路重新佈線層，設置於所述之上層電路重新佈線層的上方；具有第三上層電路與第三上層絕緣層；其中 所述之第三上層電路，具有複數個第三下層金屬墊與複數個第三上層金屬墊；其中，所述之第三下層金屬墊，電性耦合於所述之第二上層金屬墊；且所述之第三下層金屬墊的密度高於第三上層金屬墊的密度。
  8. 如申請專利範圍第7項所述之高密度電路薄膜，更包含一個奈米晶片，電性耦合於所述之第一下層金屬墊。
  9. 如申請專利範圍第7項所述之高密度電路薄膜，其中，所述之下層電路，係依據設計準則0.1~0.2um所製成者；所述之上層電路，係依據設計準則1~2um所製成者；以及所述之第二上層電路，係依據設計準則10~20um所製成者。
  10. 如申請專利範圍第7項所述之高密度電路薄膜，其中，所述之第一下層金屬墊的密度是第一上層金屬墊的十倍附近；所述之第二下層金屬墊的密度是第二上層金屬墊的十倍附近；以及所述之第三下層金屬墊的密度是第三上層金屬墊的十倍附近。
  11. 如申請專利範圍第7項所述之高密度電路薄膜，更包含：纖維增強材料，填充於至少一層所述之絕緣層中。
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