JP2016004999A - Ｉｃパッケージ用高密度フィルム - Google Patents

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Abstract

【課題】インターポーザを有さないＩＣパッケージ用高密度フィルムを提供する。【解決手段】本発明は、ＩＣパッケージ用高密度フィルムを開示する。プロセスは以下を含む。再配線層は、底部に形成される複数の底部パッドと、上部に形成される複数の第１上部パッドと共に、ＩＣデザインルールに従って作製される。複数の底部パッドの密度は、複数の第１上部パッドの密度よりも高い。また、上部再配線層は、上部に形成される複数の第２上部パッドと共に、複数の第１上部パッドを起点として使用し、ＰＣＢデザインルールに従って作製される。複数の第１上部パッドの密度は、複数の第２上部パッドの密度よりも高い。【選択図】図６

Description

（関連出願）
本願は、２０１４年６月１８日に出願された米国特許出願番号第１４／３０８，７０２号の一部継続出願である。
本発明は、ＩＣパッケージ用の高密度フィルムに関し、特に、インターポーザを有さない高密度フィルムに関する。従来型インターポーザは、シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を有する半導体インターポーザ、あるいは、内蔵されたガラス貫通ビア（ＴＧＶ：Ｔｈｒｏｕｇｈ Ｇｌａｓｓ Ｖｉａ）を有するガラスインターポーザなどを含む。
図１は、ＩＣパッケージのための先行技術の基板を示す図である。
図１は、内蔵されたシリコンインターポーザ２０を有する、米国特許出願公開第２０１４／０１０２７７７Ａ１号明細書に開示されたＩＣパッケージのための先行技術の基板を示す。シリコンインターポーザ２０は、４つの側部２０６を有する。成形材料２２は、４つの側部２０６にシリコンインターポーザ２０を巻く。複数のビアメタル２００は、シリコンインターポーザ２０を介して作られる。絶縁ライナー２０１は、貫通ビア２００とシリコンインターポーザ２０との間に、その間の電気絶縁のために作製される。上部再配線層２１は、上部で露出された複数のメタルパッド２１０と共にシリコンインターポーザ２０の上部に形成される。上部の複数のメタルパッド２１０は、実装するＩＣチップ（図示しない）を収容するために設けられる。回路ビルドアップ層２５は、底部に構成された複数のメタルパッド２２０と共にシリコンインターポーザ２０の底部に作製される。複数の半田ボール４が構成され、かつ、各半田ボール４は対応する底部のメタルパッド２２０の底部に構成される。
先行技術のＩＣパッケージを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスを示す図である。 本発明に従った高密度フィルムを用いるＩＣパッケージを示す図である。 本発明に従った高密度フィルムを用いるＩＣパッケージを示す図である。 本発明に従った高密度フィルムを用いるＩＣパッケージを示す図である。 本発明に従った高密度フィルムを用いるＩＣパッケージを示す図である。 本発明に従った高密度フィルムを用いるＩＣパッケージを示す図である。 本発明に従った高密度フィルムを用いるＩＣパッケージを示す図である。 本発明に従った高密度フィルムを作製するためのプロセスフローを示す。 本発明に従った高密度フィルムを作製するための更なるプロセスフローを示す。 本発明に従った高密度フィルムを用いるＩＣパッケージを作製するためのプロセスフローを示す。 本発明に従った変更された実施形態を示す。
図２Ａから図２Ｍは、本発明に従った高密度フィルムを作製するためのプロセスを示す。
図２Ａは、仮キャリア（ｔｅｍｐｏｒａｒｙ ｃａｒｒｉｅｒ）Ｉが作られ、第１剥離層３１が仮キャリアＩの上部に塗布され、Ｔｉ／Ｃｕなどのシード層３２が第１剥離層３１の上部に形成されることを示す。
図２Ｂは、パターン化されたフォトレジスト３３がシード層３２の上部に形成されることを示す。
図２Ｃは、複数の底部パッド３４１がシード層３２の上部に形成されることを示す。
図２Ｄは、パターン化されたフォトレジスト３３が除去され、複数の底部パッド３４１が残った状態を示す。
図２Ｅは、底部パッド３４１間のシード層３２が除去されることを示す。
図２Ｆは、複数の底部パッド３４１を起点として使用し、第１再配線回路３４２がＩＣデザインルールに従って形成されることを示し、第１誘電体層３５１が底部パッド３４１の上部に塗布される工程と、続いて、第１再配線回路３４２が従来技術によって形成される工程とを含む。
図２Ｇは、複数の第１上部パッド３４３が以下の工程を含んで形成されることを示す。当該工程には、第２誘電体層３５２が第１再配線回路３４２の上部に塗布される工程と、複数の第１上部パッド３４３が従来技術を通して形成される工程とを含む。第１再配線回路３４２及び複数の第１上部パッド３４３は、本実施形態で例示される。必要であれば、再配線回路層は、更に多くの層に対して繰り返し処理されて回路をファンアウト（ｆａｎ ｏｕｔ）することができる。底部パッド３４１、第１再配線回路３４２及び第１上部パッド３４３は、回路フィルムＲＤＬ Ｉと総称される。
図２Ｈは、仮キャリアＩが除去されて回路フィルムＲＤＬ Ｉを形成することを示す。そして、続いて、個片化プロセスが行われて単一ユニットの回路フィルムＲＤＬ Ｉを複数作り出す。
図２Ｉは、単一ユニットの回路フィルムＲＤＬ Ｉを示す。
図２Ｊは、仮キャリアＩＩを作ることを示す。第２剥離層３１１は仮キャリアＩＩの上部に塗布される。複数の回路フィルムＲＤＬ Ｉは、第２剥離層３１１の上部に配置される。
図２Ｋは、複数の第１上部パッド３４３を起点として使用し、第２再配線回路４４１がＰＣＢデザインルールに従って形成されることを示し、第３誘電体層４５１が回路フィルムＲＤＬ Ｉの上部に塗布される工程と、続いて、第２再配線回路４４１が従来技術を通して形成される工程とを含む。
ＰＣＢプロセスに使用される誘電体層は、味の素ビルドアップフィルム（ＡＢＦ：Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）又はプリプレグ（ＰＰ：Ｐｒｅ−ｐｒｅｇ）のうちの一方でよい。
図２Ｌは、複数の第２上部パッド４４２が以下の工程を含んで形成されることを示す。当該工程には、第４誘電体層４５２が第２再配線回路４４１及び第３誘電体層４５１の上部に塗布される工程と、複数の第２上部パッド４４２が従来技術を通して形成される工程とを含む。第２再配線回路４４１及び複数の第２上部パッド４４２は、本実施形態で例示される。必要であれば、再配線回路は、更に多くの層に対して繰り返し処理されて回路をファンアウトすることができる。第２再配線回路４４１及び第２上部パッド４４２は、回路フィルムＲＤＬ ＩＩと総称される。高密度フィルム（ＲＤＬ Ｉ＋ＲＤＬ ＩＩ）は、第２剥離層３１１の上部に形成される。
図２Ｍは、仮キャリアＩＩが除去され、そして、高密度フィルム（ＲＤＬ Ｉ＋ＲＤＬ ＩＩ）が解放されることを示す。
図２Ｎから図２Ｓは、本発明に従った高密度フィルムを用いるＩＣパッケージのための作製プロセスを示す。
図２Ｎは、少なくとも１つのチップ５１が底部パッド３４１の底部に実装されることを示す。
図２Ｏは、成形材料５１１がチップ５１を封止するように塗布されることを示す。
図２Ｐは、薄化プロセスが成形材料５１１上に施されてチップの放熱のためにチップ５１の底面を露出させることを示す。
図２Ｑは、第２上部パッド４４２間に誘電体層５２１が塗布され、複数の半田ボール５２が置かれ（ｐｌａｎｔ）、各半田ボール５２は対応する第２上部パッド４４２の上部に構成されることを示す。
図２Ｒは、更なる放熱のために、チップ５１の底面にヒートシンク５３が構成されることを示す。
図２Ｓは、図２Ｒの生成物に施される個片化プロセスの後に、単一ユニットのＩＣパッケージが形成されることを示す。
図３は、本発明に従った高密度フィルムを作製するためのプロセスフローを示す。当該プロセスフローは、底部に形成される複数の底部パッド３４１と、上部に形成される複数の第１上部パッド３４３と共に、ＩＣデザインルールに従って、底部再配線層ＲＤＬ Ｉを作製する工程を含み、複数の底部パッド３４１の密度は、複数の第１上部パッド３４３の密度よりも高い。また、当該プロセスフローは、上部に形成される複数の第２上部パッド４４２と共に、複数の第１上部パッド３４３を起点として使用し、ＰＣＢデザインルールに従って、上部再配線層ＲＤＬ ＩＩを作製する工程も含み、複数の第１上部パッド３４３の密度は、複数の第２上部パッド４４２の密度よりも高い。
図４は、高密度フィルムを作製するための更なるプロセスフローを示す。当該プロセスフローは、仮キャリアＩを作る工程と、仮キャリアＩの上部に第１剥離層３１を塗布する工程と、第１剥離層３１の上部にシード層３２を形成する工程と、シード層３２の上部に複数の底部パッド３４１を形成する工程と、底部パッド３４１間のシード層３２をエッチングする工程と、上部に形成される複数の第１上部パッド３４３と共に、底部パッド３４１を起点として使用し、ＩＣデザインルールに従って、底部再配線層ＲＤＬ Ｉを形成して回路フィルムＲＤＬ Ｉを形成する工程と、仮キャリアＩを除去して回路フィルムＲＤＬ Ｉを解放する工程と、回路フィルムＲＤＬ Ｉを個片化して複数のＲＤＬ Ｉユニットを作り出す工程と、仮キャリアＩＩを作る工程と、仮キャリアＩＩの上部に第２剥離層３１１を塗布する工程と、第２剥離層３１１の上部に複数のＲＤＬ Ｉユニットを配置する工程と、上部に形成される複数の第２上部パッド４４２と共に、第１上部パッド３４３を起点として使用し、ＰＣＢデザインルールに従って、複数のＲＤＬ Ｉユニットの上部に第２上部再配線層ＲＤＬ ＩＩを形成する工程と、仮キャリアＩＩを除去して高密度フィルム（ＲＤＬ Ｉ＋ＲＤＬ ＩＩ）を解放する工程とを含む。
図５は、本発明に従った高密度フィルムを用いるＩＣパッケージを作製するためのプロセスフローを示す。当該プロセスフローは、仮キャリアＩを除去して底部再配線層ＲＤＬ Ｉを解放する工程と、底部再配線層ＲＤＬ Ｉを個片化して複数のＲＤＬ Ｉユニットを作り出す工程と、仮キャリアＩＩを作る工程と、仮キャリアＩＩの上部に第２剥離層３１１を塗布する工程と、第２剥離層３１１の上部に複数のＲＤＬ Ｉユニットを配置する工程と、上部に形成される複数の第２上部パッド４４２と共に、複数の第１上部パッド３４３を起点として使用し、ＰＣＢデザインルールに従って、複数のＲＤＬ Ｉユニットの上部に第２上部再配線層ＲＤＬ ＩＩを形成する工程と、仮キャリアＩＩを除去して高密度フィルム（ＲＤＬ Ｉ＋ＲＤＬ ＩＩ）を解放する工程と、複数の底部パッド３４１の底部に少なくとも１つのチップ５１を実装する工程と、成形材料５１１でチップ５１を成形する工程と、底部から成形材料５１１を薄化してチップ５１の底面を露出させる工程と、チップ５１の底部にヒートシンク５３を取り付ける工程と、個片化して複数の個別のユニットを作り出す工程とを含む。
本発明に開示される高密度フィルム（ＲＤＬ Ｉ＋ＲＤＬ ＩＩ）は、非常に薄く、総厚は約５０−２００ｕｍであるので、容易に取り扱うための高密度フィルムの剛性又は機械的強度を高めるために、第１誘電体層３５１、第２誘電体層３５２、第３誘電体層４５１、第４誘電体層４５２、誘電体層５２１の形成中、繊維系充填材５５は、誘電体層又は成形材料のうちの一方に埋め込まれて本発明に従った高密度フィルムの強度を強化することができる。
いくつかの実施形態が実施例として説明されてきたが、種々の変更が本発明の精神から逸脱することなく構成され得ることは、当業者にとって明らかであろう。そのような変更は全て、添付の特許請求の範囲に明記されているように、本発明の範囲内に含まれる。
４ 半田ボール
２０ シリコンインターポーザ
２１ 上部再配線層
２２ 成形材料
２５ 回路ビルドアップ層
３１ 第１剥離層
３２ シード層
３３ フォトレジスト
５１ チップ
５２ 半田ボール
５３ ヒートシンク
５５ 繊維系充填材
２００ 貫通ビア
２０１ 絶縁ライナー
２０６ 側部
２１０ メタルパッド
２２０ メタルパッド
３１１ 第２剥離層
３４１ 底部パッド
３４２ 第１再配線回路
３４３ 第１上部パッド
３５１ 第１誘電体層
３５２ 第２誘電体層
４４１ 第２再配線回路
４４２ 第２上部パッド
４５１ 第３誘電体層
４５２ 第４誘電体層
５１１ 成形材料
５２１ 誘電体層

Claims (13)

  1. ＩＣパッケージ用の高密度フィルムであって、
    底部に形成される複数の底部パッドと、上部に形成される複数の第１上部パッドと共に、ＩＣデザインルールに従って作製される底部再配線層と、
    上部に形成される複数の第２上部パッドと共に、前記複数の第１上部パッドを起点として使用し、ＰＣＢデザインルールに従って作製される上部再配線層と、
    を含み、
    前記複数の底部パッドの密度は、前記複数の第１上部パッドの密度よりも高く、
    前記複数の第１上部パッドの密度は、前記複数の第２上部パッドの密度よりも高い、
    ＩＣパッケージ用の高密度フィルム。
  2. 請求項１に記載の高密度フィルムと、
    前記複数の底部パッドに電気的に結合される、少なくとも１つのチップと、
    を含む、ＩＣパッケージ。
  3. 前記チップを封止する成形材料を更に含む、請求項２に記載のＩＣパッケージ。
  4. 前記成形材料は、前記チップの底面と同一平面の底面を有する、請求項３に記載のＩＣパッケージ。
  5. 複数の半田ボールを更に含み、各々は、対応する第２上部パッドの上部に構成される、請求項４に記載のＩＣパッケージ。
  6. ＩＣパッケージ用の高密度フィルムを作製するためのプロセスであって、当該プロセスは、
    底部に形成される複数の底部パッドと、上部に形成される複数の第１上部パッドと共に、ＩＣデザインルールに従って、底部再配線層を作製する工程と、
    上部に形成される複数の第２上部パッドと共に、前記複数の第１上部パッドを起点として使用し、ＰＣＢデザインルールに従って、上部再配線層を作製する工程と、
    を含み、
    前記複数の底部パッドの密度は、前記複数の第１上部パッドの密度よりも高く、
    前記複数の第１上部パッドの密度は、前記複数の第２上部パッドの密度よりも高い、
    ＩＣパッケージ用の高密度フィルムを作製するためのプロセス。
  7. 前記の底部再配線層を作製する工程は、
    仮キャリアＩを作る工程と、
    前記仮キャリアＩの上部に第１剥離層を塗布する工程と、
    前記第１剥離層の上部にシード層を形成する工程と、
    前記シード層の上部に複数の底部パッドを形成する工程と、
    前記複数の底部パッド間の前記シード層をエッチングする工程と、
    上部に形成される複数の第１上部パッドと共に、前記複数の底部パッドを起点として使用し、ＩＣデザインルールに従って、底部再配線層を形成して回路フィルムＲＤＬ Ｉを形成する工程とを更に含む、請求項６に記載のＩＣパッケージ用の高密度フィルムを作製するためのプロセス。
  8. 前記仮キャリアＩを除去して前記回路フィルムＲＤＬ Ｉを解放する工程と、
    前記回路フィルムＲＤＬ Ｉを個片化して複数のＲＤＬ Ｉユニットを作り出す工程と、
    仮キャリアＩＩを作る工程と、
    前記仮キャリアＩＩの上部に第２剥離層を塗布する工程と、
    前記第２剥離層の上部に複数のＲＤＬ Ｉユニットを配置する工程と、
    上部に形成される複数の第２上部パッドと共に、前記複数の第１上部パッドを起点として使用し、ＰＣＢデザインルールに従って、前記回路フィルムＲＤＬ Ｉの上部に第２上部再配線層ＲＤＬ ＩＩを形成して高密度フィルムを形成する工程とを更に含む、請求項７に記載のＩＣパッケージ用の高密度フィルムを作製するためのプロセス。
  9. 前記仮キャリアＩＩを除去して高密度フィルムを解放する工程と、
    前記複数の底部パッドの底部に少なくとも１つのチップを実装する工程とを更に含む、請求項８に記載のＩＣパッケージ用の高密度フィルムを作製するためのプロセス。
  10. 成形材料で前記チップを成形する工程と、
    前記成形材料を薄化して前記チップの底面を露出させる工程とを更に含む、請求項９に記載のＩＣパッケージ用の高密度フィルムを作製するためのプロセス。
  11. 前記チップの底部にヒートシンクを取り付ける工程を更に含む、請求項１０に記載のＩＣパッケージ用の高密度フィルムを作製するためのプロセス。
  12. 個片化して複数の個別のユニットを形成する工程を更に含む、請求項１１に記載のＩＣパッケージ用の高密度フィルムを作製するためのプロセス。
  13. 前記上部再配線層又は前記底部再配線層のいずれか一方に埋め込まれる複数の誘電体層と、
    前記誘電体層のうちの少なくとも１つに充填される繊維系充填材とを更に含む、請求項１に記載のＩＣパッケージ用の高密度フィルム。
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