TWI499023B - 封裝基板及其製法 - Google Patents

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Description

封裝基板及其製法
本發明係有關於一種封裝基板，尤指一種埋設中介層之封裝基板及其製法。
隨著電子產品更趨於輕薄短小及功能不斷提昇之需求，晶片之佈線密度愈來愈高，係以奈米尺寸作單位，因而晶片上之各該接點之間的間距極小。然而，目前覆晶式封裝基板之電性接點的間距係以微米尺寸作單位，故無法有效縮小至對應該晶片接點的間距的大小，導致雖有高線路密度之半導體晶片，卻未有可配合之封裝基板，以致於無法有效生產電子產品。
為克服上述之問題，係於封裝基板與半導體晶片之間增設一矽中介板(Silicon interposer)，且於該矽中介板中以電鍍金屬之方式形成導電矽穿孔(Through-silicon via,TSV)，再於其上形成線路重佈層(Redistribution layer,RDL)，令該矽中介板之一側藉由該導電矽穿孔之端部結合導電凸塊以電性結合間距較大的封裝基板之接點，而該矽中介板之另一側藉由該線路重佈層最上層之電性連接墊以結合間距較小的晶片之接點。藉此，使封裝基板可結合具有高佈線密度接點之晶片。
然而，因該矽中介板以該些導電凸塊設於該封裝基板上會增加整體結構之高度，故遂發展出嵌埋矽中介板於該封裝基板中之技術，以降低整體結構之高度。如第1圖所 示，一矽中介層10具有複數導電矽穿孔(TSV)100及線路重佈層(RDL)11，且一模封層12包覆該矽中介層10，而一線路增層結構15設於該矽中介層10與該模封層12上，該線路增層結構15係包含至少一介電層13、設於該介電層13上之線路層14、及設於該介電層13中且電性連接線路層14與該導電矽穿孔100之導電盲孔140，又一絕緣保護層16形成於該線路增層結構15上，且形成有複數開孔160，以外露該線路增層結構15之電性接觸墊153。藉由該導電盲孔140取代導電凸塊，使該矽中介層10能嵌埋於封裝基板1中，以供承載晶片之用。
目前於該導電矽穿孔100之製作中，會形成一絕緣層101於該導電矽穿孔100之側壁上，且該絕緣層101之材質普遍使用SiNx 、聚合物、高溫爐或化學氣相沉積(CVD)產生之SiO2 。
再者，於製作該導電盲孔140時，如第1’圖所示，會先於介電層13上以雷射方式形成盲孔130，再於該盲孔130中形成導電材，以成為導電盲孔140。於現有製程技術中，雷射所形成之盲孔130的直徑d為50um，且雷射開孔的對位準確度為+/-15um(亦即盲孔130的位置偏移值為30um)，故該導電矽穿孔100之端面直徑r需大於80um，才能善用低成本的PCB製程，且利於該盲孔130完全位於該導電矽穿孔100之端面上方。
惟，因該導電矽穿孔100之孔徑過大，致使該矽中介層10之導電矽穿孔100之佈設密度難以提高。
再者，為了提高佈設密度及降低成本，若使該導電矽穿孔100’的端面直徑r’小於50um，則雷射開孔將難以對位，亦即該盲孔130之位置無法完全位於該導電矽穿孔100’之端面上方，如第1”圖所示，導致該導電盲孔140接觸該矽中介層10之矽材，而與該導電矽穿孔100之電性連接不良。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
本發明之一實施例提供一種嵌埋有中介層之封裝基板，係藉由黃光開孔製程取代習知雷射開孔製程，而黃光開孔所形成之孔徑(盲孔之直徑)可小於雷射開孔所能形成之孔徑，且光罩曝光(即形成盲孔)的對準度也低於雷射開孔之對準度，故導電穿孔之孔徑可小於50um。
因此，藉由黃光開孔製程之應用，使該導電穿孔之孔徑可大幅縮小而不受盲孔之對位限制，不僅可提高該導電穿孔於該中介層上之佈設密度，且可減少該導電穿孔中之導電材使用量，以降低生產成本、提高生產速率、減少材料應力作用及增加可靠度。
再者，藉由提高盲孔的對準度，使該盲孔之位置可完全位於該導電穿孔之端面上方，而可避免該導電盲孔接觸該中介層之矽材，因而有效提升該導電盲孔與該導電穿孔之電性連接品質。
又，縮小盲孔之孔徑，亦可減少盲孔端面於該封裝基 板上所佔之面積，因而增加更多之佈線空間，故能提升該封裝基板上之佈線密度。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟知本領域技術之人員之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2圖揭示本發明一實施例之封裝基板之剖面示意圖。如第2圖所示，該封裝基板2包括：一中介層(Interposer)20、一感光性介電層23以及一線路層24。
所述之中介層20係含有矽材，且具有相對之第一側20a與第二側20b、及貫穿該第一側20a與第二側20b之複數導電穿孔200，該第一側20a上形成有電性連接各該導電穿孔200之線路重佈層21，而該線路重佈層21之最外 層具有複數電極墊210，又各該導電穿孔200之外側壁上具有一絕緣層201，且該導電穿孔200的端面直徑為20μm(舉例而言)。
所述之感光性介電層23係形成於該中介層20之第二側20b上，且該感光性介電層23之材質可為感光性聚亞醯胺(Photo-Sensitive Polyimide,PSPI)、苯環丁烯(Benzocyclclobutene,BCB)等。
所述之線路層24係形成於該感光性介電層23上，如第2圖所示，且具有形成於該感光性介電層23中之導電盲孔240，以電性連接該導電穿孔200。
於另一實施例中，如第2’圖所示，該線路層24’亦可嵌埋於該感光性介電層23中，以降低整體結構高度。
請參閱第3A至3F圖，係說明所述之封裝基板2之製法。
如第3A圖所示，形成一模封層22包覆該中介層20，使該中介層20嵌埋於該模封層22中，且該線路重佈層21係外露於該模封層22。
如第3B圖所示，於該模封層22與該中介層20之第二側20b上形成該感光性介電層23。
如第3C及3C’圖所示，進行黃光開孔製程，於該感光性介電層23上形成複數盲孔230，令該導電穿孔200外露於該盲孔230。
如第3D圖所示，於該感光性介電層23上形成該線路層24，且於該些盲孔230中形成該導電盲孔240，以電性 連接該導電穿孔200與該線路層24。
藉由於該感光性介電層23上進行黃光開孔製程，而黃光開孔所形成之盲孔230的直徑D可小至10μm，且黃光開孔的對位準確度為+/-5μm以下，亦即該盲孔230之位置偏移值小於10μm，因而對準度提高，故該導電穿孔200之直徑R可縮小至20μm以下。
因此，相較於習知技術，本發明可依需求縮小該導電穿孔200之孔徑，不僅可提高該中介層20中對於該導電穿孔200之佈設密度，且可減少形成於該導電穿孔200中之導電材，以降低材料成本、電鍍製程之成本，因而減少材料應力作用、提高電鍍製程之速率及增加產品的可靠度。
再者，藉由黃光開孔之對準度高，使該孔徑極小之盲孔230之位置可完全位於該孔徑極小之導電穿孔200之端面上方，而可避免該導電盲孔240接觸該中介層20之矽材，因而有效提升該導電盲孔240與該導電穿孔200之電性連接品質。
又，相較於習知技術，縮小該盲孔230之孔徑會減少該盲孔230端面於該感光性介電層23上所佔之面積，因而增加更多之佈線空間，故能提升該線路層24之佈設密度。
另外，可依需求進行製作線路增層結構25，再進行切割製程。如第3E圖所示，於該感光性介電層23與該線路層24上形成線路增層結構25，該線路增層結構25係包含至少一介電層250、形成於該介電層250上之另一線路層251、及形成於該介電層250中且電性連接該些線路層 24,251之另一導電盲孔252。
接著，於該線路增層結構25上形成絕緣保護層26，且該絕緣保護層26形成有複數開孔260，以外露該線路增層結構25之部份線路，俾供作為電性接觸墊253。
一般係以雷射鑽孔製作該導電盲孔252之盲孔，故需製作雷射對位墊(laser alignment mark)，而藉由形成該感光性介電層23，於製作該線路層24時，可同時製作雷射對位墊，以減少製程步驟。
如第3F圖所示，沿第3E圖之切割線L進行切割製程，以形成該封裝基板2。於該封裝基板2’之另一實施例中，如第3F’圖所示，製作該線路增層結構25時，亦可將該線路層251嵌埋於該介電層250中，以降低整體結構高度。
於後續應用中，如第3G圖所示，一半導體晶片3可藉由導電凸塊或導電柱30，如焊錫凸塊或銅柱(Cu pillar)接置於該線路重佈層21之電極墊210上，且於各該電性接觸墊上可形成一焊球4，以藉由該些焊球4將該封裝基板2結合至一電路板(圖未示)。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,2,2’‧‧‧封裝基板
10‧‧‧矽中介層
100,100’‧‧‧導電矽穿孔
101,201‧‧‧絕緣層
11,21‧‧‧線路重佈層
12,22‧‧‧模封層
13,250‧‧‧介電層
130,230‧‧‧盲孔
14,24,24’,251‧‧‧線路層
140,240,252‧‧‧導電盲孔
15,25‧‧‧線路增層結構
153,253‧‧‧電性接觸墊
16,26‧‧‧絕緣保護層
160,260‧‧‧開孔
20‧‧‧中介層
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧導電穿孔
210‧‧‧電極墊
23‧‧‧感光性介電層
3‧‧‧半導體晶片
30‧‧‧導電凸塊或導電柱
4‧‧‧焊球
D,R,d,r,r’‧‧‧直徑
L‧‧‧切割線
第1圖係為習知嵌埋有矽中介層之封裝基板之剖面示 意圖；其中，第1’及1”圖係為第1圖之局部放大圖；第2及2’圖係為本發明封裝基板之不同實施例之剖面示意圖；第3A至3F圖係為本發明封裝基板之製法之剖面示意圖；其中，第3C’圖為第3C圖之局部放大圖，第3F’圖為第3F圖之另一實施例；以及第3G圖係為後續應用本發明封裝基板之製程之剖面示意圖。
2‧‧‧封裝基板
20‧‧‧中介層
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧導電穿孔
201‧‧‧絕緣層
21‧‧‧線路重佈層
210‧‧‧電極墊
23‧‧‧感光性介電層
24‧‧‧線路層
240‧‧‧導電盲孔

Claims (20)

  1. 一種封裝基板，係包括：中介層，係具有相對之第一側與第二側、及貫穿該第一側與第二側之複數導電穿孔，該第一側上形成有電性連接該導電穿孔之線路重佈層；感光性介電層，係形成於該中介層之第二側上；以及複數導電盲孔，係形成於該感光性介電層中並接觸該導電穿孔，以電性連接該導電穿孔，且該導電盲孔之直徑小於該導電穿孔之直徑。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該中介層係含有矽材。
  3. 如申請專利範圍第1項所述之封裝基板，其中，該線路重佈層之最外層具有複數電極墊。
  4. 如申請專利範圍第1項所述之封裝基板，其中，該導電穿孔之外側壁上具有絕緣層。
  5. 如申請專利範圍第1項所述之封裝基板，復包括線路層，係形成於該感光性介電層上，且電性連接該些導電盲孔。
  6. 如申請專利範圍第5項所述之封裝基板，其中，該線路層係嵌埋於該感光性介電層中。
  7. 如申請專利範圍第5項所述之封裝基板，復包括線路增層結構，係形成於該感光性介電層與該線路層上。
  8. 如申請專利範圍第7項所述之封裝基板，復包括絕緣 保護層，係形成於該線路增層結構上，且該絕緣保護層具有複數開孔，以外露該線路增層結構之部份線路，俾供作為電性接觸墊。
  9. 如申請專利範圍第1項所述之封裝基板，復包括模封層，係包覆該中介層。
  10. 如申請專利範圍第9項所述之封裝基板，其中，該線路重佈層係外露出該模封層。
  11. 一種封裝基板之製法，係包括：提供一中介層，係具有相對之第一側與第二側、及連通該第一側與第二側之複數導電穿孔，且該中介層之第一側上形成有電性連接該導電穿孔之線路重佈層；於該中介層之第二側上形成感光性介電層；於該感光性介電層上形成複數盲孔，令該導電穿孔外露於該盲孔，且該盲孔之直徑小於該導電穿孔之直徑；以及於該些盲孔中形成導電盲孔，以接觸並電性連接該導電穿孔。
  12. 如申請專利範圍第11項所述之封裝基板之製法，其中，該中介層係含有矽材。
  13. 如申請專利範圍第11項所述之封裝基板之製法，其中，該線路重佈層之最外層具有複數電極墊，以接置晶片。
  14. 如申請專利範圍第11項所述之封裝基板之製法，其 中，該導電穿孔之外側壁上具有絕緣層。
  15. 如申請專利範圍第11項所述之封裝基板之製法，其中，該感光性介電層藉由黃光開孔製程形成該些盲孔。
  16. 如申請專利範圍第11項所述之封裝基板之製法，復包括於該感光性介電層上形成線路層，且電性連接該些導電盲孔。
  17. 如申請專利範圍第16項所述之封裝基板之製法，復包括於該感光性介電層與該線路層上形成線路增層結構。
  18. 如申請專利範圍第17項所述之封裝基板之製法，復包括於該線路增層結構上形成絕緣保護層，且該絕緣保護層具有複數開孔，以外露該線路增層結構之部份線路，俾供作為電性接觸墊。
  19. 如申請專利範圍第11項所述之封裝基板之製法，復包括於形成該感光性介電層之前，形成一模封層包覆該中介層，使該中介層嵌埋於該模封層中。
  20. 如申請專利範圍第19項所述之封裝基板之製法，其中，該線路重佈層係外露出該模封層。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI576928B (zh) * 2015-10-21 2017-04-01 力成科技股份有限公司 模封互連基板及其製造方法
US12027470B2 (en) 2021-10-18 2024-07-02 Industrial Technology Research Institute Package carrier having a stiffener between solder bumps

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI548052B (zh) * 2014-04-22 2016-09-01 矽品精密工業股份有限公司 半導體中介板及封裝結構
US9799622B2 (en) 2014-06-18 2017-10-24 Dyi-chung Hu High density film for IC package
US9263373B2 (en) 2014-06-18 2016-02-16 Dyi-chung Hu Thin film RDL for nanochip package
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US9362256B2 (en) 2014-10-08 2016-06-07 Dyi-chung Hu Bonding process for a chip bonding to a thin film substrate
US9431335B2 (en) 2014-10-24 2016-08-30 Dyi-chung Hu Molding compound supported RDL for IC package
US9502321B2 (en) 2014-10-24 2016-11-22 Dyi-chung Hu Thin film RDL for IC package
CN205016513U (zh) 2014-10-24 2016-02-03 胡迪群 具有封装胶体支撑的电路重新分布层结构
US9502322B2 (en) 2014-10-24 2016-11-22 Dyi-chung Hu Molding compound supported RDL for IC package
US9756738B2 (en) 2014-11-14 2017-09-05 Dyi-chung Hu Redistribution film for IC package
TWI548043B (zh) * 2014-11-17 2016-09-01 矽品精密工業股份有限公司 封裝結構及其製法
US9478500B2 (en) * 2015-02-17 2016-10-25 Advanced Semiconductor Engineering, Inc. Interposer substrate, semiconductor structure and fabricating process thereof
US9818684B2 (en) * 2016-03-10 2017-11-14 Amkor Technology, Inc. Electronic device with a plurality of redistribution structures having different respective sizes
TWI600133B (zh) * 2015-05-25 2017-09-21 美光科技公司 半導體元件及其製作方法
TW201701429A (zh) * 2015-06-24 2017-01-01 華亞科技股份有限公司 晶圓級封裝及其製作方法
US9984898B2 (en) * 2016-06-29 2018-05-29 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package including the same, and method for manufacturing the same
US10141198B2 (en) 2016-07-08 2018-11-27 Dyi-chung Hu Electronic package and manufacturing method thereof
US9922920B1 (en) 2016-09-19 2018-03-20 Nanya Technology Corporation Semiconductor package and method for fabricating the same
US10818584B2 (en) * 2017-11-13 2020-10-27 Dyi-chung Hu Package substrate and package structure
US10916494B2 (en) * 2019-01-02 2021-02-09 Qualcomm Incorporated Device comprising first solder interconnects aligned in a first direction and second solder interconnects aligned in a second direction
EP3723459A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with high passive intermodulation (pim) performance
US11387177B2 (en) * 2019-06-17 2022-07-12 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method for forming the same
CN111554641A (zh) * 2020-05-11 2020-08-18 上海天马微电子有限公司 半导体封装件及其制作方法
US11830796B2 (en) * 2021-03-25 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit substrate, package structure and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110278732A1 (en) * 2010-05-13 2011-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structures for Substrate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
DE102004050476B3 (de) * 2004-10-16 2006-04-06 Infineon Technologies Ag Verfahren zum Herstellen einer Umverdrahtungs-Leiterplatte
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
KR20100037300A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 내장형 인터포저를 갖는 반도체장치의 형성방법
TWI436376B (zh) * 2011-09-23 2014-05-01 Inpaq Technology Co Ltd 多層螺旋結構之共模濾波器及其製造方法
TWI476888B (zh) * 2011-10-31 2015-03-11 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
KR20130077400A (ko) * 2011-12-29 2013-07-09 삼성전기주식회사 박막형 코일 부품 및 그 제조 방법
US20130242493A1 (en) * 2012-03-13 2013-09-19 Qualcomm Mems Technologies, Inc. Low cost interposer fabricated with additive processes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110278732A1 (en) * 2010-05-13 2011-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structures for Substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI576928B (zh) * 2015-10-21 2017-04-01 力成科技股份有限公司 模封互連基板及其製造方法
US12027470B2 (en) 2021-10-18 2024-07-02 Industrial Technology Research Institute Package carrier having a stiffener between solder bumps

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Publication number Publication date
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